JP2000353939A - クロック信号同期式フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 フリップフロップ回路で構成されたシステム
により高速動作が要求された場合のタイミング設計を容
易にすると共に、高速クロックサイクルに伴う消費電力
を低減し、さらにクロック信号供給用配線の占有面積の
削減を図る。 【解決手段】 開示されるクロック信号同期式フリップ
フロップ回路は、フリップフロップ回路の内部に、デー
タを入力してこのデータの状態変化を検出して第１の所
定時間ｔ１遅延させた第１の遅延データを出力する第１
の遅延回路２１と、その第１の遅延データと入力データ
との排他的論理和をとって出力する排他的論理和回路２
２と、この排他論理和回路２２の出力データを第２の所
定時間ｔ２遅延させた第２の遅延データをクロック信号
ＣＫ及び反転クロック信号／ＣＫとして出力する第２の
遅延回路２３とから構成されたクロック信号発生回路部
３を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号同
期式フリップフロップ回路に係り、詳しくは、クロック
信号を各フリップフロップ回路に供給する場合に生ずる
問題の解決を図るクロック信号同期式フリップフロップ
回路に関する。

【０００２】

【従来の技術】フリップフロップ回路は、コンピュータ
システムを初めとする各種の情報処理装置の記憶回路と
して広く用いられている。このフリップフロップ回路
は、大別して、クロック信号に無関係に動作するクロッ
ク信号非同期式と、クロック信号に同期して動作するク
ロック信号同期式に分けられる。フリップフロップ回路
は、通常複数個を多段に接続して用いられることが多い
が、このような用途では、後者は前者に比較して、安定
性に優れているので、専らクロック信号同期式のものが
採用されている。また、フリップフロップ回路は各種の
型が知られているが、得にマスタスレーブ型フリップフ
ロップ回路は、入力されたデータを確実に各段にシフト
させて出力させる動作を行うことができるので、好んで
用いられている。

【０００３】図７は、従来のフリップフロップ回路の構
成を示すブロック図である。複数のフリップフロップ回
路５１Ａ、５１Ｂ、５１Ｃ、…５１Ｎは多段に接続され
て、各フリップフロップ回路５１Ａ、５１Ｂ、５１Ｃ、
…５１Ｎにはクロック信号発生回路５２で発生されたク
ロック信号ＣＫが供給されるように構成されている。こ
こで、各フリップフロップ回路５１Ａ、５１Ｂ、５１
Ｃ、…５１Ｎ及びクロック信号発生回路５２は、半導体
集積回路として１つの半導体チップに組み込まれてい
て、従来では、全てのフリップフロップ回路５１Ａ、５
１Ｂ、５１Ｃ、…５１Ｎが、共通のクロック信号発生回
路５２からのタイミング的に固定された１つのクロック
信号ＣＫに同期して動作する、完全クロック同期式の論
理設計が主流になっている。

【０００４】上述の構成で、第１段のフリップフロップ
回路５１Ａの入力端子５３に入力されたデータは、クロ
ック信号ＣＫに同期して順次に第２段のフリップフロッ
プ回路５１Ｂ、第３段のフリップフロップ回路５１Ｃ、
…にシフトされて、最終的に第Ｎ段のフリップフロップ
回路５１Ｎの出力端子５４から出力されるようになって
いる。図８は、上述のフリップフロップ回路の動作を具
体的に説明するタイミングチャートである。クロック信
号発生回路５２からは、クロック信号ＣＫが常時一定の
タイミングで出力されている。入力端子５３からのデー
タＤＡＴＡが入力されたとすると、このデータＤＡＴＡ
はクロック信号ＣＫに同期して順次に各フリップフロッ
プ回路５１Ａ、５１Ｂ、５１Ｃ、…にシフトされて、最
終的に出力端子５４から出力されることになる。

【０００５】

【発明が解決しようとする課題】ところで、従来のクロ
ック信号同期式フリップフロップ回路では、次のような
問題がある。第１の問題は、フリップフロップ回路で構
成されているシステムに、より高速動作が要求されてく
るのに伴って、より高速のクロックサイクルが必要にな
ってくると、タイミング設計が非常に困難になってく
る、ということである。第２の問題は、クロックサイク
ルが高速になってくると、クロック信号に依存する消費
電力の増大が避けられない、ということである。第３の
問題は、フリップフロップ回路が組み込まれている半導
体集積回路が大規模・高集積化されてくると、半導体集
積回路に配置されるフリップフロップ回路の数が必然的
に多くなり、これら多数のフリップフロップ回路に対す
るクロック信号供給用配線の占有面積が増大する、とい
うことである。

【０００６】従来において、内部にクロック信号発生回
路を内蔵させた半導体集積回路が、例えば特開平１−０
５３１７７号公報に開示されている。同公報記載の半導
体集積回路は、フリップフロップ回路等の初期設定用ク
ロック信号やデジタル回路ブロックのテスティング信号
を入力するためのクロック信号発生回路を外付けする複
雑さをなくして、外付回路を簡素化するために、あるい
はクロック信号を入力するパッド数が多くなって、チッ
プサイズが大型化することにより集積度が低下するのを
防止するために、ハイレベル信号出力手段、反転遅延信
号、クロック発振回路、アンドゲートとから構成される
クロック信号発生回路を半導体集積回路内に内蔵するよ
うに構成されている。

【０００７】しかしながら、上記公報記載の半導体集積
回路では、クロック信号発生回路を内蔵させているもの
の、多数のフリップフロップ回路を設けて各フリップフ
ロップ回路にクロック信号を供給する場合に生ずる前述
したような問題については考慮されていないので、従来
の各問題を解決することはできない。

【０００８】この発明は、上述の事情に鑑みてなされた
もので、フリップフロップ回路で構成されているシステ
ムにより高速動作が要求された場合のタイミング設計を
容易にすると共に、高速クロックサイクルに伴う消費電
力を低減し、さらにクロック信号供給用配線の占有面積
の削減を図ることができるようにしたクロック信号同期
式フリップフロップ回路を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、入力されたデータをクロッ
ク信号に同期して出力させるクロック信号同期式フリッ
プフロップ回路に係り、上記データが入力され該データ
の状態変化を検出してクロック信号を発生するクロック
信号発生回路部と、上記データと共に上記クロック信号
が入力され、該クロック信号に同期して上記データを取
り込んで所定遅延時間後に出力するフリップフロップ回
路部とを備えたことを特徴としている。

【００１０】請求項２記載の発明は、請求項１記載のク
ロック信号同期式フリップフロップ回路に係り、上記ク
ロック信号発生回路部は、上記入力されたデータを第１
の所定時間遅延させた第１の遅延データを出力する第１
の遅延回路と、該第１の遅延データと上記入力データと
の排他的論理和をとって出力する排他的論理和回路と、
該排他的論理和回路の出力データを第２の所定時間遅延
させた第２の遅延データをクロック信号として出力する
第２の遅延回路とから構成されていることを特徴として
いる。

【００１１】また、請求項３記載の発明は、請求項２記
載のクロック信号同期式フリップフロップ回路に係り、
上記第１の遅延回路による上記第１の所定遅延時間は、
上記クロック信号として要求されるパルス幅に応じて決
定されることを特徴としている。

【００１２】請求項４記載の発明は、請求項２又は３記
載のクロック信号同期式フリップフロップ回路に係り、
上記第２の遅延回路による上記第２の所定遅延時間は、
上記フリップフロップ回路部において上記データを確実
に取り込むのに十分な時間となるように決定されること
を特徴としている。

【００１３】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載のクロック信号同期式フリップフロッ
プ回路に係り、上記フリップフロップ回路部は、マスタ
スレーブを構成するフリップフロップ回路部からなるこ
とを特徴としている。

【００１４】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載のクロック信号同期式フリップ
フロップ回路に係り、前段部及び後段部に遅延時間の異
なる組合せ回路を接続してなることを特徴としている。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるクロック信号同期
式フリップフロップ回路の構成を示す回路図、図２は同
クロック信号同期式フリップフロップ回路の動作を説明
するタイミングチャートである。以下、図１及び図２を
参照して同クロック信号同期式フリップフロップ回路に
ついて説明する。この例のクロック信号同期式フリップ
フロップ回路１は、例えばマスタスレーブ型のフリップ
フロップ回路から構成され、マスタスレーブ回路部２
と、クロック信号発生回路部３とを備えている。ここ
で、マスタスレーブ回路部２は、マスタ回路部４とスレ
ーブ回路部５とから構成されている。

【００１６】マスタ回路部４は、第１のインバータ７、
第２のインバータ８、第１のトランスファゲート９及び
第２のトランスファゲート１０とから構成されて、第１
及び第２のインバータ７、８と第１のトランスファゲー
ト９とが直列に接続されている。第１及び第２のトラン
スファゲート９、１０は、それぞれ非反転クロック信号
入力端子９ａ、１０ａ及び反転クロック信号入力端子９
ｂ、１０ｂを有している。スレーブ回路部５は、第３の
インバータ１２、第４のインバータ１３、第５のインバ
ータ１４、第３のトランスファゲート１５及び第４のト
ランスファゲート１６とから構成されて、第３及び第４
のインバータ１２、１３と第３のトランスファゲート１
５とが直列に接続されている。第３及び第４のトランス
ファゲート１５、１６は、それぞれ非反転クロック信号
入力端子１５ａ、１６ａ及び反転クロック信号入力端子
１５ｂ、１６ｂを有している。マスタ回路部４には入力
端子１８が設けられると共に、スレーブ回路部５には出
力端子１９が設けられている。

【００１７】そして、入力端子１８に入力されたデータ
は、後述するクロック信号発生回路部３から供給された
クロック信号ＣＫに同期してマスタ回路部４に取り込ま
れて記憶され、クロック信号ＣＫに同期してスレーブ回
路部５にシフトされて、出力端子１９から出力されるよ
うになっている。

【００１８】クロック信号発生回路部３は、入力端子１
８からのデータを入力してこのデータの状態変化を検出
して第１の所定時間ｔ１遅延させた第１の遅延データを
出力する第１の遅延回路２１と、その第１の遅延データ
と入力データとの排他的論理和をとって出力する排他的
論理和回路２２と、この排他論理和回路２２の出力デー
タを第２の所定時間ｔ２遅延させた第２の遅延データを
クロック信号ＣＫ及び反転クロック信号／ＣＫとして出
力する第２の遅延回路２３とから構成されている。

【００１９】上述の第２の遅延回路２３から出力された
クロック信号ＣＫは、マスタ回路部４の各トランスファ
ゲート９、１０及びスレーブ回路部５の各トランスファ
ゲート１５、１６の各非反転クロック信号入力端子９
ａ、１０ａ、１５ａ、１６ａに入力される。同様に、第
２の遅延回路２３から出力された反転クロック信号／Ｃ
Ｋは、マスタ回路部４の各トランスファゲート９、１０
及びスレーブ回路部５の各トランスファゲート１５、１
６の各反転クロック信号入力端子９ｂ、１０ｂ、１５
ｂ、１６ｂに入力される。

【００２０】この例では、第１の遅延回路２１による遅
延時間ｔ１は、クロック信号ＣＫとして要求されるパル
ス幅に応じて決定されるように構成されている。また、
第２の遅延回路２３による遅延時間ｔ２は、マスタスレ
ーブ部２においてデータを確実に取り込むのに十分な時
間となるように決定されるように構成されている。

【００２１】上述のように、クロック信号発生回路部３
で発生されるクロック信号ＣＫは、入力端子１８からク
ロック信号発生回路部３にデータが入力されて状態変化
が検出されたときのみに発生するので、データの状態変
化がない場合には発生されない。それゆえ、従来のよう
に、クロック信号は常時一定のタイミングで出力される
ことはない。

【００２２】次に、図２を参照して、同クロック信号同
期式フリップフロップ回路の動作について説明する。入
力端子１８から入力されたデータＤＡＴＡは、マスタ回
路部４に入力されると同時に、クロック信号発生回路部
３に入力される。そのデータＤＡＴＡは、Ｌ（Low）レ
ベルからＨ(High)レベルに状態が変化すると、第１の遅
延回路２１はその状態変化を検出して第１の所定時間ｔ
１遅延させた第１の遅延データ（Ａ）を出力する。次
に、排他的論理和回路２２は、第１の遅延データ（Ａ）
とデータＤＡＴＡとの排他的論理和をとって信号（Ｂ）
を出力する。

【００２３】次に、第２の遅延回路２３は信号（Ｂ）を
入力して、この信号（Ｂ）を第２の所定時間ｔ２遅延さ
せた第２の遅延データをクロック信号ＣＫとして出力す
る。同時に、第２の遅延回路２３は反転クロック信号／
ＣＫを出力する。クロック信号発生回路部３の第２の遅
延回路２３から出力されたクロック信号ＣＫは、前述の
ようにマスタ回路部４の各トランスファゲート９、１０
及びスレーブ回路部５の各トランスファゲート１５、１
６の各非反転クロック信号入力端子９ａ、１０ａ、１５
ａ、１６ａに供給され、同様に、第２の遅延回路２３か
ら出力された反転クロック信号／ＣＫは、マスタ回路部
４の各トランスファゲート９、１０及びスレーブ回路部
５の各トランスファゲート１５、１６の各反転クロック
信号入力端子９ｂ、１０ｂ、１５ｂ、１６ｂに供給され
る。それゆえ、これらクロック信号ＣＫ及び反転クロッ
ク信号／ＣＫに同期して、マスタスレーブ回路部３にデ
ータＤＡＴＡが取り込まれて、出力端子１９からデータ
ＤＡＴＡがＱ出力として出力される。

【００２４】上述の構成によれば、フリップフロップ回
路を構成しているマスタスレーブ型フリップフロップ回
路の内部にクロック信号発生回路部３を備えているの
で、入力されたデータを確実に取り込めるタイミングで
自分自身内部でクロック信号を発生することができる。
それゆえ、フリップフロップ回路で構成されているシス
テムにより高速動作が要求された場合でも、タイミング
設計が容易になる。また、クロック信号発生回路部３で
入力したデータの状態が変化したときのみ、クロック信
号を発生するので、従来のようにデータ入力に関係なく
常時一定のタイミングでクロック信号を発生している場
合に比較して、消費電力はクロック信号に依存しないた
め、消費電力を低減することができる。さらに、各フリ
ップフロップ回路にクロック信号発生回路部３を内蔵し
ているので、半導体集積回路に配置されるフリップフロ
ップ回路の数が多くなってきても、配線の数を大幅に減
少させることができるため、クロック信号供給用配線の
占有面積が増大することはなくなる。これに伴い、レイ
アウト設計が楽になる。

【００２５】このように、この例の構成によれば、フリ
ップフロップ回路を構成しているマスタスレーブ型フリ
ップフロップ回路の内部に、データを入力してこのデー
タの状態変化を検出して第１の所定時間ｔ１遅延させた
第１の遅延データを出力する第１の遅延回路２１と、そ
の第１の遅延データと入力データとの排他的論理和をと
って出力する排他的論理和回路２２と、この排他論理和
回路２２の出力データを第２の所定時間ｔ２遅延させた
第２の遅延データをクロック信号ＣＫ及び反転クロック
信号／ＣＫとして出力する第２の遅延回路２３とから構
成されたクロック信号発生回路部３を備えるようにした
ので、データが入力したタイミングでのみクロック信号
を発生することができる。したがって、フリップフロッ
プ回路で構成されているシステムにより高速動作が要求
された場合のタイミング設計を容易にすると共に、高速
クロックサイクルに伴う消費電力を低減し、さらにクロ
ック信号供給用配線の占有面積の削減を図ることができ
る。

【００２６】◇第２実施例 図３は、この発明の第２実施例であるクロック信号同期
式フリップフロップ回路の構成を示す回路図、図４は同
クロック信号同期式フリップフロップ回路の動作を説明
するタイミングチャート、図５は同クロック信号同期式
フリップフロップ回路の他の動作を説明するタイミング
チャート、図６は同クロック信号同期式フリップフロッ
プ回路の構成の一部を示す図である。この例のクロック
信号同期式フリップフロップ回路の構成が、上述した第
１実施例の構成と大きく異なるところは、通常のフリッ
プフロップ回路及び組合せ回路と組み合わせて論理設計
を行うようにした点である。

【００２７】この例のクロック信号同期式フリップフロ
ップ回路２５は、第１実施例で用いられたのと略同様な
マスタスレーブ型のフリップフロップ回路から構成され
て、例えばＲＳ型等の通常の第１及び第２のフリップフ
ロップ回路２６、２７が用いられ、さらに各フリップフ
ロップ回路２６、２７とフリップフロップ回路２５との
間にはそれぞれ第１及び第２の組合せ回路２９、３０が
接続されている。各組合せ回路２９、３０は例えば、図
６に示すように、インバータ３１、ナンドゲート３２、
バッファ３３、…等により構成されている。この例の論
理回路は、マスタスレーブ型のフリップフロップ回路の
内部で発生されるクロック信号ＣＫと、通常の各フリッ
プフロップ回路２６、２７で用いられる通常のクロック
信号ＣＫ１との２クロックサイクルパスで構成されてい
る。

【００２８】ここで、第１の組合せ回路２９の遅延時間
ｔ１０と第２の組合せ回路３０の遅延時間ｔ２０の大小
関係で、動作のタイミングは異なってくる。以下、各々
の動作について説明する。 （１）ｔ１０＜ｔ２０の場合 図４に示すように、第１のフリップフロップ回路２６と
第１の組合せ回路２９を通過して、この例のフリップフ
ロップ回路２５に入力されたデータＤＡＴＡは、このデ
ータＤＡＴＡの状態が変化するごとに、内部でクロック
信号ＣＫが発生される。そして、このクロック信号ＣＫ
に同期してフリップフロップ回路２５に取り込まれたデ
ータＤＡＴＡは、クロック信号ＣＫに同期して出力デー
タとして第２の組合せ回路３０にＱ出力のように出力さ
れる。

【００２９】（２）ｔ１０＞ｔ２０の場合 図５に示すように、図４の場合と異なって、第１のフリ
ップフロップ回路２６と第１の組合せ回路２９を通過し
たデータＤＡＴＡは、上述の（２）の場合より遅れて、
フリップフロップ回路２５に入力される。そして、この
データＤＡＴＡの状態が変化するごとに、内部でクロッ
ク信号ＣＫが発生されて、このクロック信号ＣＫに同期
してフリップフロップ回路２５に取り込まれたデータＤ
ＡＴＡは、クロック信号ＣＫに同期して出力データとし
て第２の組合せ回路３０にＱ出力のように出力される。

【００３０】図４と図５とを比較すれば明らかなよう
に、この例のフリップフロップ回路２５の前後に接続す
る第１及び第２の組合せ回路２９、３０の遅延時間の大
小関係によって、データＤＡＴＡが通過するタイミング
が異なってくる。それゆえ、フリップフロップ回路２５
の前後に遅延時間の大きさに差のある組合せ回路２９、
３０を接続する論理回路を設計する場合には、その間に
この例のフリップフロップ回路２５を接続することによ
り、前段と後段との組合せ回路２９、３０の遅延時間を
調整（いわゆる、遅延時間の貸借）できることを示して
いる。したがって、論理回路の設計にフリキシビリティ
を持たせることができる。

【００３１】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、論理回路の設
計を行う場合に設計にフリキシビリティを持たせること
ができる。

【００３２】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、マスタス
レーブ型フリップフロップ回路を構成する単位のフリッ
プフロップ回路は、ＲＳ型、ＪＫ型、Ｄ型等の各種のフ
リップフロップ回路を用いることができる。また、マス
タスレーブ型フリップフロップ回路を構成するマスタス
レーブ回路部は、ナンドゲート、ノアゲート等の各種の
論理ゲートにより構成することができる。また、この発
明は、クロック信号同期式フリップフロップ回路であれ
ば、マスタスレーブ型フリップフロップ回路に限ること
なく、ＲＳ型フリップフロップ回路等の他の型のフリッ
プフロップ回路に適用しても良い。

【００３３】

【発明の効果】以上説明したように、この発明のクロッ
ク信号同期式フリップフロップ回路によれば、フリップ
フロップ回路の内部に、データを入力してこのデータの
状態変化を検出して第１の遅延データを出力する第１の
遅延回路と、その第１の遅延データと入力データとの排
他的論理和をとって出力する排他的論理和回路と、この
排他論理和回路の出力データを遅延させた第２の遅延デ
ータをクロック信号として出力する第２の遅延回路とか
ら構成されたクロック信号発生回路部を備えるようにし
たので、データが入力したタイミングでのみクロック信
号を発生することができる。したがって、フリップフロ
ップ回路で構成されているシステムにより高速動作が要
求された場合のタイミング設計を容易にすると共に、高
速クロックサイクルに伴う消費電力を低減し、さらにク
ロック信号供給用配線の占有面積の削減を図ることがで
きる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるクロック信号同期
式フリップフロップ回路の構成を示す回路図である。

【図２】同クロック信号同期式フリップフロップ回路の
動作を説明するタイミングチャートである。

【図３】この発明の第２実施例であるクロック信号同期
式フリップフロップ回路の構成を示す回路図である。

【図４】同クロック信号同期式フリップフロップ回路の
動作を説明するタイミングチャートである。

【図５】同クロック信号同期式フリップフロップ回路の
他の動作を説明するタイミングチャートである。

【図６】同クロック信号同期式フリップフロップ回路の
構成の一部を示す図である。

【図７】従来のフリップフロップ回路の構成を示すブロ
ック図である。

【図８】同フリップフロップ回路の動作を具体的に説明
するタイミングチャートである。

【符号の説明】

１、２５ クロック信号同期式フリップフロップ回
路（マスタスレーブ型フリップフロップ回路） ２ マスタスレーブ回路部 ３ クロック信号発生回路部 ４ マスタ回路部 ５ スレーブ回路部 ７、８、１２、１３、１４、３１ インバータ ９、１０、１５、１６ トランスファゲート ９ａ、１０ａ 非反転クロック信号入力端子 ９ｂ、１０ｂ 反転クロック信号入力端子 １７ 入力端子 １８ 出力端子 ２１ 第１の遅延回路 ２２ 排他的論理和回路 ２３ 第２の遅延回路 ２６、２７ 通常のフリップフロップ回路 ２９、３０ 組合せ回路 ３２ ナンドゲート ３３ バッファ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力されたデータをクロック信号に同期
   して出力させるクロック信号同期式フリップフロップ回
   路であって、 前記データが入力され該データの状態変化を検出してク
   ロック信号を発生するクロック信号発生回路部と、前記
   データと共に前記クロック信号が入力され、該クロック
   信号に同期して前記データを取り込んで所定遅延時間後
   に出力するフリップフロップ回路部とを備えたことを特
   徴とするクロック信号同期式フリップフロップ回路。
2. 【請求項２】 前記クロック信号発生回路部は、前記入
   力されたデータを第１の所定時間遅延させた第１の遅延
   データを出力する第１の遅延回路と、該第１の遅延デー
   タと前記入力データとの排他的論理和をとって出力する
   排他的論理和回路と、該排他的論理和回路の出力データ
   を第２の所定時間遅延させた第２の遅延データをクロッ
   ク信号として出力する第２の遅延回路とから構成されて
   いることを特徴とする請求項１記載のクロック信号同期
   式フリップフロップ回路。
3. 【請求項３】 前記第１の遅延回路による前記第１の所
   定遅延時間は、前記クロック信号として要求されるパル
   ス幅に応じて決定されることを特徴とする請求項２記載
   のクロック信号同期式フリップフロップ回路。
4. 【請求項４】 前記第２の遅延回路による前記第２の所
   定遅延時間は、前記フリップフロップ回路部において前
   記データを確実に取り込むのに十分な時間となるように
   決定されることを特徴とする請求項２又は３記載のクロ
   ック信号同期式フリップフロップ回路。
5. 【請求項５】 前記フリップフロップ回路部は、マスタ
   スレーブを構成するフリップフロップ回路部からなるこ
   とを特徴とする請求項１乃至４のいずれか１に記載のク
   ロック信号同期式フリップフロップ回路。
6. 【請求項６】 前段部及び後段部に遅延時間の異なる組
   合せ回路を接続してなることを特徴とする請求項１乃至
   ５のいずれか１に記載のクロック信号同期式フリップフ
   ロップ回路。