JP4468564B2 - パルス幅変調回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はパルス幅変調に関し、特に、必要なロジックブロックの個数およびパルス幅変調ロジックを含むチップのサイズを大幅に減らすロジック設計に関する。
【０００２】
【従来の技術】
一般に、桁遅延を用いるパルス幅変調の場合、Ｄフリップフロップ等の大量のロジックブロックを伴なうロジック設計が必要とされる。図１に、信号を４クロックサイクル遅延させるために４個の正エッジトリガＤフリップフロップを用いる従来技術のロジック図を示す。図２に、クロックＣの信号、入力信号Ｄ、出力信号Ｄ₁、Ｄ₂、Ｄ₃およびＤ₄を示す。図１および図２を参照するに、入力信号ＤはＤＦ₁に印加され、ＤＦ₁はクロックＣの上昇エッジｔ₁が入力Ｄを出力Ｄ₁へ送り出すまで保持される。その結果、入力ＤはＴ’だけ遅延される。Ｄ₁は、クロックＣの上昇エッジｔ₁がＤＦ₂に到達したわずかに後でＤＦ₂に到達する。従って、Ｄ₁はクロックＣの上昇エッジｔ₂で次のフリップフロップＤＦ₃へ送られる。その結果、ＤＦ₂が引き起こす遅延はクロックＣの１周期に等しいＴである。同様にＤＦ₃およびＤＦ₄が引き起こす遅延もクロックＣの１周期Ｔに等しい。
【０００３】
【発明が解決しようとする課題】
図１のロジックブロック図は典型的な遅延ロジックである。このロジック設計を利用するには、要求される遅延の数に等しい多数のフリップフロップが必要になる。例えば、３２Ｔの遅延が要求される場合、３２個のフリップフロップが必要になる。この設計では、例えば３２本の線に対して６４Ｔの遅延が必要な場合、膨大な数になる。すなわち各線に６４個のフリップフロップが必要とされ、合計で３２×６４＝２０６８個のフリップフロップが必要になる。
【０００４】
本発明の目的は、複数の遅延要求をともなうパルス幅変調回路を含むチップのフリップフロップの個数およびサイズやコストを削減することである。
【０００５】
【課題を解決するための手段】
本発明は、システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、前記複数のクロックをそれぞれが取得し、処理対象の信号に対する遅延処理を、前記複数のクロックに基づいてそれぞれが実行する複数の遅延ブロックと、を備え、各遅延ブロックは、前記複数のクロックのうち対応づけられたクロックのサイクルと、信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、前記複数の選択的遅延手段は、前記処理対象の信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、各選択的遅延手段は、信号を遅延させる遅延回路と、当該遅延回路に対し信号をバイパスさせるバイパス回路とを備え、与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、各遅延ブロックは、縦続接続の最後段の選択的遅延手段が処理した信号を、前記処理対象の信号に対して遅延処理を施した信号として出力する。
【０００６】
また、本発明に係るパルス幅変調回路においては、前記処理対象の信号は、先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、前記処理対象の信号の後端時刻と各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを揃える手段、または前記処理対象の信号の先端時刻と各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを揃える手段、を備えることが好適である。
【０００７】
【発明の実施の形態】
図３に、本発明の遅延ロジック１０のブロック図を示す。図３において、クロックデバイダＣＤがシステムクロックＣＬＫを分割して、周期がＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである６個のクロック Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ₅およびＣ₆を生成し、異なる線の遅延ロジックブロックＤＬ₁〜ＤＬ₃₂へ送る。
【０００８】
再び図１、図２を参照するに、クロックＣの２個の上昇エッジの間で上昇エッジが生起するため、フリップフロップＤＦ₁は信号ＤをＴ’遅延させる。部分的な遅延を防ぐために、図３において、フリップフロップＦ₀がクロックデバイダＣＤへのシステムクロックＣＬＫの経路に配置されている。フリップフロップＦ₀のＤ入力はフリップフロップＦ₀のＤ入力を常時高位（１）に維持すべくＶＤＤに接続している。Ｆ₀の正出力（Ｑ）はクロックデバイダＣＤに接続している。遅延する必要がある入力パルスはインバータＩ₀を介してＦ₀のリセット線に接続している。フリップフロップＦ₀のクロック入力はシステムクロックＣＬＫを受信する。
【０００９】
動作時においてフリップフロップＦ₀は、フリップフロップＦ₀のリセットを無効にするＩＰの上昇エッジを受信するまでシステムクロックＣＬＫを保持する。次に、Ｆ₀は同期されたクロックＣＬＫとしてシステムクロックをＣＤブロックへ送る。ＣＬＫは入力パルスＩＰと同期しているため、入力パルスＩＰは完全に遅延される。
【００１０】
図４に、図３のクロックデバイダＣＤの詳細ブロック図を示す。図４において、システムリセット入力パルスＩＰはインバータＩ₁₁を介してフリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅のリセットピンへ送られる。同期したシステムクロックＣＬＫおよび入力パルスＩＰはＡＮＤゲートＡ₁へ送られて、同期したシステムクロックＣＬＫと同じ周期を有するリセット可能なクロックＣ₁を生成する。クロックＣ₁を分割するためには、５個のフリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅が用いられる。Ｃ₁はクロックとしてＦ₁へ送られる。各フリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅の各々の負出力（ＱＢ）はその入力に接続している。この構成により各フリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅はそのクロックを２分割する。各フリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅の正出力（Ｑ）は後続のフリップフロップのクロックに接続している。さらに、Ｆ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅の正出力はそれぞれクロックＣ₂、Ｃ₃、Ｃ₄、Ｃ₅およびＣ₆として送り出される。
【００１１】
各フリップフロップＦ₁、Ｆ₂、Ｆ₃、Ｆ₄およびＦ₅はクロックを２分割してその正出力へ送り出すため、Ｃ₂の周期はその入力クロックの２倍である。クロックＣ₁の周期は同期したシステムクロックＣＬＫの周期Ｔと等しいため、クロックＣ₂の周期は２Ｔである。同様に、クロックＣ₃、Ｃ₄、Ｃ₅およびＣ₆の周期は図５に示すように４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである。
【００１２】
再び図３参照するに、クロックＣ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ₅およびＣ₆は全ての遅延ブロックＤＬ₁〜ＤＬ₃₂へ送られ、各遅延ブロックはクロックＣ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ₅およびＣ₆の組合せを選択して必要とされる遅延を引き起こす。各遅延ブロックＤＬ₁〜ＤＬ₃₂は入力パルスＩＰと６ビット遅延値Ｖ₁〜Ｖ₃₂を受信する。クロックＣ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ₅およびＣ₆を用いて、各遅延ブロックＤＬ₁〜ＤＬ₃₂はそれぞれの遅延値Ｖ₁〜Ｖ₃₂に従って入力パルスＩＰを遅らせ、それぞれ対応出力 ＯＵＴ₁〜ＯＵＴ₃₂へ送り出す。
【００１３】
図６に、遅延ブロックＤＬ₁の一つのロジック図を示す。 遅延ブロックＤＬ₂〜ＤＬ₃₂はＤＬ₁と同一であることに留意されたい。遅延ブロックＤＬ₁において、６個のＤフリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅、ＦＦ₆がある。フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅、ＦＦ₆のクロック入力はそれぞれクロックＣ₆、Ｃ₅、Ｃ₄、Ｃ₃、Ｃ₂およびＣ₁に接続している 。
【００１４】
各フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄およびＦＦ₅の正出力はそれぞれスイッチＳＳ₁、ＳＳ₂、ＳＳ₃、ＳＳ₄およびＳＳ₅を介して後続のフリップフロップの入力に接続している。フリップフロップＦＦ₆の正出力はスイッチＳＳ₆を介して遅延線１の出力ＯＵＴ₁に接続している。各フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅、ＦＦ₆の入力はそれぞれＳ₁、Ｓ₂、Ｓ₃、Ｓ₄、Ｓ₅およびＳ₆を介して後続のフリップフロップの入力に接続している。
【００１５】
図３の各遅延ブロックＤＬ₁〜ＤＬ₃₂はそれぞれＶ₁〜Ｖ₃₂を介して別々の遅延値を受信する。各Ｖ₁〜Ｖ₃₂は、０から６３の間の数を伝送する６ビットＢ₁、Ｂ₂、Ｂ₃、Ｂ₄、Ｂ₅およびＢ₆を有する。Ｂ₁、Ｂ₂、Ｂ₃、Ｂ₄、Ｂ₅およびＢ₆はそれぞれスイッチＳＳ₁、ＳＳ₂、ＳＳ₃、ＳＳ₄、ＳＳ₅およびＳＳ₆の制御ピンに直接接続しており、それぞれインバータＩ₁、Ｉ₂、Ｉ₃、Ｉ₄、Ｉ₅およびＩ₆を介してスイッチＳ₁、Ｓ₂、Ｓ₃、Ｓ₄、Ｓ₅およびＳ₆の制御ピンに接続している。
【００１６】
図６において、ビットＢ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂、Ｂ₁の中の１個が高位（１）のときは常にそれぞれの対応スイッチＳＳ₁、ＳＳ₂、ＳＳ₃、ＳＳ₄、ＳＳ₅、ＳＳ₆は閉じる。例えば、Ｂ₄が高位（１）ならばスイッチＳＳ₃が閉じて、ＦＦ₃の正出力をＦＦ₄の入力へ接続する。しかし、ビットＢ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂、Ｂ₁の中の１個が低位（０）のときは常にそれぞれの対応スイッチＳ₁、Ｓ₂、Ｓ₃、Ｓ₄、Ｓ₅およびＳ₆は閉じる。例えば、Ｂ₄が低位 （０）のときはスイッチＳ₃が閉じてＦＦ₃ の入力をＦＦ₄の入力へ接続する。言い換えれば、ビットＢ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂、Ｂ₁の１個が高位（１）の場合、先行フリップフロップの出力が後続フリップフロップの入力へ伝送されるが、低位（０）の場合は先行フリップフロップはバイパスされて、その入力は後続フリップフロップの入力へ伝送される。
【００１７】
図６の構成において、高位（１）ビットＢ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂およびＢ₁は適切な遅延を選択する。例えば、６ビット組Ｂ₆、Ｂ₅、Ｂ₄、Ｂ₃、Ｂ₂およびＢ₁が１０００１１を表わす場合、３２＋２＋１＝３５の遅延が必要であることを意味する。Ｂ₆が（１）であるため、スイッチＳＳ₁が閉じて、フリップフロップＦＦ₁がアクティブになる。従ってフリップフロップＦＦ₁の入力は、ＦＦ₁が３２Ｔのクロックサイクルを有するクロックＣ₆により計時されるため、３２Ｔに相当する遅延を受ける。フリップフロップＦＦ₁の入力は、遅延が必要な入力パルスＩＰであることに留意されたい。ビット組Ｂ₅、Ｂ₄およびＢ₃はゼロであるため、スイッチＳ₂、Ｓ₃およびＳ₄が閉じて、フリップフロップＦＦ₂、ＦＦ₃およびＦＦ₄をバイパスし、フリップフロップＦＦ₁の出力をＦＦ₅の入力へ伝送する。
【００１８】
ビット組Ｂ₂、Ｂ₁が高位（１）であるため、スイッチＳＳ₅、ＳＳ₆の両方が閉じて、フリップフロップＦＦ₅、ＦＦ₆がアクティブになる。フリップフロップＦＦ₅はクロックＣ₂を受信するため、その入力（３２Ｔ遅延されたＦＦ₁の出力）を２Ｔ遅延させる。従って、フリップフロップＦＦ₅の出力は３２Ｔ＋２Ｔ＝３４Ｔ遅延される。フリップフロップＦＦ₆はＴの遅延を有するクロックＣ₁を用いる。引き続いて、フリップフロップＦＦ₆はＦＦ₅の出力をＴ遅延させる。従って、スイッチＳＳ₆を介してＯＵＴ₁に接続しているフリップフロップＦＦ₆の出力は３５Ｔ遅延された信号を与える。結果を図７に示す。
【００１９】
電源投入時に、フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅およびＦＦ₆の出力はドントケア（未設定）状態であり得る。遅延回路で一切の誤動作を防ぐためにフリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅およびＦＦ₆をリセットする必要がある。
【００２０】
図８に、リセット接続を加えた図６のロジック図を示す。各フリップフロップFＦ₂、FＦ₃、FＦ₄、FＦ₅およびＦＦ₆は、対応する２個のスイッチ対（Ｓ_1A、Ｓ_{1 B}）、（Ｓ_2A、Ｓ_2B）、（Ｓ_3A、Ｓ_3B）、（Ｓ_4A、Ｓ_4B）および（Ｓ_5A、Ｓ_5B）のそれぞれ１個からリセット信号を受信する。スイッチＳ_1B、Ｓ_2B、Ｓ_3B、Ｓ_4BおよびＳ_5Bの制御ピンは、それぞれＢ₆、Ｂ₅、Ｂ₄、Ｂ₃およびＢ₂に接続している。しかし、スイッチＳ_1A、Ｓ_2A、Ｓ_3A、Ｓ_4AおよびＳ_5Aの制御ピンは、それぞれインバータＩ₁ 、Ｉ₂、Ｉ₃、Ｉ₄およびＩ₅を介してＢ₆、Ｂ₅、Ｂ₄、Ｂ₃およびＢ₂に接続している。フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄およびＦＦ₅の負出力（ＱＢ）は、スイッチＳ_1B、Ｓ_2B、Ｓ_3B、Ｓ_4BおよびＳ_5Bを介してフリップフロップＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅およびＦＦ₆のリセットピンに接続している。さらに、フリップフロップＦＦ₁、ＦＦ₂、ＦＦ₃、ＦＦ₄およびＦＦ₅の入力は、それぞれインバータとスイッチの対（ＩＩ₁、Ｓ_1A）、（ＩＩ₂、Ｓ_2A）、（ＩＩ₃、Ｓ_3A）、（ＩＩ₄、Ｓ_4A）、（ＩＩ₅、Ｓ_5A）を介してフリップフロップＦＦ₂、ＦＦ₃、ＦＦ₄、ＦＦ₅およびＦＦ₆のリセットピンに接続している。フリップフロップＦＦ₁はインバータＩＩ₁を介して入力パルスＩＰによりリセットされる。
【００２１】
電源投入時、入力パルスＩＰが低位（０）であるとき、例えばフリップフロップＦＦ₁がアクティブになれば、入力パルスＩＰ（０）は正出力（Ｑ）へ送られる。従って、出力（ＱＢ）は（１）になり、Ｓ_1Bを介して後続のフリップフロップＦＦ₂をリセットする。例えばフリップフロップＦＦ₁がバイパスされる都度、その入力（入力パルス（０））はＩＩ₁とＳ_1A を介して後続のフリップフロップＦＦ₂をリセットする。その結果、入力パルスが低位にあるとき、遅延ブロックＤＬ₁はリセットされてＯＵＴ₁がゼロ（０）になる。一度入力パルスＩＰが高位（１）になれば、図８のロジック図は、図６のロジック図で示したのと同様に遅延を与える。
【００２２】
図９を参照するに、上昇エッジがｔ₁、下降エッジがｔ₂である入力パルスＩＰが図３の遅延ロジック１０へ送られる際に、各線は同じ入力パルスＩＰの上昇エッジを異なる遅延値で遅延させる。従って、出力線ＯＵＴ₁、ＯＵＴ₂およびＯＵＴ₃₂はＩＰの上昇エッジを遅延させて、それぞれｔ₁₁、ｔ₁₃およびｔ₁₂において送り出す。しかし、ｔ₂における入力パルスＩＰの下降エッジがロジック１０へ入力する際に、出力ＯＵＴ₁、ＯＵＴ₂およびＯＵＴ₃₂が全てゼロ（０）になる。各出力ＯＵＴ₁〜ＯＵＴ₃₂は遅延が異なってもよく、従って各出力は図示されているよりも遅延が多少前後する可能性がある点に留意されたい。各線が送り出す信号は、上昇エッジのタイミングは異なるが下降エッジは他の出力ＯＵＴ₁〜ＯＵＴ₃₂の信号の下降エッジと一致するため、遅延ロジック１０はパルス幅変調を与える。その結果、各出力パルスの幅はそれぞれの対応する遅延値V₁〜V₃₂により決定される。
【００２３】
図３のロジック図は３２本の線の各信号に対して０〜６４Ｔの遅延を引き起こすべく設計されている。しかし本発明の概念は、異なる本数の線上の異なる数の遅延に適用することができる。
【００２４】
図１０に、本発明の別のパルス幅変調の実施例を示す。図１０において、入力パルスＩＰは、ブロックＤＬ₁に印加される前にインバータＩ_IN を介して反転され、ＤＬ₁の出力ＯＵＴ₁はインバータＩ_OUTに接続している。図１０において、入力パルスのｔ₁における上昇エッジはＤＬ₁ブロックをリセットして、入力パルスの下降エッジｔ₂は遅延される。従って、Ｉ_OUTは上昇エッジがｔ₁かつ下降エッジがｔ₂₁である（入力パルスＩＰの遅延された下降エッジ）信号を送り出す。この反転が図３の全てのブロックＤＬ₁〜ＤＬ₃₂に適用されたならば、同時に入力パルスの上昇エッジを送り出して、入力パルスＩＰの下降エッジをそれぞれの対応する遅延値V₁〜V₃₂に従って遅延させることにより、パルス幅変調を行なう。
【図面の簡単な説明】
【図１】 ４クロックサイクルの遅延に必要な従来技術のＤフリップフロップのロジックを示す図である。
【図２】 図１のロジック設計に適用されたクロック、入力信号、および複数の出力信号を示す図である。
【図３】 遅延ロジックのブロック図である。
【図４】 図３のクロックデバイダの詳細ブロック図である。
【図５】 図３の異なるクロック周期を示す図である。
【図６】 １個の遅延ブロックのロジック図である。
【図７】 ３５Ｔの遅延に対する図６の信号を示す図である。
【図８】 図６のロジック図にリセット接続を加えた図である。
【図９】 図３の遅延ロジックがパルス幅変調を行なう様子を示す図である。
【図１０】 入力パルスのもう一方のエッジを遅延させることによる別のパルス幅変調を示す図である。
【符号の説明】
１０ 遅延ロジック、ＣＤ クロックデバイダ、ＣＬＫ システムクロック、ＤＬ_n（ｎ＝１〜３２） 遅延ロジックブロック、Ｖ_n（ｎ＝１〜３２） 遅延値。

Claims (2)

1. システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、
   前記複数のクロックをそれぞれが取得し、処理対象の信号に対する遅延処理を、前記複数のクロックに基づいてそれぞれが実行する複数の遅延ブロックと、
   を備え、
   各遅延ブロックは、
   前記複数のクロックのうち対応づけられたクロックのサイクルと、信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、
   前記複数の選択的遅延手段は、
   前記処理対象の信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、
   各選択的遅延手段は、
   信号を遅延させる遅延回路と、当該遅延回路に対し信号をバイパスさせるバイパス回路とを備え、
   与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、
   各遅延ブロックは、
   縦続接続の最後段の選択的遅延手段が処理した信号を、前記処理対象の信号に対して遅延処理を施した信号として出力するパルス幅変調回路。
2. 前記処理対象の信号は、
   先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、
   前記処理対象の信号の後端時刻と各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを揃える手段、または前記処理対象の信号の先端時刻と各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを揃える手段、を備えることを特徴とする請求項１に記載のパルス幅変調回路。

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