KR100437833B1

KR100437833B1 - 클럭신호 스위치 회로

Info

Publication number: KR100437833B1
Application number: KR10-2001-0087150A
Authority: KR
Inventors: 박정주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2004-06-30
Also published as: KR20030056848A

Abstract

본 발명은 클럭신호의 펄스 하이/로우 폭이 작아지는 현상(글리치)을 제거하도록 한 클럭신호 스위치 회로에 관한 것으로서, 4개의 클럭신호를 받아 일정시간 지연하여 출력하는 클럭신호 입력부와, 2개의 클럭 선택신호를 받아 논리 연산하여 출력하는 클럭신호 선택부와, 상기 클럭신호 입력부와 클럭신호 선택부의 출력신호를 받아 위상을 동기화하고, 변경전의 주파수를 가지는 출력신호를 로우 상태로 유지한채 변경된 주파수를 카운팅하여 출력하는 타이밍 제어부와, 상기 타이밍 제어부의 출력신호와 클럭신호 입력부의 신호를 받아 논리 연산하여 출력하는 클럭신호 출력부와, 상기 타이밍 제어부를 구성하는 레지스터를 초기화하는 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 한다.

Description

클럭신호 스위치 회로{clock signal switch circuit}

본 발명은 클럭(clock) 신호 스위치 회로에 관한 것으로, 특히글리치(Glitch)를 유발시키지 않고 클럭신호를 변화시키는데 적당한 클럭신호 변환 회로에 관한 것이다.

도 1은 일반적인 MCU의 내부를 나타낸 블록도이다.

도 1에서와 같이, MCU(Micro Controller Unit)(10)는 CPU(Central Processing Unit)(11), ROM(Read Only Memory)(12), RAM(Random Access Memory)(13), 주변장치(Peripheral)(14), 포트 입/출력(Port I/O)(15)으로 구성되어 있다.

상기의 각 블록들은 클럭 발생기(clock generator)(16)에서 출력되는 타이밍 클럭(timing clock)에 의해서 동작하며, 각 블록들 간에 신호를 주고받는다.

그런데 시스템 클럭으로 4개 이상의 클럭신호(CLKA, CLKB, CLKC, CLKD)를 사용하는 경우 디바이스의 동작 전류 소모 등을 고려하여 클럭 소스(clock source)를 변경하는 경우가 있다.

이하, 첨부된 도면을 참고하여 종래의 클럭신호 스위치 회로를 설명하면 다음과 같다.

도 2는 종래의 클럭신호 스위치 회로를 나타낸 회로도이다.

도 2에서와 같이, 4 ×멀티플렉서(MUX)(20)의 입력단자(i0, i1, i2, i3)에 각각 외부로부터 4개의 클럭신호(CLKA, CLKB, CLKC, CLKD)가 입력되고 있는 상태에서, 외부로부터 선택단자(S0, S1)에 입력되는 2개의 클럭 선택신호(SEL0, SEL1)의 조합에 따라 선택적으로 4개의 클럭신호(CLKA, CLKB, CLKC, CLKD) 중 하나를 출력단(CLKOUT)을 통해 출력한다.

여기서 상기 클럭 선택신호 SEL0, SEL1은 CPU에서 데이터 버스(data bus)를통해 보내온 데이터를 WT 신호에 의해 기억된 레지스터 신호이다.

결국, 종래의 클럭신호 스위치 회로는 4개의 클럭신호 CLKA, CLKB, CLKC, CLKD를 입력받아 2개의 클럭 선택신호 CLK0, CLK1의 조합에 따라 클럭신호를 발생하는 회로이다.

도 3은 종래의 클럭신호 스위치 회로의 동작을 설명하기 위한 타이밍도이다.

도 3에서와 같이, 클럭 선택신호 SEL0 및 SEL1이 모두 "0"이면 CLKC를 CLKOUT단으로 출력하고, 클럭 선택신호 SEL0 및 SEL1이 모두 "1"이면 CLKD가 CLKOUT단으로 출력한다.

또한, SEL0이 "1"이고 SEL1이 "0"이면 CLKA를 CLKOUT단으로 출력하고, SEL0이 "0"이고 SEL1이 "1"이면 CLKB를 CLKOUT단으로 출력한다.

도 4a 및 도 4b는 도 3의 A 및 B 부분의 세부 동작을 나타낸 타이밍도이다.

도 4a에서와 같이, CLKOUT단의 클럭 하이 펄스 폭이 불안정한 현상(C)을 볼 수 있고, 도 4b에서와 같이 CLKOUT단의 클럭 하이 펄스 폭이 작아지는 것(D)을 볼 수 있다.

그러나 상기와 같은 종래의 클럭신호 스위치 회로에 있어서 다음과 같은 문제점이 있었다.

즉, 도 4a 및 도 4b에서와 같이 단순히 MUX로서 클럭신호를 선택하여 출력하기 때문에 클럭 소스보다 작은 글리치(glitch)(즉 클럭신호의 펄스 하이/로우 폭이 작아지는 현상)가 발생하여 디바이스(device)에 오동작을 불러일으킨다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 클럭신호의 펄스 하이/로우 폭이 작아지는 현상을 제거하도록 한 클럭신호 스위치 회로를 제공하는데 그 목적이 있다.

도 1은 일반적인 MCU의 내부를 나타낸 블록도

도 2는 종래의 클럭신호 스위치 회로를 나타낸 회로도

도 3은 종래의 클럭신호 스위치 회로의 동작을 설명하기 위한 타이밍도

도 4a 및 도 4b는 도 3의 A 및 B 부분의 세부 동작을 나타낸 타이밍도

도 5는 본 발명에 의한 클럭신호 스위치 회로를 나타낸 회로도

도 6은 본 발명에 의한 클럭신호 스위치 회로의 동작 타이밍도

도 7a 및 도 7b는 도 6의 A 및 B 부분의 상세 동작 타이밍도

도 8a 및 도 8b는 도 5에서 한 쌍의 D-플립플롭을 나타낸 상세 회로도

도면의 주요 부분에 대한 부호의 설명

21 : 클럭신호 입력부 22 : 클럭신호 선택부

23 : 타이밍 제어부 24 : 클럭신호 출력부

25 : 제어부

상기와 같은 목적을 달성하기 위한 본 발명에 의한 클럭신호 스위치 회로는 4개의 클럭신호를 받아 일정시간 지연하여 출력하는 클럭신호 입력부와, 2개의 클럭 선택신호를 받아 논리 연산하여 출력하는 클럭신호 선택부와, 상기 클럭신호 입력부와 클럭신호 선택부의 출력신호를 받아 위상을 동기화하고, 변경전의 주파수를 가지는 출력신호를 로우 상태로 유지한채 변경된 주파수를 카운팅하여 출력하는 타이밍 제어부와, 상기 타이밍 제어부의 출력신호와 클럭신호 입력부의 신호를 받아 논리 연산하여 출력하는 클럭신호 출력부와, 상기 타이밍 제어부를 구성하는 레지스터를 초기화하는 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 클럭신호 스위치 회로를 상세히 설명하면 다음과 같다.

도 5는 본 발명에 의한 클럭신호 스위치 회로를 나타낸 회로도이다.

도 5에서와 같이, 서로 다른 주파수 크기를 갖는 4개의 클럭신호(CLKA, CLKB, CLKC, CLKD)를 받아 일정시간 지연하여 출력하는 클럭신호 입력부(21)와, 2개의 클럭 선택신호(SEL0, SEL1)를 받아 논리 연산하여 출력하는 클럭신호 선택부(22)와, 상기 클럭신호 입력부(21)와 클럭신호 선택부(22)의 출력신호를 받아 위상을 동기화하여 출력하는 타이밍 제어부(23)와, 상기 타이밍 제어부(23)의 출력신호와 클럭신호 입력부(21)의 신호를 받아 논리 연산하여 출력하는 클럭신호출력부(24)로 구성되고, 상기 타이밍 제어부(23)를 구성하는 레지스터를 초기화하는 신호(RESETB)를 출력하는 제어부(25)로 구성되어 있다.

여기서 클럭 선택신호는 CPU에 의해서 레지스터에 저장된 출력단의 값들이다.

한편, 상기 클럭신호 입력부(21)는 2개의 인버터(I1,I2)가 직렬로 연결되어 각 클럭신호를 일정시간 지연시킨 후에 출력한다.

이어, 상기 클럭신호 선택부(22)는 SEL0 신호를 받아 반전시키어 출력하는 제 1 인버터(I1)와, SEL1 신호를 받아 반전시키어 출력하는 제 2 인버터(I2)와, 상기 제 1 인버터(I1)의 출력신호와 제 2 인버터(I2)의 출력신호를 입력으로 받아 논리 연산하여 출력(SM0)하는 제 1 AND 게이트(AD1)와, 상기 제 1 인버터(I1)의 출력신호와 SEL0 신호를 받아 논리 연산하여 출력(SM1)하는 제 2 AND 게이트(AD2)와, 상기 제 2 인버터(I2)의 출력신호와 SEL1 신호를 입력으로 받아 논리 연산하여 출력(SM2)하는 제 3 AND 게이트(AD3)와, 상기 SEL0 신호와 SEL1 신호를 입력으로 받아 논리 연산하여 출력(SM3)하는 제 4 AND 게이트(AD4)로 이루어져 있다.

그리고 상기 타이밍 제어부(23)는 4개의 OR 게이트(OR1, OR2, OR3, OR4)와, 2개의 D-플립플롭을 한 쌍으로 하여 구성되는 4개의 D-플립플롭(D1, D2, D3, D4), 4개의 AND 게이트(A1, A2, A3, A4), 4개의 인버터(I1, I2, I3, I4), 4개의 레지스터(R1, R2, R3, R4)로 구성되어 있다.

여기서 상기 각 D-플립플롭(D1, D2, D3, D4)은 상기 클럭신호 선택부(22)를 구성하는 제 1, 제 2, 제 3, 제 4 AND 게이트(AD1, AD2, AD3, AD4)의출력신호(SM0, SM1, SM2, SM3)와, 4개의 클럭신호(CLKA, CLKB, CLKC, CLKD) 및 반전된 4개의 클럭신호와, 상기 각 OR 게이트(OR1, OR2, OR3, OR4)의 출력신호들을 각각 입력으로 받아 제 1 출력신호(SEL_SYNCA, SEL_SYNCB, SEL_SYNCC, SEL_SYNCD)와 제 2 출력신호(SYNCA, SYNCB, SYNCC, SYNCD)를 출력한다.

그리고 상기 각 인버터(I1, I2, I3, I4)는 상기 D-플립플롭(D1, D2, D3, D4)의 제 2 출력신호(SYNCA, SYNCB, SYNCC, SYNCD)를 반전시키어 출력하고, 상기 각 인버터(I1, I2, I3, I4)의 출력신호는 각 AND 게이트(A1, A2, A3, A4)의 제 1 입력신호가 되고, 상기 각 AND 게이트(A1, A2, A3, A4)의 제 2 입력신호는 D-플립플롭(D1, D2, D3, D4)의 제 1 출력신호(SEL_SYNCA, SEL_SYNCB, SEL_SYNCC, SEL_SYNCD)이다.

또한, 상기 제 1, 제 2 입력 신호를 입력으로 받는 AND 게이트(A1, A2, A3, A4)는 두 신호를 논리 연산하여 각 레지스터(R1, R2, R3, R4)로 출력한다.

한편, 상기 각 레지스터(R1, R2, R3, R4)는 각 AND 게이트(A1, A2, A3, A4)의 출력신호, 상기 제어부(25)의 출력신호, 4개의 클럭신호 및 반전된 4개의 클럭신호를 각각 입력으로 받아 출력한다(SELA, SELB, SELC, SELD).

그리고 상기 각 OR 게이트(OR1, OR2, OR3, OR4)는 3개의 입력신호를 받아 논리 연산하여 각 D-플립플롭(D1, D2, D3, D4)으로 출력하는데, 상기 3개의 입력신호는 각 레지스터(R1, R2, R3, R4)의 출력신호(SELA, SELB, SELC, SELD)이다.

즉, 첫 번째 OR 게이트(OR1)에는 SELB, SELC, SELD가 입력되고, 두 번째 OR 게이트(OR2)에는 SELA, SELC, SELD가 입력되며, 세 번째 OR 게이트(OR3)에는 SELA,SELB, SELD가 입력되고, 네 번째 OR 게이트(OR4)에는 SELA, SELB, SELC이 입력된다.

한편, 상기 클럭신호 출력부(24)는 상기 각 클럭신호(CLKA, CLKB, CLKC, CLKD)를 받아 일정시간 만큼 지연시키어 출력하는 지연부(24a,24b,24c,24d)와, 상기 타이밍 제어부(23)를 구성하는 각 레지스터(R1, R2, R3, R4)의 출력신호(SELA, SELB, SELC, SELD)와 상기 지연부(24a, 24b, 24c, 24d)의 출력신호를 각각 입력으로 받아 부정곱 논리 연산하여 출력하는 4개의 NAND 게이트(NA1, NA2, NA3, NA4)와, 상기 4개의 NAND 게이트(NA1, NA2, NA3, NA4)의 출력신호를 입력으로 받아 부정곱 논리 연산하여 출력하는 하나의 NAND 게이트(NA5)로 구성되어 있다.

도 6은 본 발명에 의한 클럭신호 스위치 회로의 동작 타이밍도이다.

도 6에서와 같이, 클럭 선택신호 SEL0 및 SEL1이 모두 "0"이면 CLKC를 CLKOUT단으로 출력하고, 클럭 선택신호 SEL0 및 SEL1이 모두 "1"이면 CLKD가 CLKOUT단으로 출력한다.

이어, 상기 클럭신호 CLKA가 CLKB로 변환될 때의 동작 상태를 설명하면 다음과 같다.

먼저, RESETB 신호에 의해 SEL_SYNCA 및 SELA의 신호가 "H" 상태가 되고, SEL_SYNCB, SEL_SYNCC, SEL_SYNVD, SELB, SELC, SELD, SM0, SM1, SM2, SM3의 신호는 "L"상태가 된다.

이 상태는 RESETB에 의해 디폴트(default) 상태가 CLKA가 CLKOUT으로 출력되는 상태이며, SEL1 및 SEL0이 "0"인 상태이다.

여기서 SEL1이 "0", SEL0이 "1"의 상태가 되면 SM0가 "L"이 되며, SM1이 "H"기 되고, 이와 더불어 CLKA에 동기화된 SELA가 "L"이 되며, SELB와 CLKB가 "H"가 되는 상태에서 "H"가 된다.

이와 같은 공기 상태는 CLKOUT단의 글리치를 제거하는 역할을 한다.

한편, 상기와 같은 동작은 CLKA에서 CLKB, CLKC, CLKD로 변환, CLKB에서 CLKA, CLKC, CLKD로 변환, CLKC에서 CLKA, CLKB, CLKD로 변환, CLKD에서 CLKA, CLKB, CLKC로 변환하는 12가지 경우에도 같은 원리로 동작한다.

도 7a 및 도 7b는 도 6의 A 및 B 부분의 상세 동작 타이밍도이다.

도 7a에서와 같이, CLKA에서 CLKB로 변환되는 동안 글리치 또는 기준 주파수 이하의 하이/로(High/Low) 펄스(Pulse)가 발생하지 않는다.

그리고 7b에서와 같이, CLKC에서 CLKB로 또 CLKB에서 CLKA로 변환되는 동안 글리치 또는 기준 주파수 이하의 하이/로우 펄스가 발생하지 않는다.

도 8a 및 도 8b는 도 5에서 한 쌍의 D-플립플롭을 나타낸 상세 회로도이다.

도 8a에서와 같이, D-플립플(D1, D2, D3, D4)롭은 2개의 클럭 래치(100,200)로 구성되는데, 각 클럭 래치(100, 200)는 각각 비반전 단자와 반전단자로 인가되는 클럭신호(ck, ckb)에 의해 외부의 입력신호(d)를 출력단으로 전달하는 제 1 전송 게이트(S1)와, 상기 제 1 전송 게이트(S1)와 외부의 입력신호(rb)를 부정곱 논리 연산하여 출력하는 NAND 게이트(101)와, 상기 NAND 게이트(101)의 출력신호를 반전하는 제 1 인버터(I1)와, 각각 비반전단자와 반전단자로 인가되는 클럭신호(ck, ckb)와 제 1 전송 게이트(S1)의 출력신호에 의해 상기 제 1 인버터(I1)의 출력신호를 상기 제 1 전송 게이트(S1)의 출력단으로 피드백(feedback)하는 제 2 전송 게이트(S2)로 구성되어 있다.

그리고 상기 NAND 게이트(101)의 출력신호를 반전시키어 출력(qb)하는 제 2 인버터(I2)와, 상기 제 2 인버터(I2)의 출력신호를 반전시키어 출력(q)하는 제 3 인버터(I3)로 구성되어 있다.

도 8b에서와 같이, D-플립플롭(D1, D2, D3, D4)은 2개의 클럭 래치(100,200)로 구성되는데, 각 클럭 래치(100, 200)는 각각 비반전 단자와 반전단자로 인가되는 클럭신호(ck, ckb)에 의해 외부의 입력신호(d)를 출력단으로 전달하는 제 1 전송 게이트(S1)와, 상기 제 1 전송 게이트(S1)의 출력신호를 반전시키는 제 1 인버터(I1)와, 상기 제 1 인버터(I1)의 출력신호와 외부의 입력신호(rb)를 부정곱 논리 연산하여 출력하는 NAND 게이트(101)와, 각각 비반전단자와 반전단자로 인가되는 클럭신호(ck, ckb)와 제 1 전송 게이트(S1)의 출력신호에 의해 상기 NAND 게이트(101)의 출력신호를 상기 제 1 전송 게이트(S1)의 출력단으로 피드백(feedback)하는 제 2 전송 게이트(S2)로 구성되어 있다.

이상에서 설명한 바와 같이 본 발명에 의한 클럭신호 스위치 회로는 다음과 같은 효과가 있다.

즉, 클럭신호가 다른 주파수를 갖는 클럭신호로 변환하더라도 두 클럭의 위상을 동기화하여 셀렉트 신호를 변경시킴으로서 최종 출력단의 글리치의 발생을 제거하여 디바이스의 오동작을 방지할 수 있다.

Claims

4개의 클럭신호를 받아 일정시간 지연하여 출력하는 클럭신호 입력부와,

2개의 클럭 선택신호를 받아 논리 연산하여 출력하는 클럭신호 선택부와,

상기 클럭신호 입력부와 클럭신호 선택부의 출력신호를 받아 위상을 동기화하고, 변경전의 주파수를 가지는 출력신호를 로우 상태로 유지한채 변경된 주파수를 카운팅하여 출력하는 타이밍 제어부와,

상기 타이밍 제어부의 출력신호와 클럭신호 입력부의 신호를 받아 논리 연산하여 출력하는 클럭신호 출력부와,

상기 타이밍 제어부를 구성하는 레지스터를 초기화하는 신호를 출력하는 제어부를 포함하여 구성됨을 특징으로 하는 클럭신호 스위치 회로.
제 1 항에 있어서, 상기 클럭신호 선택부는

제 1 입력신호를 받아 반전시키어 출력하는 제 1 인버터와,

제 2 입력신호를 받아 반전시키어 출력하는 제 2 인버터와,

상기 제 1 인버터의 출력신호와 제 2 인버터의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 1 AND 게이트와,

상기 제 1 인버터의 출력신호와 제 1 입력신호를 받아 논리 연산하여 출력하는 제 2 AND 게이트와,

상기 제 2 인버터의 출력신호와 제 2 입력신호를 입력으로 받아 논리 연산하여 출력하는 제 3 AND 게이트와,

상기 제 1 입력신호와 제 2 입력신호를 입력으로 받아 논리 연산하여 출력하는 제 4 AND 게이트로 구성됨을 특징으로 하는 클럭신호 스위치 회로.
제 1 항에 있어서, 클럭 선택신호는 CPU에 의해서 레지스터에 저장된 출력단의 값들인 것을 특징으로 하는 클럭신호 스위치 회로.