JP4335730B2 - デマルチプレクサ装置 - Google Patents
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Description
(B)2、3ビットずれのコンマコードに対するリカバリークロックの周期はf/12[Hz]、
(C)4、5ビットずれのコンマコードに対するリカバリークロックの周期はf/14[Hz]、
(D)6、7ビットずれのコンマコードに対するリカバリークロックの周期はf/16[Hz]、
(E)8、9ビットずれのコンマコードに対するリカバリークロックの周期はf/18[Hz]、
となる。
(B)2、3ビットずれのコンマコードに対するリカバリークロックの周期はf/12[Hz]、
(C)4、5ビットずれのコンマコードに対するリカバリークロックの周期はf/4[Hz]、
(D)6、7ビットずれのコンマコードに対するリカバリークロックの周期はf/6[Hz]、
(E)8、9ビットずれのコンマコードに対するリカバリークロックの周期はf/8[Hz]、
となる。
30 コンマ検出回路
40 OR回路
50、50A リカバリークロック生成回路
60 セレクタ
70 ラッチ
101〜139 フリップフロップ
501、503、506 フリップフロップ
502、504、510、512、518 NAND回路
507、516 NOR回路
505、508、509、511、514、515 インバータ
Claims (9)
- 入力シリアルデータを受けて直並列変換し並列経路に出力する第1の直並列変換回路と、
前記第1の直並列変換回路から並列経路に出力される出力データと、予め定められた検査コードとの一致を検出したときに、検出信号を活性状態として出力するコード検出回路と、
前記入力シリアルデータの予め定められた所定ビット長分に対応した周期のリカバリークロックを生成し、前記コード検出回路からの前記検出信号が活性状態とされた場合には、前記検出信号のビットずれに応じて、前記リカバリークロックの周期を可変させて出力する回路と、
前記並列経路をシリアル転送されるデータをパラレルに変換し、前記リカバリークロックに応答して、パラレルデータを出力する第2の直並列変換回路と、
前記検出信号が活性化されたとき、前記ビットずれに応じて、前記リカバリークロックの周期を、所定時間長くするように設定する回路と、
を備えている、ことを特徴とするデマルチプレクサ装置。 - 前記リカバリークロックの周期を、所定時間長くするように設定する回路は、
前記入力シリアルデータの転送周波数を分周した周波数のクロック信号に基づき、前記検出信号が活性化されたとき、前記ビットずれに応じて、前記リカバリークロックのパルス1つに対して、前記リカバリークロックの周期を所定時間長くする、ことを特徴とする請求項1に記載のデマルチプレクサ装置。 - 前記入力シリアルデータの転送周波数を分周した周波数のクロック信号に基づき、前記検出信号が非活性状態のときは、前記入力シリアルデータの予め定められた所定ビット長分に対応した周期に従い前記リカバリークロックを周期的に生成する回路を備えている、ことを特徴とする請求項1又は2に記載のデマルチプレクサ装置。
- 前記コード検出回路から出力される前記検出信号を受け、前記検出信号の活性状態の期間を延長させて出力する制御回路を備え、
前記制御回路からの出力信号が活性状態であり、前記リカバリークロックが非活性状態をとった後、前記制御回路からの出力信号が非活性状態に遷移することに応じて、前記リカバリークロックを活性状態に設定する回路を備えている、ことを特徴とする請求項1又は2に記載のデマルチプレクサ装置。 - 前記第1の直並列変換回路は、前記入力シリアルデータを直列に受けて1:2の直並列変換して第1、第2の経路に並列出力し、
前記第2の直並列変換回路は、
前記第1の経路のシフトレジスタと、前記第2の経路のシフトレジスタの対応する段の出力の入れ替えを行う切替回路と、
前記切替回路の出力を受け、前記リカバリークロックに応答してパラレルデータを出力するラッチ回路と、
を備えている、ことを特徴とする請求項1又は2に記載のデマルチプレクサ装置。 - 受信シリアルデータを受け2系列に直並列変換して出力する直並列変換回路と、
前記直並列変換回路からの2系列の出力データと、予め定められた検査コードとの一致を検出すると、検出信号を活性化して出力するコード検出回路と、
前記コード検出回路からの前記検出信号を受け、前記検出信号を遅延させた信号と前記検出信号から、前記検出信号の活性状態の期間を所定の期間延長させた信号を出力する制御回路と、
受信クロックの分周クロックに基づき、状態を遷移する状態マシンよりなり、前記受信シリアルデータの所定のビット長に対応した周期のリカバリークロックを生成し、前記制御回路からの出力信号を受け、前記リカバリークロックの周期を可変して出力するリカバリークロック生成回路と、
前記2系列を伝送されるデータを、前記制御回路における遅延時間分遅延させる第1、第2の遅延回路と、
前記第1、第2の遅延回路の出力を受けそれぞれパラレルデータに変換する第1、第2のシフトレジスタと、
前記第1、第2のシフトレジスタの各段の出力をパラレルに受け、前記リカバリークロックでサンプルしてパラレルデータを出力するラッチ回路と、
を備えている、ことを特徴とするデマルチプレクサ装置。 - 前記制御回路からの出力信号が活性状態であり、前記リカバリークロックが非活性状態をとった後、前記制御回路からの出力信号が非活性状態に遷移することに応じて、前記状態マシンは、前記リカバリークロックを活性状態に設定する、ことを特徴とする請求項6に記載のデマルチプレクサ装置。
- 前記第1、第2のシフトレジスタの対応する段の第1、第2の出力を受け、前記検出信号の所定のビットずれに応じて、第1、第2の出力を入れ替えて前記ラッチ回路に供給するセレクタ回路を備えている、ことを特徴とする請求項6又は7に記載のデマルチプレクサ装置。
- 請求項1乃至8のいずれか一に記載のデマルチプレクサ装置を備えた半導体装置。
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