KR20010006850A - 스큐 포인터 발생 회로 및 방법 - Google Patents

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KR20010006850A
KR20010006850A KR1020000014499A KR20000014499A KR20010006850A KR 20010006850 A KR20010006850 A KR 20010006850A KR 1020000014499 A KR1020000014499 A KR 1020000014499A KR 20000014499 A KR20000014499 A KR 20000014499A KR 20010006850 A KR20010006850 A KR 20010006850A
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게르트 프랑코프스키
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
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Abstract

본 발명에 따른 포인터 발생 회로는 클럭 사이클을 제공하기 위한 클럭, 및 데이타 비트를 저장하기 위한 다수의 래치를 가지는 시프트 레지스터를 포함한다. 제 1 래치는 클럭의 제 1 클럭 사이클후 플래그 비트를 수신한다. 스위치는 상기 플래그 비트를 제 1 클럭 사이클중 시프트 레지스터에 전달한다. 스위치는 플래그 비트가 시프트 레지스터에 전달된후 최종 래치를 제 1 래치에 접속시킨다. 플래그 비트는 다음 래치에 전달되고, 상기 최종 래치 다음의 래치는 제 1 래치이고, 그것에 의해 각각의 연속적인 클럭 사이클에서 래치들에 저장된 데이타 비트 및 클럭 사이클에 따라 포인터 신호를 발생한다.

Description

스큐 포인터 발생 회로 및 방법 {IMPROVED SKEW POINTER GENERATION}
본 발명은 데이타 전달 장치 및, 출력 데이타 및 클럭 사이클 사이의 지연을 감소시키는 데이타 전달 장치에 관한 것이다.
메모리 장치같은 디지탈 장치에서, 선입선출 장치(FIFO)쪽으로 및 상기 장치로부터의 데이타 전달은 입력/출력 포인터를 사용하여 제어된다. FIFO는 입력에 진입될때 동일 차수의 데이타를 출력하는 장치이다. FIFO를 제어하는 포인터 및 클럭 사이의 관계는 잘 한정될 필요가 있다. 특히 포인터 및 클럭 사이의 실질적으로 일정한 지연을 유지하기 위하여 고주파 설계가 필요하다.
도 1을 참조하여, 종래의 1 출력 8 디코더(10)가 도시된다. 입력 및/또는 출력 포인터 발생을 위해 이진 카운터를 사용하는 것은 이진 카운터로부터 다수의 입력을 나타내는 비트를 출력하기 위하여 디코더(10)를 사용한다. "0"을 디코드하기 위하여 입력은 Q0=0, Q1=0 및 Q2=0이다. FIFO-래치＜0＞에 대한 포인터 출력은 모두 "0"이고 다른 것들은 1이다. 디코더는 모든 "0"을 "1"로 인버터하여야 하고 그것들을 인버터(12) 및 NAND 게이트(14)를 사용하여 각각 출력 디코더에 NAND한다. "7"을 디코딩하기 위하여, 디코더에 대한 이진 카운터 신호는 Q0=1, Q1=1 및 Q2=1이다.
FIFO 래치＜7＞에 대한 포인터 출력은 모두 "0"이고 다른 것들은 1이다. 디코더는 인버터를 사용하지 않고 모든 "1"을 사용한다. NAND 게이트(16)는 "1"의 출력을 제공하기 위하여 FIFO 래치＜7＞에 대한 디코더로 입력을 NAND한다. FIFO 래치 ＜1＞ 내지 ＜7＞에 대한 다른 포인터는 이진 카운터 입력을 디코드하기 위하여 디코더에 다른 인버터 결합을 가진다.
다른 수의 게이트(인버터)로 인해, FIFO 래치＜0＞에 대한 포인터는 FIFO 래치＜7＞보다 긴 지연을 도시한다. 도 2를 참조하여, 시간 흐름도는 FIFO 래치＜0＞ 및 ＜7＞에 대한 포인터와 비교되는 클럭 펄스(CLK)를 도시한다. "0"의 디코딩은 FIFO 래치＜0＞로부터의 포인터 및 CLK 사이에 부가적인 지연을 도입하는 인버터(12)를 포함한다. 지연은 td+δ에 의해 표현된다. "7"의 디코딩은 인버터를 포함한다. 상기 지연은 td에 의해 표현된다. δ의 부가적인 지연은 수백 피코초 정도이다. CLK에 관련하여 포인터 신호의 이런 불안정성은 바람직하지 않다.
도 3을 참조하여, 다른 시간 흐름도는 종래 기술에 대하여 도시되고 FIFO는 클럭 신호(CLK) 및 포인터 신호 PTR＜0＞, PTR＜1＞, 및 PTR＜7＞를 도시한다. 포인터 신호는 관련된 지연을 가진다. 도 3에 명백하게 도시된다. δ0⑤δ⑤...⑤δ7. 이런 지연 사이의 차이는 스큐(skew) 문제를 발생시키는 τ0,τ1및 τ7,τ0⑤ τ1⑤...⑤τ7에 의해 지시된 바와같은 데이타 출력(Dout)에 대한 시간 차를 유발한다.
그러므로, 클럭에 관련하여 실질적으로 동일 지연을 가지는 포인터를 포함하는 포인터 발생이 요구된다. 또한 클럭에 관련하여 실질적으로 동일한 지연을 가지는 포인터를 FIFO 메모리에 제공하기 위한 방법이 추가로 요구된다.
도 1은 선입 선출 메모리 장치에 대한 포인터를 발생시키기 위한 이진 카운터 및 통상적인 디코더 회로를 도시하는 포인터 발생 회로의 개략도.
도 2는 종래 기술에 따른 공통 클럭에 관련하여 다른 포인터에 대한 다른 지연을 도시하는 도 1의 포인터 발생 회로에 대한 시간 흐름도.
도 3은 종래 기술에 따른 포인터 발생에 대한 시간 흐름도.
도 4는 본 발명에 따른 선입 선출 메모리 장치에 대한 포인터를 발생시키기 위한 시프트 레지스터 및 스위치를 도시하는 포인터 발생 회로의 개략도.
도 5는 전달된 플래그 데이타 비트를 가지는 시프트 레지스터 및 부가적인 플래그에 대하여 개방되지만 최종 래치의 출력이 본 발명에 따른 제 1 래치의 입력에 접속되도록 닫혀지는 스위치를 도시하는 도 4의 포인터 발생 회로의 개략도.
도 6은 본 발명에 따른 공통 클럭에 관련하여 다른 포인터에 대한 지연을 도시하는 도 4 및 도 5의 포인터 발생 회로에 대한 시간 흐름도.
도 7은 본 발명에 따른 소정 펄스 폭으로 포인터 펄스를 설정하기 위한 펄스 발생 회로에 출력하는 시프트 레지스터를 도시하는 도 4의 포인터 발생 회로의 개략도.
도 8은 본 발명에 따른 다른 포인터 발생 및 FIFO 회로의 개략도.
도 9는 본 발명에 따른 도 8의 포인터 발생에 대한 시간 흐름도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 스큐 회로 102 : 시프트 레지스터
104 : 스위치
본 발명에 따른 포인터 발생 회로는 클럭 사이클을 제공하기 위한 클럭, 및 데이타 비트를 저장하기 위한 다수의 래치를 가진 시프트 레지스터를 포함한다. 제 1 래치는 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신한다. 스위치는 플래그 비트를 제 1 클럭 사이클중에 시프트 레지스터에 전달한다. 스위치는 플래그 비트가 시프트 레지스터에 전달된후 제 1 래치에 최종 래치를 접속한다. 플래그 비트는 다음 래치에 전달되고, 여기에서 최종 래치에 대한 다음 래치는 각각의 연속적인 클럭 사이클에서 제 1 래치이고, 따라서 클럭 사이클 및 래치에 저장된 데이타 비트에 따라 포인터 신호를 발생시킨다.
본 발명에 따른 다른 포인터 발생 회로는 클럭 사이클을 제공하기 위한 클럭을 포함한다. 시프트 레지스터는 데이타 비트를 저장하기 위한 다수의 래치를 포함한다. 제 1 래치는 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신한다. 스위치는 제 1 클럭 사이클중에 시프트 레지스터에 플래그 비트를 전달한다. 스위치는 플래그 비트가 시프트 레지스터에 전달된후 제 1 래치에 최종 래치를 접속시킨다. 플래그 비트는 다음 래치에 전달되고, 최종 래치 다음의 래치는 제 1 래치이므로, 각각의 연속적인 클럭 사이클에서 클럭 사이클 및 래치에 저장된 데이타 비트에 따른 출력 신호를 생성한다. 펄스 발생 회로는 출력 신호를 수신하고 소정 펄스 폭을 가지는 포인터 신호를 발생시키기 위하여 포함된다.
다른 실시예에서, 플래그 비트는 바람직하게 디지탈 "1"이고 플래그 비트를 포함하는 래치와 다른 래치들은 디지탈 "0"이다. 시프트 레지스터는 8개의 래치를 포함한다. 각각의 클럭 사이클은 제 1 신호 에지를 포함하고 래치들은 각각의 래치로부터 포인터 신호에 대한 시간 지연이 대응하는 클럭 사이클의 제 1 신호 에지에 관련하여 실질적으로 같도록 포인터 신호를 출력한다. 상기 회로는 집적 회로 칩상에 포함된다.
선입선출 메모리에 대한 포인터 발생 방법은 클럭 사이클을 제공하기 위하여 클럭을 포함하는 포인터 발생 회로, 데이타 비트를 저장하기 위한 다수의 래치를 포함하는 시프트 레지스터, 상기 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신하기 위한 제 1 래치를 제공하는 단계, 래치를 데이타 비트 값으로 초기화하는 단계, 제 1 래치에 플래그 비트를 전달하는 단계, 제 1 래치에 최종 래치를 접속하는 단계, 다음 래치에 플래그 비트를 전달하는 단계를 포함하는데 상기 최종 래치 다음의 래치는 각각의 클럭 사이클에 대응하는 제 1 래치이고, 및 래치에 저장된 데이타 비트를 출력함으로써 클럭 사이클에 따라 포인터 신호를 발생시키는 단계를 포함한다.
다른 방법에서, 플래그 비트는 바람직하게 디지탈 "1"이고 데이타 비트 값은 디지탈 "0"이다. 시프트 레지스터는 8개의 래치를 포함할 수 있다. 포인터 신호를 발생시키는 단계는 래치에 저장된 데이타 비트를 펄스 발생 회로에 출력함으로써 클럭 사이클에 따라 포인터 신호를 생성하는 단계를 포함할 수 있다. 상기 방법은 펄스 발생 회로에 의해 소정 펄스 폭의 펄스를 발생시키는 단계를 더 포함한다. 각각의 클럭 사이클은 제 1 신호 에지를 포함할수있고, 상기 방법은 각각의 래치로부터 포인터 신호에 대한 시간 지연이 대응하는 클럭 사이클의 제 1 신호 에지에 관련하여 실질적으로 똑같도록 래치로부터 포인터 신호를 출력하는 단계를 더 포함할 수 있다. 포인터 발생 회로는 바람직하게 스위치를 포함하고 상기 방법은 스위치를 통하여 제 1 클럭 사이클중에 시프트 레지스터에 플래그 비트를 전달하고, 플래그 비트가 시프트 레지스터에 전달된후 스위치를 통하여 제 1 래치에 최종 래치를 접속하는 단계를 더 포함할 수 있다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 첨부 도면과 관련하여 판독될 도시적인 실시예의 다음 상세한 설명으로부터 명백할 것이다.
이들 개시물은 다음 도면을 참조한 바람직한 실시예의 다음 설명에 상세히 나타날 것이다.
본 발명은 데이타 전달 장치 및 특히, 출력 데이타 포인터 및 클럭 사이클 사이에 균일한 지연을 제공하는 데이타 전달 장치에 관한 것이다. 본 발명은 포인터를 발생시키기 위하여 시프트 레지스터를 사용한다. 선택적으로, 본 발명은 시프트 레지스터 출력에 따라 포인터를 발생시키는 펄스 발생 회로를 사용한다. 펄스 발생기는 소정 폭의 펄스를 제공한다. 본 발명은 클럭에 관련하여 각각의 포인터 사이에 균일한 지연을 제공하기 위하여 시프트 레지스터를 사용한다. 본 발명은 통상적인 시스템에서 실행된 바와같은 이진 카운터 또는 디코더를 필요로하지 않고; 대신 이진 카운터 및 디코더는 FIFO 메모리 장치에 출력될 포인터 신호를 적당한때에 발생시키기 위하여 순환 시프트 레지스터로서 기능하는 시프트 레지스터에 의해 대체된다. 시프트 레지스터를 시프트하기 위한 클럭 사이클 사이의 시간 지연은 각각의 개별 포인터 신호와 실질적으로 같다.
동일 참조 번호가 몇몇 도면을 통하여 유사하거나 동일한 엘리먼트를 가리키는 도면을 참조하여, 처음에 도 4를 참조하여, 개선된 스큐 회로(100)는 본 발명에 따라 도시된다. 회로(100)는 메모리 칩 같은 집적 회로 칩상에 형성되고 실행된다. 회로(100)는 바람직하게 N 래치를 가지는 시프트 레지스터(102)를 포함한다. 간략화를 위하여, 시프트 레지스터(102)는 8 래치(0-7)를 가지는 것으로 도시되지만; 더 많거나 적은 수의 래치가 본 발명에 따라 사용될수있다. 시프트 레지스터(102)는 통상적인 시스템에 사용되는 이진 카운터 및 디코더 양쪽을 대체한다. 본 발명은 디지탈 1 및 0의 측면에 도시적으로 기술된다. 다른 기술은 당업자에 의해 공지된 바와같이 다른 상태를 사용함으로써 포함될수있다.
시프트 레지스터(102)는 모든 래치(0-7)가 "0"(또는 "1")으로 설정되도록 초기화된다. CLK로부터의 제 1 클럭 펄스를 사용하여, "1"은 래치 0에 전달된다. "1"이 시프트 레지스터(102)에 전달된후, 스위치(104)는 도 5에 도시된 바와같이 래치 0의 입력에 래치 7의 출력을 접속하기 위하여 폐쇄된다. 이런 방식에서, 시프트 레지스터(102)는 하나 "1"(또는 "0")를 포함하는 순환 레지스터로서 기능한다. 다음 클럭 펄스는 "1"을 래치 0으로부터 래치 1로 이동시킨다. "1"이 시프트 레지스터(102)의 주어진 래치에 제공될때, 대응하는 포인터 신호는 발생되고, 예를들어 ＜0＞은 "1"이 래치 0에 존재하고 그렇지 않으면 "0"이 래치에 존재할때 "1"이다. "1"은 래치를 통하여 이동하고 각각의 시간에 래치 7로부터 래치 0으로 리턴되고 "1"은 시프트 레지스터(102)의 래치를 통하여 이동된다. 다른 실시예에서, 래치 7은 래치 0에 접속될 필요가 없다; 대신 새로운 "1"(또는 "0")이 매번 8번째 클럭 사이클에서 래치 0에 도입된다. 이전에 도입된 "1"(또는 "0")은 래치 7로부터 간단히 버려진다.
도 5 및 도 6을 참조하여, 회로 및 타이밍 다이어그램은 클럭(CLK)에 관련하여 포인터 발생을 도시한다. 시프트 레지스터(102)를 제공함으로써, "1"은 각각의 클럭 사이클후 "1"의 전달이 수행되는 때에 각각의 래치(0-7), 즉 하나의 래치를 통하여 통과된다. 이런 방식으로, 실질적으로 동일한 시간의 지연(td)은 포인터 신호＜0＞-＜7＞ 및 클럭 신호(CLK) 사이에서 이루어진다.
도 7을 참조하여, 본 발명의 다른 실시예가 도시된다. 회로(120)는 래치(0-7)를 가지는 시프트 레지스터(122)를 포함한다. 스위치(124)는 도 5의 스위치(104)와 같은 기능을 포함한다. 펄스 발생 회로(126)는 시프트 레지스터(122)에 의해 발생된 포인터＜0＞-＜7＞를 수신하기 위하여 제공된다. 펄스 발생 회로(126)는 시프트 레지스터(122)의 래치(0-7)로부터 출력된 포인터에 의해 트리거된다. 펄스 발생 회로(126)는 FIFO에 대한 소정 펄스 폭을 가지는 펄스를 제공할 수 있다. 이런 방식으로, 특정 펄스는 필요한 만큼 제공될수있다.
도 8을 참조하여, 개선된 스큐 회로(200)는 본 발명에 따라 도시된다. 회로(200)는 형성될수있고 메모리 칩같은 집적 회로 칩상에서 실행된다. 회로(200)는 본 발명에 따라 n 포인터 신호를 제공하는 시프트 레지스터를 각각 포함하는 입력/출력 발생기(202 및 203)를 바람직하게 포함한다. 상기된 포인터 발생기(202 및 203)는 본 발명에 따른 클럭(CLK)에 의해 동기화되는 포인터 신호 IPTR＜0:n＞ 및 OIPTR＜0:n＞를 발생시킨다. 입력 및 출력(PTR)은 FIFO 회로(204)의 래치＜0:n＞를 제어한다. 바람직하게, 데이타 입력(DIN) 및 데이타 출력(Dout)은 본 발명에 따른 실질적으로 일정한 지연을 갖는다.
도 9를 참조하여, 회로(200)에 대한 시간 흐름도는 클럭 신호(CLK) 및 포인터 신호(PTR＜0＞, PTR＜1＞ 및 PTR＜7＞)를 도시적으로 나타낸다. 포인터 신호는 시간 흐름도와 관련되고 지시된 지연(δ)을 가진다. 도 9에 명백한 바와같다. δ0=δ1=...=δ7. 지연 사이의 이러한 균등성은 본 발명에 따라 상당히 감소된 스큐를 유발하는 τ0,τ1및 τ7,τ0=τ1= ...=τ7에 의해 지시된 바와같은 데이타 출력(Dout)에 대해 실질적으로 똑같은 지연을 유발한다.
개선된 스큐 포인터 발생(도시적이지만 제한하지 않는)을 위한 바람직한 실시예에서, 변형 및 변화는 상기 기술로 인해 당업자에 의해 이루어질 수 있다는 것이 주의된다. 그러므로 첨부된 청구범위에 의해 기술된 바와같이 본 발명의 범위 및 사상내에서 개시된 본 발명의 특정 실시예에서 변화가 이루어질수있다. 따라서, 특허법에 의해 요구된 본 발명의 주장된 바 및 목표된 문자 특허에 의해 보호되는 바는 첨부된 청구범위에 나타난다.
본 발명의 포인터는 클럭에 관련하여 실질적으로 동일 지연을 가지는 효과를 가진다.

Claims (19)

  1. 선입 선출 회로를 제어하기 위한 포인터를 발생시키기 위한 포인터 발생 회로에 있어서,
    클럭 사이클을 제공하기 위한 클럭;
    데이타 비트를 저장하기 위한 다수의 래치를 포함하는 시프트 레지스터를 포함하는데, 제 1 래치는 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신하고; 및
    제 1 클럭 사이클중에 플래그 비트를 시프트 레지스터에 전달하고, 플래그 비트가 시프트 레지스터에 전달된후 최종 래치를 제 1 래치에 접속하는 스위치를 포함하고,
    상기 플래그 비트는 다음 래치에 전달되고, 상기 최종 래치 다음의 래치는 제 1 래치이므로, 각각의 연속적인 클럭 사이클에서 래치에 저장된 데이타 비트 및 클럭 사이클에 따라 포인터 신호를 발생시키는 것을 특징으로 하는 포인터 발생 회로.
  2. 제 1 항에 있어서, 상기 플래그 비트는 제 1 극성을 가지는 비트이고 플래그 비트를 포함하는 래치와 다른 래치들은 제 2 극성을 가지는 비트를 포함하는 것을 특징으로 하는 포인터 발생 회로.
  3. 제 1 항에 있어서, 상기 시프트 레지스터는 8개의 래치를 포함하는 것을 특징으로 하는 포인터 발생 회로.
  4. 제 1 항에 있어서, 상기 시프트 레지스터의 래치들은 선입 선출 메모리 장치에 출력하는 것을 특징으로 하는 포인터 발생 회로.
  5. 제 1 항에 있어서, 상기 각각의 클럭 사이클은 제 1 신호 에지를 포함하고 래치들은 각각의 래치로부터 포인터 신호에 대한 시간 지연이 대응하는 클럭 사이클의 제 1 신호에 관련하여 실질적으로 같도록 포인터 신호를 출력하는 것을 특징으로 하는 포인터 발생 회로.
  6. 제 1 항에 있어서, 상기 회로는 집적 회로 칩상에 포함되는 것을 특징으로 하는 포인터 발생 회로.
  7. 선입선출 회로를 제어하기 위한 포인터를 발생시키기 위한 메모리 장치에 대한 포인터 발생 회로에 있어서,
    클럭 사이클을 제공하기 위한 클럭;
    데이타 비트를 저장하기 위한 다수의 래치를 포함하는 시프트 레지스터를 포함하는데, 제 1 래치는 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신하고;
    제 1 클럭 사이클중에 플래그 비트를 시프트 레지스터에 전달하고, 플래그 비트가 시프트 레지스터에 전달된후 최종 래치를 제 1 래치에 접속하는 스위치를 포함하는데, 상기 플래그 비트는 다음 래치에 전달되고, 최종 래치 다음의 래치는 제 1 래치이므로 각각의 연속적인 클럭 사이클에서 래치에 저장된 데이타 비트 및 클럭 사이클에 따라 출력 신호를 발생시키고; 및
    출력 신호를 수신하고 소정 펄스 폭을 가지는 포인터 신호를 발생시키기 위한 펄스 발생 회로를 포함하는 것을 특징으로 하는 포인터 발생 회로.
  8. 제 7 항에 있어서, 상기 플래그 비트는 제 1 극성을 가지는 비트이고 플래그 비트를 포함하는 상기 래치와 다른 래치들은 제 2 극성을 가지는 비트를 포함하는 것을 특징으로 하는 포인터 발생 회로.
  9. 제 7 항에 있어서, 상기 시프트 레지스터는 8개의 래치를 포함하는 것을 특징으로 하는 포인터 발생 회로.
  10. 제 7 항에 있어서, 상기 시프트 레지스터의 래치는 선입선출 메모리 장치에 출력하는 것을 특징으로 하는 포인터 발생 회로.
  11. 제 7 항에 있어서, 각각의 클럭 사이클은 제 1 신호 에지를 포함하고 래치들은 각각의 래치로부터의 포인터 신호에 대한 시간 지연이 대응하는 클럭 사이클의 제 1 신호 에지에 관련하여 실질적으로 같도록 포인터 신호를 출력하는 것을 특징으로 하는 포인터 발생 회로.
  12. 제 7 항에 있어서, 상기 회로는 집적 회로 칩상에 포함되는 것을 특징으로 하는 포인터 발생 회로.
  13. 선입선출 메모리에 대한 포인터 발생 방법에 있어서,
    클럭 사이클을 제공하기 위한 클럭을 포함하는 포인터 발생 회로, 데이타 비트를 저장하기 위한 다수의 래치를 포함하는 시프트 레지스터, 클럭의 제 1 클럭 사이클중에 플래그 비트를 수신하기 위한 제 1 래치를 제공하는 단계;
    상기 래치를 데이타 비트 값으로 초기화하는 단계;
    플래그 비트를 제 1 래치에 전달하는 단계;
    최종 래치를 제 1 래치에 접속하는 단계;
    플래그 비트를 다음 래치에 전달하는 단계를 포함하는데, 상기 최종 래치 다음의 래치는 각각의 클럭 사이클에 대응하는 제 1 래치이고; 및
    래치에 저장된 데이타 비트를 출력함으로써 클럭 사이클에 따른 포인터 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 플래그 비트는 제 1 극성이고 데이타 비트 값은 제 2 극성인 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 상기 시프트 레지스터는 8개의 래치를 포함하는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서, 상기 포인터 신호를 발생시키는 단계는 래치에 저장된 데이타 비트를 펄스 발생 회로에 출력함으로써 클럭 사이클에 따라 포인터 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 펄스 발생 회로에 의해 소정 펄스 폭의 펄스를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제 13 항에 있어서, 각각의 클럭 사이클은 제 1 신호 에지를 포함하고 상기 방법은 각각의 래치로부터의 포인터 신호에 대한 시간 지연이 대응하는 클럭 사이클의 제 1 신호 에지에 관련하여 실질적으로 같도록 래치로부터 포인터 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 13 항에 있어서, 상기 포인터 발생 회로는 스위치를 포함하고 상기 방법은,
    플래그 비트를 제 1 클럭 사이클중에 스위치를 통하여 시프터 레지스터에 전달하는 단계; 및
    플래그 비트가 시프트 레지스터에 전달된후 스위치를 통하여 최종 래치를 제 1 래치에 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020000014499A 1999-03-22 2000-03-22 스큐 포인터 발생 회로 및 방법 KR20010006850A (ko)

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US09/273,842 1999-03-22
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