KR100429867B1 - 더블 데이터 레이트 반도체 장치용 출력 버퍼 - Google Patents

더블 데이터 레이트 반도체 장치용 출력 버퍼 Download PDF

Info

Publication number
KR100429867B1
KR100429867B1 KR1019970037996A KR19970037996A KR100429867B1 KR 100429867 B1 KR100429867 B1 KR 100429867B1 KR 1019970037996 A KR1019970037996 A KR 1019970037996A KR 19970037996 A KR19970037996 A KR 19970037996A KR 100429867 B1 KR100429867 B1 KR 100429867B1
Authority
KR
South Korea
Prior art keywords
data
clock signal
signal
output
output buffer
Prior art date
Application number
KR1019970037996A
Other languages
English (en)
Other versions
KR19990015721A (ko
Inventor
이상보
박철우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970037996A priority Critical patent/KR100429867B1/ko
Publication of KR19990015721A publication Critical patent/KR19990015721A/ko
Application granted granted Critical
Publication of KR100429867B1 publication Critical patent/KR100429867B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

병렬로 입력되는 두 비트의 데이터를 두 비트 직렬 입력으로 전환하는 전환부를 구비한 더블 데이터 레이트 반도체 장치용 출력버퍼가 개시되어 있다. 본 발명의 출력버퍼에 따르면, 제1 스위칭수단을 통해 병렬로 입력되는 제1 및 제2 데이터신호가 각각, 제1 클럭신호와, 이와는 180도 위상차를 갖는 제2 클럭신호에 동기되어, 데이터 출력부에 직렬로 순차적으로 입력된다. 따라서, 하나의 클럭 싸이클동안 두 개의 데이터신호가 출력되고, 일반적인 싱글 데이터 레이트 반도체 장치의 데이터 경로를 그대로 사용하여 더블 데이터 레이트 반도체 장치에 적용할 수 있다.

Description

더블 데이터 레이트 반도체 장치용 출력 버퍼
본 발명은 출력 버퍼에 관한 것으로서, 특히 더블 데이터 레이트 반도체 장치용 출력 버퍼에 관한 것이다.
데이터 출력 밴드폭을 증가시키기 위한 방안의 하나로서 동기식(synchronous) 반도체 장치가 제시된 바 있으며, 특히 하나의 클럭 신호에 대해 하나의 데이터를 출력하는 싱글 데이터 레이트(single data rate) 반도체 장치와 하나의 클럭 신호에 대해 두 개의 데이터를 출력하는 더블 데이터 레이트 반도체 장치가 제시되어 있다. 더블 데이터 레이트 반도체 장치는 따라서, 싱글 데이터 레이트 반도체 장치에 비해 두배의 데이터 출력 밴드폭을 가질 수 있다.
칩 내부의 데이터를 외부로 내보내는 기능을 가지는 종래의 일반적인 출력 버퍼는 병렬 데이터 경로를 갖는 기타 장치들과는 달리, 하나의 데이터가 입력되도록 설계되어 있기 때문에, 더블 데이터 레이트 반도체 장치에 사용되기 어렵다.
도 1은 종래의 출력 버퍼를 개략적으로 도시한 회로도이다.
도 1에 도시된 바와 같이, 종래의 출력 버퍼는, 클럭 신호(CLK)에 동기된 입력 데이터신호(DO)를 전달하는 스위치 소자(10)와, 전달된 데이터신호(DO)를 저장하기 위한 레지스터(20)와, 레지스터(20)에 저장된 데이터신호를 전달받아 출력하는 데이터 출력부(30)로 이루어진다.
상기 출력 버퍼의 동작을 살펴보면, 클럭신호(CLK)에 응답하여 스위치 소자(10)가 온('ON')되고, 데이터(DO)가 레지스터(20)에 입력된다. 레지스터(20)에 입력된 데이터신호(DO)는 클럭신호(CLK)의 한 싸이클 동안 레지스터(20)에 저장되고, 데이터 출력부(30)를 통해 출력된다.
도 2는 도 1의 출력 버퍼의 동작에 의해 출력되는 데이터신호(DOUT)를 설명하기 위한 타이밍도로서, 클럭 신호(CLK)의 한 싸이클(T) 동안에, 하나의 데이터신호(DO)가 클럭 신호(CLK)에 동기되어 출력됨을 알 수 있다.
이와 같이 종래의 일반적인 동기식 싱글 데이터 레이트 반도체 장치용 출력 버퍼는, 하나의 입력 데이터신호만을 가지고 있으며, 이 데이터신호가 클럭 신호(CLK) 한 싸이클(T) 동안 출력된다. 따라서, 동기식 더블 데이터 레이트 반도체 장치에 상기 출력 버퍼를 사용하기 위해서는 최악의 경우, 병렬로 입력되는 두 개의 데이터를 각각 출력할 수 있는 두 개의 출력 버퍼가 필요하게 되고, 이에 따른 레이아웃 면적 증가를 피할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 병렬로 입력되는 두 개의 데이터신호를 두 개의 직렬 입력으로 전환하는 전환부를 구비한 더블 데이터 레이트 반도체 장치용 출력버퍼를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 출력버퍼는, 병렬로 입력되는 제1 및 제2 데이터신호를 그 입력으로하고, 제1 클럭신호에 응답하여 상기 제1 데이터신호를 출력하고, 상기 제1 클럭신호와 동기된 제2 클럭신호에 응답하여 상기 제1 데이터신호와 직렬로 상기 제2 데이터신호를 출력하는 데이터 전환부와, 입력된 상기 제1 및 제2 데이터신호를 전달받아 래치시키는 래치부와, 상기 래치부에서 출력된 신호를 입력하여 출력하는 데이터 출력부를 구비한다.
여기에서 상기 데이터 전환부는, 제1 클럭신호에 동기된 제1 및 제2 데이터신호를 전달하는 제1 스위칭수단과, 상기 제2 데이터신호를 래치시키는 제1 래치수단과, 상기 제1 래치수단으로부터 출력된 제2 데이터신호를 제2 클럭신호에 동기시켜 전달하는 제2 스위칭수단을 구비한다.
상기 제1 스위칭수단은, 상기 제1 클럭신호에 의해 제어되어 상기 제1 클럭신호가 하이(High)인 경우에 제1 데이터신호와 제2 데이터신호를 각각 제1 및 제2 래치수단으로 전송하고, 상기 제2 스위칭수단은, 상기 제1 클럭신호와 180도 위상차를 갖는 제2 클럭신호에 의해 제어되어 제2 클럭신호가 하이인 경우에 상기 제1 래치수단에 래치되어 있는 제2 데이터신호를 제2 래치수단으로 전송한다.
따라서, 제1 스위칭수단을 통해 병렬로 입력되는 두 개의 데이터신호인 제1 및 제2 데이터신호는 제1 및 제2 클럭신호에 각각 동기되어, 제2 래치수단에 직렬로 순차적으로 입력된다. 특히, 상기 제1 클럭신호와 제2 클럭신호가 180도의 위상차를 갖기 때문에, 하나의 클럭 싸이클동안 두 개의 데이터신호가 출력되고, 따라서, 일반적인 싱글 데이터 레이트 반도체 장치의 데이터 경로를 그대로 사용할 수 있으며, 레이아웃의 증가를 최소화할 수 있다.
도 1은 종래의 출력 버퍼를 개략적으로 도시한 회로도이다.
도 2는 도 1의 출력 버퍼의 동작에 의해 출력되는 데이터신호를 설명하기 위한 타이밍도이다.
도 3은 본 발명에 따른 더블 데이터 레이트 반도체 장치용 출력 버퍼의 일 실시예를 도시한 블록도이다.
도 4는 본 발명에 따른 더블 데이터 레이트 반도체 장치용 출력 버퍼의 일 실시예를 도시한 회로도이다.
도 5는 상기 도 4에 도시된 출력 버퍼의 동작에 의해 출력되는 데이터신호를 설명하기 위한 타이밍도이다.
도 6 및 도 7은 180도 위상차를 갖는 두 개의 클럭신호를 발생시키는 동기된 클럭신호 발생기를 도시한 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 더블 데이터 레이트 반도체 장치용 출력 버퍼의 일 실시예를 도시한 블럭도이다.
도시된 바와 같이, 본 발명에 따른 출력 버퍼는 크게, 병렬로 입력되는 두 비트의 데이터신호(DO1, DO2)를 두 비트 직렬 입력으로 전환하는 데이터 전환부(100)와, 두 비트 직렬 데이터신호를 입력하여 이를 클럭신호의 한 싸이클 동안 래치하기 위한 래치부(200)와, 상기 래치부(110)에서 출력된 신호를 입력하여 출력하는 데이터 출력부(300)로 이루어진다.
상기 데이터 전환부(100)는, 제1 클럭신호(CLK1)에 동기된 제1 및 제2 데이터신호(DO1 및 DO2)를 전달하는 제1 스위칭수단(110)과, 상기 제2 데이터신호(DO2)를 래치하기 위한 제1 래치수단(120)과, 상기 제1 래치수단(120)으로부터 출력된 제2 데이터신호(DO2)를 제2 클럭신호(CLK2)에 동기시켜 전달하기 위한 제2 스위칭수단(130)으로 이루어진다.
상기 래치부(200)는, 상기 제1 스위칭수단(110)으로부터 출력된 제1 데이터신호(DO1)와, 상기 제2 스위칭수단(130)으로부터 출력된 제2 데이터신호(DO2)를 클럭 신호의 한 싸이클동안 래치하기 위한 제2 래치수단(140)으로 이루어진다.
도 4는 본 발명에 따른 더블 데이터 레이트 반도체 장치용 출력 버퍼의 일 실시예를 도시한 회로도이다.
도시된 바와 같이, 상기 제1 스위칭수단(110)은, 두 개의 전송게이트(TG1 및 TG2)와 하나의 인버터로 구성되며, 제1 클럭신호(CLK1)에 의해 제어되어 제1 클럭신호(CLK1)가 하이('H')인 경우에 제1 데이터신호(DO1)와 제2 데이터신호(DO2)를 각각 제1 및 제2 래치수단(120 및 140)으로 전송한다.
상기 제1 래치수단(120)은, 상기 제1 스위칭수단(110)으로부터 전송된 제2 데이터신호(DO2)를 래치시킨다.
상기 제2 스위칭수단(130)은, 하나의 전송게이트(TG3)와 하나의 인버터로 구성되며, 제2 클럭신호(CLK2)에 의해 제어되어 제2 클럭신호(CLK2)가 하이('H')인 경우에 상기 제1 래치수단(120)에 래치되어 있는 신호를 제2 래치수단(140)으로 전송한다.
상기 제2 래치수단(140)은, 제1 클럭신호(CLK1)에 응답하여 제1 데이터신호(DO1)을 래치시키고, 제2 클럭신호(CLK2)에 응답하여 제2 데이터신호(DO2)를 래치시킨다.
여기에서, 상기 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)가 일정한 위상차를 갖도록 구성하여, 상기 제2 래치수단(140)이 제1 데이터신호(DO1)를 래치시키고 소정시간 지연된 후, 제2 데이터신호(DO2)를 래치시키는 것이 바람직하다. 이때, 더욱 바람직하게는, 상기 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)가 180도의 위상차를 갖도록 구성하여, 제1 또는 제2 클럭신호(CLK1 또는 CLK2) 한 싸이클동안 상기 제1 데이터신호 및 제2 데이터신호(DO1 및 DO2)가 순차적으로 출력되도록 한다.
계속해서 데이터신호 관점에서 살펴보면 먼저, 제1 데이터신호(DO1)는, 제1 클럭신호(CLK1)에 응답하여 제1 스위칭소자(110)의 제1 전달게이트(TG1)가 온 될때, 제2 래치수단(140)에 입력되고, 상기 제2 래치수단(140)에서 래치되어, 데이터 출력부(300)를 통해 출력된다.
한편, 제2 데이터신호(DO2)는, 상기 제1 스위치소자(110)의 제2 전송게이트(TG2)가 제1 클럭신호(CLK1)에 응답하여 온 됨에 따라 제1 래치수단(120)에 입력되고 래치된다. 제1 래치수단(120)으로부터 출력된 제2 데이터신호(DO2)는, 상기 제1 클럭신호(CLK1)와는 소정의 위상차를 갖는 제2 클럭 신호(CLK2)에 응답하여 제2 스위치소자(130)의 제3 전송게이트(TG3)가 온 될때 상기 제2 래치수단(140)에 입력되고, 상기 제2 래치수단(140)에서 래치되어, 데이터 출력부(300)를 통해 출력된다.
즉, 제1 클럭신호(CLK1)에 응답하여 제1 데이터신호(DO1)가 상기 제2 래치수단(140)에 입력되고, 상기 제1 클럭신호(CLK1)와 소정의 위상차를 갖는 제2 클럭신호(CLK2)에 응답하여 제2 데이터신호(DO2)가 상기 제2 래치수단(140)에 입력된다.
따라서, 제1 스위칭수단(110)을 통해 병렬로 입력되는 두 개의 데이터신호(DO1 및 DO2)는 제1 및 제2 클럭신호(CLK1 및 CLK2)에 각각 동기되어 상기 제2 래치수단(140)에 직렬로 입력된다. 특히, 상기 제1 클럭신호와 제2 클럭신호가 180도의 위상차를 갖기 때문에, 하나의 클럭 싸이클동안 두 개의 데이터신호(DO1 및 DO2)가 출력되게 된다.
도 5는 상기 도 4에 도시된 출력 버퍼의 동작에 의해 출력되는 데이터(DOUT)를 설명하기 위한 타이밍도로서, 제1 클럭신호(CLK1)과 제2 클럭신호(CLK2)의 위상차가 180도인 경우를 도시하였다.
도시된 바와 같이, 제1 클럭신호(CLK1)에 응답하여 제1 데이터신호(DO1)이 출력되고, 제2 클럭신호(CLK2)에 응답하여 제2 데이터신호(DO2)가 출력되며, 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)가 180도의 위상차를 갖기 때문에, 제1 클럭신호(CLK1) 또는 제2 클럭신호(CLK2) 한 싸이클(Tcc) 동안에, 두 개의 데이터신호(DO1 및 DO2)가 출력됨을 알 수 있다.
상기 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)는 언급된 바와 같이 180도의 위상차를 갖도록 하는 것이 바람직한데, 이를위해 위상동기루프(PLL, Phase Locked Loop) 또는 지연동기루프(DLL, Delayed Locked Loop)를 사용하거나, 인버터를 사용할 수 있다.
도 6 및 도 7은 180도 위상차를 갖는 두 개의 클럭신호를 발생시키는 동기된 클럭신호 발생기를 도시한 도면들이다.
도 6에 도시된 바와 같이, 외부 클럭(EXT CLK)을 PLL 또는 DLL 등과 같은 내부 클럭신호 발생기에 입력하여, 그 위상차가 180도인 제1 클럭신호와 제2 클럭신호를 발생시킬 수 있다.
또한, 도 7에 도시된 바와 같이, 하나의 인버터를 사용하여 제1 클럭신호(CLK1)를 반전시켜 제2 클럭신호(CLK2)를 얻거나, 제2 클럭신호(CLK2)를 반전시켜 제1 클럭신호(CLK1)를 얻을 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나, 이에 한정되지 않고 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 더블 데이터 레이트용 출력버퍼는, 첫째, 병렬로 입력되는 두 개의 데이터를 두 개의 직렬 입력으로 전환하는 전환부를 구비하고 있으며, 특히 하나의 클럭신호만 고려하면 되므로, 일반적인 싱글 데이터 레이트 반도체 장치의 데이터 경로를 그대로 사용할 수 있다.
둘째, 더블 데이터 레이트 반도체 장치에 일반적인 싱글 데이터 레이트용 출력 버퍼를 사용하기 위해, 병렬로 입력되는 두 비트의 데이터를 각각 출력할 수 있는 두 개의 출력버퍼가 필요한 것과는 달리, 제1 래치수단과 제2 스위칭수단과 같은 약간의 로직이 추가된 하나의 싱글 데이터 레이트용 출력버퍼를 사용하기 때문에, 레이아웃의 증가를 최소화할 수 있다.

Claims (14)

  1. 병렬로 입력되는 제1 및 제2 데이터신호를 그 입력으로하고, 제1 클럭신호에 응답하여 상기 제1 데이터신호를 출력하고, 상기 제1 클럭신호와 동기된 제2 클럭신호에 응답하여 상기 제1 데이터신호와 직렬로 상기 제2 데이터신호를 출력하는 데이터 전환부;
    입력된 상기 제1 및 제2 데이터신호를 전달받아 래치시키는 래치부; 및
    상기 래치부에서 출력된 신호를 입력하여 출력하는 데이터 출력부를 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  2. 제1항에 있어서, 상기 데이터 전환부는,
    제1 클럭신호에 동기된 제1 및 제2 데이터신호를 전달하는 제1 스위칭수단;
    상기 제2 데이터신호를 래치시키는 제1 래치수단; 및
    상기 제1 래치수단으로부터 출력된 제2 데이터신호를 제2 클럭신호에 동기시켜 전달하는 제2 스위칭수단을 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  3. 제2항에 있어서, 상기 제1 스위칭수단은,
    상기 제1 클럭신호에 의해 제어되어 상기 제1 클럭신호가 하이(High)인 경우에 제1 데이터신호와 제2 데이터신호를 각각 제1 및 제2 래치수단으로 전송하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  4. 제2항에 있어서, 상기 제2 스위칭수단은,
    제2 클럭신호에 의해 제어되어 제2 클럭신호가 하이인 경우에 상기 제1 래치수단에 래치되어 있는 제2 데이터신호를 제2 래치수단으로 전송하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  5. 제2항에 있어서, 상기 래치부는,
    상기 제1 스위칭수단으로부터 출력된 제1 데이터신호와, 상기 제2 스위칭수단으로부터 출력된 제2 데이터신호를, 제1 또는 제2 클럭신호의 한 싸이클동안 래치시키는 제2 래치수단 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  6. 제1항에 있어서, 상기 제1 클럭신호와 제2 클럭신호는 180도의 위상차를 갖는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  7. 제6항에 있어서, 상기 제1 클럭신호 및 제2 클럭신호는 위상동기루프(Phase Locked Loop) 및 지연동기루프(Delayed Locked Loop) 중 어느 하나를 사용한 내부 클럭 발생기(internal clock generator)에서 발생된 신호인 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  8. 제6항에 있어서, 상기 제1 클럭신호 및 제2 클럭신호는 인버터를 사용하여 반전된 신호인 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  9. 병렬로 입력된 제1 및 제2 데이터신호를 제1 클럭신호에 동기시켜 각각 출력하는 제1 스위칭수단;
    상기 제1 스위칭수단으로부터 출력되는 상기 제2 데이터신호를 입력하여 래치시키는 제1 래치수단;
    상기 제1 래치수단으로부터 출력되는 상기 제2 데이터신호를 입력하여, 제2 클럭신호에 동기시켜 출력하는 제2 스위칭수단;
    상기 제1 스위칭수단으로부터 출력되는 상기 제1 데이터신호와, 상기 제2 스위칭 수단으로부터 출력되는 상기 제2 데이터신호를 순차적으로 입력하여 래치시키는 제2 래치수단; 및
    상기 제2 래치수단으로부터 출력된 데이터를 입력하여 출력하는 데이터 출력부를 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  10. 제9항에 있어서, 상기 제1 클럭신호와 제2 클럭신호는 180도의 위상차를 갖는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  11. 제10항에 있어서, 상기 제1 클럭신호와 제2 클럭신호는 위상동기루프 및 지연동기루프 중 어느 하나를 사용한 내부 클럭 발생기에서 발생된 신호인 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  12. 제10항에 있어서, 상기 제1 클럭신호 및 제2 클럭신호는 인버터를 사용하여 반전된 신호인 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  13. 제9항에 있어서, 상기 제1 스위칭수단은, 제1 클럭신호에 응답하여 제1 데이터신호 및 제2 데이터신호를 전송하는 두 개의 전송게이트를 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
  14. 제9항에 있어서, 상기 제2 스위칭수단은, 제2 클럭신호에 응답하여 제2 데이터신호를 전송하는 전송게이트를 구비하는 것을 특징으로 하는 더블 데이터 레이트 반도체 장치용 출력 버퍼.
KR1019970037996A 1997-08-08 1997-08-08 더블 데이터 레이트 반도체 장치용 출력 버퍼 KR100429867B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970037996A KR100429867B1 (ko) 1997-08-08 1997-08-08 더블 데이터 레이트 반도체 장치용 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970037996A KR100429867B1 (ko) 1997-08-08 1997-08-08 더블 데이터 레이트 반도체 장치용 출력 버퍼

Publications (2)

Publication Number Publication Date
KR19990015721A KR19990015721A (ko) 1999-03-05
KR100429867B1 true KR100429867B1 (ko) 2004-06-16

Family

ID=37335285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970037996A KR100429867B1 (ko) 1997-08-08 1997-08-08 더블 데이터 레이트 반도체 장치용 출력 버퍼

Country Status (1)

Country Link
KR (1) KR100429867B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447110B2 (en) 2005-12-02 2008-11-04 Samsung Electronics Co., Ltd. Integrated circuit devices having dual data rate (DDR) output circuits therein

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487637B1 (ko) * 2001-09-20 2005-05-03 주식회사 하이닉스반도체 디지털 지연 라인
KR100674712B1 (ko) * 2005-08-05 2007-01-25 삼성전기주식회사 Ｄｄｒ을 이용한 데이터의 스캔 시스템 또는 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447110B2 (en) 2005-12-02 2008-11-04 Samsung Electronics Co., Ltd. Integrated circuit devices having dual data rate (DDR) output circuits therein

Also Published As

Publication number Publication date
KR19990015721A (ko) 1999-03-05

Similar Documents

Publication Publication Date Title
KR100523716B1 (ko) 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈
US7409005B2 (en) High speed data transmitter and transmitting method thereof
KR100540487B1 (ko) 데이터 출력제어회로
US6194932B1 (en) Integrated circuit device
US5517147A (en) Multiple-phase clock signal generator for integrated circuits, comprising PLL, counter, and logic circuits
US6828837B2 (en) Low power flip-flop circuit
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
KR20030091015A (ko) 내부 클럭신호 발생회로 및 방법
KR100265610B1 (ko) 데이터 전송속도를 증가시킨 더블 데이터 레이트 싱크로너스 디램
US7821850B2 (en) Semiconductor digital circuit, FIFO buffer circuit, and data transferring method
US6434062B2 (en) Delay locked loop for use in semiconductor memory device
US7117381B2 (en) Control signal generation circuit and data transmission circuit having the same
KR20010004252A (ko) 레지스터-제어 디지털 지연동기루프
KR100429867B1 (ko) 더블 데이터 레이트 반도체 장치용 출력 버퍼
EP0511423B1 (en) Electrical circuit for generating pulse strings
KR100807111B1 (ko) 출력 제어장치
JPH0326107A (ja) 論理回路
KR100276572B1 (ko) 집적 회로 장치
US5200647A (en) High-speed signal multiplexing circuit for multiplexing high-speed signals
US6671220B2 (en) Semiconductor device having simplified internal data transfer
KR100486199B1 (ko) 반도체메모리장치의하이임피던스제어신호발생회로
JP2000207051A (ja) Ｄｌｌクロック発生器
KR20010006850A (ko) 스큐 포인터 발생 회로 및 방법
KR100656445B1 (ko) 반도체 메모리 장치의 어드레스 입력 회로
KR100429866B1 (ko) 반도체 메모리장치의 입력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070327

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee