JP2000207051A - Ｄｌｌクロック発生器 - Google Patents

Ｄｌｌクロック発生器

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JP2000207051A JP124A JP2000000124A JP2000207051A JP 2000207051 A JP2000207051 A JP 2000207051A JP 124 A JP124 A JP 124A JP 2000000124 A JP2000000124 A JP 2000000124A JP 2000207051 A JP2000207051 A JP 2000207051A
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    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Abstract

(57)【要約】 【課題】 極めて短いロック時間を有するＤＬＬ回路を
提供する。 【解決手段】 外部から周期ｔの第１クロックが入力さ
れデータパスと同じ経路を介して遅延時間ｔd1を有する
第２クロックを生成する第１クロック発生器と、第１お
よび第２クロックが入力されてパルス幅ｔ−ｔd1を有す
る第１制御信号を生成する制御信号発生器と、第１制御
信号および第１クロックが入力されて第１制御信号のパ
ルス幅だけ遅延されたＤＬＬクロックを生成する第３ク
ロック発生器とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、ＤＬＬ（delayed
locked loop）クロック発生装置に関し、特に、ＤＤＲ
ＳＤＲＡＭ（Dual Data Rate Synchronous Data Rand
om Access Memory）で用いられるＤＬＬクロック発生装
置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ回路の各機能ブロ
ックは、クロックに同期してメモリセルからデータを読
み出すか、または書き込み動作を行うことになる。この
ようなクロック同期は、クロック発生装置から供給され
るクロック信号を使用して行われる。
【０００３】また、半導体素子にクロックとデータまた
は他のクロックとのスキューを補償するために一定周期
を有するクロックを利用している。特に、ＤＤＲ ＳＤ
ＲＡＭで、クロックに同期させてデータを送り出すと、
そのクロックの遅延入力およびデータ出力経路遅延によ
るスキューが発生することになる。そこで、これを補償
するため、別途、内部クロックを使用している。
【０００４】次に、図１５を参照して具体例を説明す
る。クロック信号clkに同期させてデータdoutを送り出
すと、ｔd1ほどのスキューが発生することになる。これ
を補償するには、ｔd1ほど先立つクロック信号に同期さ
せてデータを送り出すことのできる内部クロック信号が
用いられるが、これがＤＬＬクロック信号dll_clockで
ある。したがって、ＤＬＬクロック信号dll_clkに合せ
てデータを送り出せば、図１５に示したdout'のような
スキューなしに、外部クロック信号と同期させることが
できる。
【０００５】ＤＬＬクロック信号dll_clkは外部クロッ
ク信号clockにｔd1ほど先立つクロックであるが、実際
には、外部クロック信号をｔd2ほど遅延させて作ること
になる。すなわち、ｔd2＝ｔck−ｔd1であるため、後ろ
のほうでは、ｔd1ほど先立つclockのように見えるので
ある。
【０００６】
【発明が解決しようとする課題】しかし、従来のＤＬＬ
は外部クロックが入力された後、相当な時間が経過した
後、スキューを補償する内部クロック信号が生成される
ので、初期データが遅延するという問題点があった。
【０００７】また、内部クロック信号を完全にデジタル
的に生成できないので、エラーのない内部クロック信号
を生成するには付加的な努力が必要であった。
【０００８】本発明の目的は、上記のような問題点を解
決し、極めて短いロックキング時間を有するＤＬＬクロ
ック発生器を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、外部から周期ｔの第１クロックを入
力し、データパスと同じ経路を介して遅延時間ｔd1を有
する第２クロックを形成する第１クロック発生器と、前
記第１および第２クロックを入力してパルス幅ｔ−ｔd1
を有する第１制御信号を生成する制御信号発生器と、前
記第１制御信号および前記第１クロックを入力して前記
第１制御信号のパルス幅ほど遅延されたＤＬＬクロック
を生成する第２クロック発生器とを備えたことを特徴と
する。
【００１０】また、本発明は、具現しようとする遅延時
間に相当するパルス幅を有するパルスを生成するパルス
発生器と、前記パルスを順に遅延させる多数の遅延手段
を含む第１遅延チェーンと、前記パルス幅に相当する遅
延時間を有する遅延手段の出力に応答して外部クロック
を遅延させるために前記第１遅延チェーンと同じ遅延時
間を有する第２遅延チェーンとを備えたことを特徴とす
る。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
【００１２】図１は本発明に係るＤＬＬクロック生成を
説明するためのクロック波形図を示している。図１に示
したように、ＤＬＬクロック発生器は、第１クロック信
号clkと、第１クロック信号clkから生成された第２クロ
ック信号clk_doutとを利用して、ｔd 2のパルス幅を有す
る第１制御信号msrを生成する。第２クロック信号clk_d
outは第１クロック信号clkを遅延モデルにより遅延させ
たもので、データ出力と同じタイミングを有する。
【００１３】第１制御信号msrのパルス幅を遅延チェー
ンによりｔd2ほど遅延させてＤＬＬクロック信号dll_cl
kを生成する。すなわち、補償しようとする遅延をパル
スに作り、得られたパルスをさらに遅延クロックに変え
る遅延−パルス−遅延変換方式を使用する。
【００１４】図２は図１の概念を具体的に実現したもの
である。遅延モデル３１は外部から入力された第１クロ
ック信号clkから、出力データdoutと同じタイミングを
有する第２クロック信号clk_doutを生成するものであ
る。制御信号発生器３２は第１および第２クロック信号
clkおよびclk_doutから、第１ないし第３制御信号msr、
shftおよびshift_resetを、それぞれ、生成するもので
ある。これらの信号波形を図６に示す。ＤＬＬ発生器３
３は、入力された第１ないし第３制御信号からＤＬＬク
ロックdll_clkを生成するものである。
【００１５】遅延モデル３１と制御信号発生器３２は本
発明の対象ではないため、詳細な回路構成は省略する。
【００１６】図３は本発明に係るＤＬＬ発生器３３の構
成を示す。図４は図３の部分拡大図である。
【００１７】図４を説明する。本発明に係るＤＬＬ発生
器３３は大きく３つの部分、すなわち、遅延チェーン部
と、シフトおよびロック部と、遅延チェーン複写部とに
より構成された階層構造を有する。これらの各構成要素
を連結して１つのステージを構成し、各ステージが直列
に接続されている。
【００１８】遅延チェーン部は、第１制御信号のパルス
幅を遅延させて伝播する機能を有し、遅延チェーンとそ
れの各遅延ステージの出力を記憶し、下の３入力ＮＯＲ
に伝達するシフタにより構成されている。図６に示した
ように、シフタは、端子resetがＬ（ローレベル）であ
る間、入力を記憶し、端子ｉｎがＬである間、第２制御
信号shftがＨ（ハイレベル）になると、記憶してある値
を次のステージに移す。一方、端子resetがＨになる
と、シフタのＡbノードはＨに戻り、ＡノードはＬに戻
る。図３および図４の遅延チェーンの複写部は遅延チェ
ーンと同じ遅延を有するように作られた複写遅延チェー
ンであって、複写遅延チェーンを介して得られた外部ク
ロックが、ＤＬＬクロックとなる。
【００１９】これを具体的に説明すると、多数のステー
ジが直列に連結され、第１制御信号msrの立ち上がりを
遅延させて第１制御信号のパルス幅を調節する遅延チェ
ーン部が構成されている。この遅延チェーンの各ステー
ジは、２入力ＮＡＮＤゲート４０と、ＮＡＮＤゲート４
０の出力を反転させるインバータ４１とにより構成され
ている。１番目のステージの２入力ＮＡＮＤゲート４０
は、２入力に第１制御信号がそれぞれ入力され、その出
力がインバータ４１に伝達され、２度目以上の上位ステ
ージのＮＡＮＤゲート４０は、以前のインバータ４１の
出力と第１制御信号とがＮＡＮＤ演算された後、その結
果がインバータ４１により反転される。
【００２０】図７は遅延チェーンを介して１つずつ伝播
され各ステージで生成されたパルスを示す。図３のノー
ドa１ないしg１の出力波形を説明すると、各遅延チェー
ンを経るほどＨへの遷移が遅れ、結局、パルス幅が狭く
なることになり、ノードh１以上の遅延ステージでは、
Ｈが現れない。すなわち、第１制御信号は遅延チェーン
全体をイネーブル／ディスエーブルしながら、各ステー
ジの１番目のステージから順に伝播されることになる。
第１制御信号がＬである時は、全てのステージの遅延出
力a１ないしI１…は全部Ｌを有する。これとは別に、第
１制御信号がＨである場合、遅延チェーンがイネーブル
にされ、同時に、Ｈ信号が遅延チェーンを介して伝播さ
れるため、図７のように各ステージの出力端子a１、b
１、…は順にＨに遷移することになる。
【００２１】第１制御信号がＬに落ちると、遅延チェー
ンは、また、全て、Ｌにリセットされる。したがって、
第１制御信号がＨである間のみ、遅延チェーンを介して
Ｈが伝播されるため、例えば、図７のように、与えられ
たパルス内では、g１出力端子（９番目のステージ）ま
では、Ｈが伝播され、h１出力端子から後の全ての端子
は、Ｌのままである。
【００２２】一方、各ステージは、当該ステージのイン
バータ４１の出力と、第２および第３制御信号shftおよ
びshift_resetとがそれぞれ入力されるシフタ４２と、
外部クロックclkと、シフタ４２の出力および次のステ
ージのシフタ４２の出力をＮＯＲ演算するＮＯＲゲート
４３と、ＮＯＲゲート４３の出力を反転させるインバー
タ４４とにより構成されている。
【００２３】図５はシフタ４２の詳細な構成を示す。図
６に示したように、シフタ４２には、遅延チェーンの出
力と第３制御信号が入力されるＲ−Ｓラッチ回路が含ま
れている。第３制御信号shift-resetがＬである間に入
力（遅延チェーンの出力）がＬである場合、Ｒ−Ｓラッ
チ回路は、以前のreset値をそのまま記憶していること
になるが、入力端子にパルスが入力されると、Ｒ−Ｓラ
ッチ回路は、リッセトされた値と反対の値を有すること
になる。したがって、第１制御信号がＬに落ちた後、図
７のように、第２制御信号shftが供給されると、シフタ
４２の出力outbは第１制御信号の遅延チェーンの中、Ｈ
が通過した部分と、そうでない部分が異なって出力され
ることになる。一方、シフタ４２の他の出力outは逆の
位相を有することになる。
【００２４】シフタ４２の出力outおよびoutbは、３入
力ＮＯＲゲート４３に入力される。この３入力ＮＯＲゲ
ート４３を介して外部クロックclkが出力できるかどう
か、この２つの入力値によって決まる。図３および図４
に円で示す部分の内部にある３入力ＮＯＲゲート４３の
みがクロック信号clkを通過させることができることに
なるが、この地点は前の第１制御信号msrがＨである
間、Ｈが伝播された終わりのポイント（７番目のステー
ジ）になる。図３で、１−６番目のステージのＮＯＲゲ
ート４３の入力値を見ると、すぐ次のステージに位置す
るシフタからＨの出力outが入力されるため、ノードa３
ないしf３は、クロックclk値とは関係なく、常に、Ｈを
出力することになって、クロック伝播が行われなくな
る。また、８番目のステージ以上のＮＯＲゲート４３
は、すぐ次のステージに位置するシフタからＬの出力ou
tが入力されるが、図７のタイミング図に示したよう
に、シフタ４２の出力outbがＨであるため、クロックcl
k値とは関係なく、常に、Ｈを出力することになり、ク
ロック伝播が行われなくなる。結局、７番目のステージ
に位置したＮＯＲゲート４３のみがクロックを伝播する
ことになる。すなわち、７番目のステージのＮＯＲゲー
ト４３は、外部クロックclkと、Ｌのシフタ出力ノードg
２およびすぐ次のステージに位置したＬのシフタ出力ou
tとを受けるため、クロック伝播が行われることにな
る。
【００２５】したがって、このポイントから入力された
外部クロックは、第１制御信号msrのパルス幅によって
設定された同じ数の遅延チェーンを通過するため、ＤＬ
Ｌクロックdll_clkは、第１制御信号msrパルス幅だけ、
すなわち、td2だけクロックが遅延されることになる。
【００２６】図８は図３の回路のシミュレーション結果
を示す。ＤＬＬクロック発生器が動作して３クロック後
からＤＬＬクロックを得ることができる。このＤＬＬク
ロックは、前述したように、外部クロックとシフタの出
力doutとの間の遅延差に相当する第１制御信号msrパル
スの幅に相当するだけ外部クロックを遅延チェーンに通
過させて遅延させたものである。
【００２７】本発明の最も重要な部分は、パルス幅を遅
延チェーンに変える部分である。これは遅延チェーンの
構成と入力信号とにより多様化できるが、図９ないし図
１２に多様な実施例を示す。
【００２８】図９はＮＡＮＤゲートの代わりにＮＯＲゲ
ートを使用した例である。この場合、第１制御信号msr
が反転された/msr信号が入力される。また、この場合は
/msrがＨである時、遅延チェーンが全てＨ出力を有しな
がらディスエーブルされ、/msrがＬである時、Ｌが伝播
される。したがって、シフタおよびロック部分も等価的
に変えれば良い。
【００２９】前述したように、本実施の形態は、クロッ
クごとに第１制御信号msrを作る例である。これとは別
に、２クロックごとに第１制御信号msrを生成し用いて
も問題はない。このような場合の波形を図１０に示す。
すなわち、クロックclk２とクロックclk_dout２は、そ
れぞれ、クロックclkとクロックclk_doutの２倍の周期
を有する。したがって、これら２つのパルスで生成され
た第１制御信号msr２も、やはり２倍の周期を有するこ
とになる。第２および第３制御信号shftおよびshift_re
setも、やはり同様の方法で生成することができる。こ
れを利用して、図１１に示したように、遅延チェーンが
用いられるし、前述した変形（図１０）も可能である。
【００３０】一方、図１２のように、第１制御信号msr2
の代わりに、クロックclk2とクロックclk_dout2を用い
ることもやはり可能である。これは、図１０の波形に見
られるように、"msr2＝clk2 AND clk_dout2"という論理
式が成立するためである。また、"/msr2＝/clk2 OR /cl
k_dout2"という論理式もやはり成立するため、msr２を
利用して構成される回路は、/clk2と/clk_dout2を利用
しても構成することができる。したがって、図１０の変
形もやはり可能である。
【００３１】同様の原理で、周期が４倍、またその以上
にすることもできる。終わりに、３入力ＮＯＲゲートに
より構成されたロックは、入力の配置を変えて、図１３
および図１４のように、３入力ＮＡＮＤゲートに等価的
に変更することができる。
【００３２】以上説明したように、本発明は、前述した
実施の形態および図面によって限定されるものではな
く、本発明の技術的思想を逸脱しない範囲内で種々の置
換、変形および変更が可能であることは、当業者にとっ
て当然のことである。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
クロックとデータ、またはクロックと他のクロック間の
スキューを補償するためのクロック発生装置として、Ｄ
ＤＲＳＤＲＡＭでは、完全デジタル方式の早いＤＬＬロ
ックが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＤＬＬクロック生成を説明するた
めのクロック波形図である。
【図２】本発明に係るＤＬＬ回路のブロック図である。
【図３】本発明の回路図である。
【図４】図３の部分拡大図である。
【図５】図３および図４のシフタの回路図である。
【図６】図３の各信号に対するタイミング図である。
【図７】図３の回路動作の説明のためのタイミング図で
ある。
【図８】図３の回路のシミュレーション結果グラフ。
【図９】本発明に係る遅延チェーンの他の実施例を示し
た回路図である。
【図１０】外部クロック周期を２倍にした場合における
各信号波形図である。
【図１１】本発明に係る遅延チェーンの他の例を示す回
路図である。
【図１２】本発明に係る遅延チェーンの他の例を示す回
路図である。
【図１３】本発明に係るロック回路の他の例を示す回路
である。
【図１４】本発明に係るロック回路の他の例を示す回路
である。
【図１５】ＤＬＬクロック生成を説明するためのクロッ
ク波形図である。
【符号の説明】
４０、４５ ＮＡＮＤゲート ４１、４６ インバータ ４２ シフタ ４３ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/08 Ｊ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 外部から周期ｔの第１クロックを入力
    し、データパスと同じ経路を介して遅延時間ｔd1を有す
    る第２クロックを形成する第１クロック発生器と、 前記第１および第２クロックを入力してパルス幅ｔ−ｔ
    d1を有する第１制御信号を生成する制御信号発生器と、 前記第１制御信号および前記第１クロックを入力して前
    記第１制御信号のパルス幅ほど遅延されたＤＬＬクロッ
    クを生成する第２クロック発生器とを備えたことを特徴
    とする半導体素子のＤＬＬクロック発生器。
  2. 【請求項２】 請求項１において、前記制御信号発生器
    は、遅延された前記第１制御信号をシフトさせるための
    第２および第３制御信号を発生することを特徴とするＤ
    ＬＬクロック発生器。
  3. 【請求項３】 請求項２において、 前記第２クロック発生器は、多数のステージを含み、 前記各ステージは、 前記第１制御信号が入力されて所定の時間ほど順に遅延
    させる第１遅延チェーンと、 前記第１遅延チェーンの出力が入力され、前記第２およ
    び第３制御信号に応答して前記第１制御信号をシフトさ
    せて第１および第２出力を生成するシフタと、 前記シフタの第１出力と、前記第１クロックおよび次の
    ステージに位置したシフタの第２出力とが入力され、前
    記第１クロックに対応する第３クロックを伝播するロジ
    ック演算手段と、 前記第１遅延チェーンと同じ遅延時間を有し前記第３ク
    ロックを遅延させる第２遅延チェーンとを含むことを特
    徴とするＤＬＬクロック発生器。
  4. 【請求項４】 請求項３において、前記第１遅延チェー
    ンは、前記第１制御信号の立ち上がりエッジのみを遅延
    させ、前記第１制御信号のパルス幅を狭くすることを特
    徴とするＤＬＬクロック発生器。
  5. 【請求項５】 請求項３において、前記第１制御信号
    は、第１クロックのｎ倍（ｎは２以上の整数）の周期を
    有する第４クロックと、第２クロックのｎ倍の周期を有
    する第５クロックを利用して生成されることを特徴とす
    るＤＬＬクロック発生器。
  6. 【請求項６】 具現しようとする遅延時間に相当するパ
    ルス幅を有するパルスを生成するパルス発生器と、 前記パルスを順に遅延させる多数の遅延手段を含む第１
    遅延チェーンと、 前記パルス幅に相当する遅延時間を有する遅延手段の出
    力に応答して外部クロックを遅延させるために前記第１
    遅延チェーンと同じ遅延時間を有する第２遅延チェーン
    とを備えたことを特徴とするＤＬＬクロック発生器。
  7. 【請求項７】 請求項６において、前記パルスは、外部
    クロックが入力されて遅延された出力を供給するデータ
    パスと同じ経路を有する回路を利用して生成されること
    を特徴とするＤＬＬクロック発生器。
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