JPH1032488A - タイミング信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２系統の遅延回路を用いることなくＤＬＬ回
路を構成する。 【解決手段】 適用するシステムの特性に合った補正量
をパルス巾とする補正クロック信号ｓ３を生成する補正
クロック生成回路２〜５と、直列接続された多数の遅延
素子上を補正クロック信号ｓ３を遅延しつつ伝送させる
遅延回路８とを備え、各遅延ブロック８_-1〜８_-7内に、
各遅延素子の所定間隔ごとに設けた多数の中間出力タッ
プより出力される信号を用いて、補正クロック信号ｓ３
のレベルに最初の過渡状態が生じているタップ位置を外
部クロック信号ｓ１に同期して検出する信号検出回路を
設け、上記信号検出回路で検出されたタップ位置から出
力される信号をタイミング信号ｓ７として取り出すよう
にすることにより、遅延回路を２系統設けることなく、
外部クロック信号の立ち上がりよりも上記補正量分だけ
早いタイミングで立ち上がるタイミング信号を発生でき
るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はタイミング信号発生
回路に関し、特に、複数のディレイ素子を用いたＤＬＬ
（Delay Locked Loop ）回路に用いて好適なものであ
る。

【０００２】

【従来の技術】従来、外部からのクロック信号により任
意の周波数のタイミング信号を発生して出力するための
回路として、ＰＬＬ（Phase Locked Loop ）回路が多く
用いられてきたが、このＰＬＬ回路では電圧制御発振器
（ＶＣＯ）を用いており、その動作にはロックイン時間
を必要としていた。したがって、ＰＬＬ回路を一旦パワ
ーダウンしてしまうと、その後の立ち上がりに時間がか
かってしまい、頻繁にパワーダウンが行われるようなシ
ステムに適用する場合には不便があった。

【０００３】また、例えば、近年において動作速度が飛
躍的に高速化しているＳＤＲＡＭ（シンクロナスＤＲＡ
Ｍ＝外部クロックに同期して動作するダイナミックＲＡ
Ｍ）等のメモリに上述のようなＰＬＬ回路を使用する場
合、メモリの動作時間に比べて長いロックイン時間が必
要となってしまう。そのため、外部クロック信号が確立
してからクロック回路の処理を経て有効なメモリ出力が
得られるまでに長い時間がかかってしまっていた。

【０００４】すなわち、例えば外部クロック信号の１周
期が、図８（ａ）に示すように１０ｎｓ（１００ＭＨ
ｚ）である場合に、外部クロック信号の立ち上がりから
有効なメモリ出力が得られるまでの時間ｔＡＣは、５ｎ
ｓ以下程度であることが要求される。これは、データが
確定してから次の外部クロック信号の立ち上がりまで
に、システム側のデータセットアップ時間として５ｎｓ
程度の時間を必要とするためである。

【０００５】ところが、従来のＰＬＬ回路を用いたタイ
ミング信号発生回路では、このように外部クロック信号
の立ち上がりから有効なメモリ出力が得られるまでの時
間ｔＡＣを５ｎｓ以下とするためには、クロックの確立
から非常に長いＰＬＬのロックイン待ち時間が必要であ
った。そこで最近では、ＰＬＬ回路の代わりにＤＬＬ回
路を用いたタイミング信号発生回路が開発されてきてい
る。

【０００６】このＤＬＬ回路は、図８（ｂ）に示すよう
に、複数のディレイ素子を用いて所定タイミングだけ外
部クロック信号の立ち上がりエッジをずらすように補正
する。そして、このＤＬＬ回路の出力に応じてメモリの
動作を行うことにより、ＰＬＬのような長時間のロック
イン待ちを発生させずに、外部クロック信号の立ち上が
りから有効なメモリ出力が得られるまでの時間ｔＡＣ′
を５ｎｓ以下の短い時間にすることができるようにする
ものである。

【０００７】図９は、従来のＤＬＬ回路の構成例を示す
図である。図９において、５１は遅延シミュレーション
であり、ＤＬＬ回路での遅延補正量を設定するためのも
のである。この遅延シミュレーション５１の出力側に
は、直列接続された複数の遅延素子５２ａ_-1，５２
ａ_-2，５２ａ_-3，……より成る第１の遅延回路５２ａが
備えられており、各遅延素子の出力段と次段の遅延素子
の入力段との接続点は、中間出力タップ５３_-1，５
３_-2，５３_-3，……として取り出されている。

【０００８】また、上記第１の遅延回路５２ａ内で直列
接続された複数の遅延素子５２ａ_-1，５２ａ_-2，５２ａ
_-3，……と一対を成す複数の遅延素子５２ｂ_-1，５２ｂ
_-2，５２ｂ_-3，……より成る第２の遅延回路５２ｂが備
えられており、この第２の遅延回路５２ｂ内の各遅延素
子の出力段と次段の遅延素子の入力段との間には、スイ
ッチ回路５４_-1，５４_-2，５４_-3，……が備えられてい
る。

【０００９】これらのスイッチ回路５４_-1，５４_-2，５
４_-3，……には、第１の遅延回路５２ａ内の各遅延素子
５２ａ_-1，５２ａ_-2，５２ａ_-3，……間の中間出力タッ
プ５３_-1，５３_-2，５３_-3，……より取り出された信号
と、第２の遅延回路５２ｂ内の各遅延素子５２ｂ_-2，５
２ｂ_-3，５２ｂ_-4，……より出力された信号とがそれぞ
れ入力されるようになっており、外部クロック信号に応
じて何れかの信号を選択して出力するように制御され
る。

【００１０】すなわち、遅延シミュレーション５１と複
数の遅延素子５２ａ_-1，５２ａ_-2，５２ａ_-3，……とを
含めた遅延時間が外部クロック信号の１周期に相当する
位置に対応するスイッチ回路では、中間出力タップより
取り出された信号を選択して出力し、それ以外のスイッ
チ回路では第２の遅延回路５２ｂ内の各遅延素子より出
力された信号を選択して出力するように制御される。

【００１１】例えば、遅延シミュレーション５１と３つ
の遅延素子５２ａ_-1，５２ａ_-2，５２ａ_-3とを含めた遅
延時間が外部クロック信号の１周期に相当するとして、
左から３番目のスイッチ回路５４_-3で中間出力タップ５
３_-3からの信号を選択し、それ以外のスイッチ回路５４
_-1，５４_-2，５４_-4，……で各遅延素子からの信号を選
択するように制御される。

【００１２】この場合、遅延シミュレーション５１から
出力され、第１の遅延回路５２ａ内の３つの遅延素子５
２ａ_-1，５２ａ_-2，５２ａ_-3を通過した信号は、中間出
力タップ５３_-3を介して第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ_-3，５２ｂ_-2，５２ｂ_-1を通過して出
力される。これにより、第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ_-1，５２ｂ_-2，５２ｂ_-3の合計遅延時
間分だけ外部クロック信号から遅れてタイミング信号が
出力されることになる。その結果を表したものが図８
（ｂ）である。

【００１３】すなわち、外部クロック信号の立ち上がり
から３つの遅延素子５２ｂ_-1，５２ｂ_-2，５２ｂ_-3の合
計遅延時間分だけ遅れてＤＬＬ回路よりタイミング信号
が出力されるが、このタイミング信号の立ち上がりから
次の外部クロック信号の立ち上がりまでの時間ｔＤは、
遅延シミュレーション５１に設定された遅延補正量に等
しく、次の外部クロック信号から見れば、時間ｔＤだけ
早くクロックが立ち上がっていることになる。

【００１４】このときメモリの動作は、このＤＬＬ回路
より出力されるタイミング信号に基づいて行われるの
で、その結果として、ＤＬＬ回路を用いた場合に外部ク
ロック信号の立ち上がりから有効なメモリ出力が得られ
るまでに生じる時間ｔＡＣ′は、ＤＬＬ回路を用いない
場合の時間ｔＡＣに比べて短くなり、５ｎｓ以下にする
ことができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のＤＬＬ回路では、信号の行きと帰りとで遅延回路が
２系統必要であり（図９に示した第１の遅延回路５２ａ
および第２の遅延回路５２ｂ）、しかも、第２の遅延回
路５２ｂ内の各遅延素子５２ｂ_-1，５２ｂ_-2，５２
ｂ_-3，……の間にはスイッチ回路５４_-1，５４_-2，５４
_-3，……が備えられている。

【００１６】したがって、厳密には上記２系統の遅延回
路の遅延量は同じではなく、遅延シミュレーション５１
に遅延補正量を設定した通りのタイミングでクロック信
号を立ち上げることができないという欠点があった。特
に、通過するスイッチ回路５４_-1，５４_-2，５４_-3，…
…の数が多くなると、それだけ余分な遅延量が増えるの
で、図８（ｂ）に示した時間ｔＤが短くなってしまう。
その結果、外部クロック信号の立ち上がりから有効なメ
モリ出力が得られるまでの時間ｔＡＣが結局は長くなっ
てしまうということがあった。

【００１７】本発明は、このような問題を解決するため
に成されたものであり、２系統の遅延回路を用いること
なくＤＬＬ回路を構成することを目的とする。そして、
これによって外部クロック信号の立ち上がりから有効な
データ出力が得られるまでの時間を常に短くできるよう
にすることを目的とする。

【００１８】

【課題を解決するための手段】本発明のタイミング信号
発生回路は、入力される外部クロック信号を用いて、適
用するシステムの特性に合った遅延補正量をパルス巾と
する上記外部クロック信号と同一周期の補正クロック信
号を生成する補正クロック生成回路と、直列に接続され
た多数の遅延素子により構成され、上記補正クロック生
成回路により生成された補正クロック信号を遅延しつつ
伝送する遅延回路と、上記多数の遅延素子の所定間隔ご
とに設けた多数の中間出力タップと、上記多数の中間出
力タップより出力される信号をそれぞれ入力し、上記補
正クロック信号のレベルに最初の過渡状態が生じている
タップ位置を上記外部クロック信号に同期して検出する
多数の信号検出回路と、上記多数の中間出力タップより
出力される信号のうち、上記多数の信号検出回路で検出
されたタップ位置あるいはそれよりも１段前の中間出力
タップから出力される信号をタイミング信号として取り
出すようにする選択回路とを備えたことを特徴とする。

【００１９】本発明の他の特徴とするところは、上記多
数の信号検出回路はそれぞれ、対応する中間出力タップ
より出力される信号がハイレベルのときにハイレベルの
フラグ情報を出力するフラグ出力回路と、上記フラグ出
力回路より出力されるフラグ情報のレベルを反転するイ
ンバータと、上記インバータより出力されるレベル反転
されたフラグ情報と前段の信号検出回路から送られてく
るフラグ情報との論理積をとり、その結果を次段の信号
検出回路へのフラグ情報として出力するＡＮＤ回路とで
構成され、上記前段の信号検出回路から送られてくるフ
ラグ情報は、初期値がハイレベルに設定されることを特
徴とする。

【００２０】本発明のその他の特徴とするところは、上
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記対応する中間出力タップより出力され
る信号とのＮＡＮＤ演算を行うＮＡＮＤ回路を上記多数
の信号検出回路ごとに備え、上記多数の信号検出回路ご
とに備えられたＮＡＮＤ回路より出力される信号を合成
して出力する合成回路を備えて成ることを特徴とする。

【００２１】本発明のその他の特徴とするところは、上
記選択回路は、上記フラグ出力回路より出力されるフラ
グ情報と、上記前段の信号検出回路から送られてくるフ
ラグ情報と、上記前段の信号検出回路に対応する中間出
力タップより出力される信号とのＮＡＮＤ演算を行うＮ
ＡＮＤ回路を上記多数の信号検出回路ごとに備え、上記
多数の信号検出回路ごとに備えられたＮＡＮＤ回路より
出力される信号を合成して出力する合成回路を備えて成
ることを特徴とする。

【００２２】本発明のその他の特徴とするところは、上
記補正クロック生成回路は、生成する補正クロック信号
の遅延補正量が所定範囲内に収まるように調整する調整
手段を含むことを特徴とする。

【００２３】本発明のその他の特徴とするところは、上
記選択回路により取り出されたタイミング信号の波形整
形を行う波形整形回路を更に備えたことを特徴とする。

【００２４】上記のように構成した本発明によれば、ま
ず最初に、適用するシステムの特性に合った遅延補正量
を持つ補正クロック信号が生成され、これが直列接続さ
れた多数の遅延素子上を所定の時間ずつ遅延しながら順
次伝送されていく。このとき、各遅延素子の所定間隔ご
とに設けた多数の中間出力タップより多数の信号検出回
路に出力される信号に基づいて、補正クロック信号のレ
ベルに最初の過渡状態が生じているタップ位置が検出さ
れ、その検出されたタップ位置あるいはそれよりも１段
前の中間出力タップから出力される信号がタイミング信
号として取り出されるようになる。

【００２５】上記最初の過渡状態が生じているタップ位
置の検出処理は、外部クロック信号に同期して行われて
おり、その検出に使用する補正クロック信号の周期は上
記外部クロック信号の周期と一致しているので、タイミ
ング信号として取り出したクロックの立ち下がりは外部
クロック信号の立ち上がりとほぼタイミングが一致し、
上述のようにして取り出したタイミング信号は、外部ク
ロック信号の立ち上がりよりも遅延補正量の分だけ早く
立ち上がる信号となっている。このように、本発明によ
れば、遅延回路を２系統設けることなく、外部クロック
信号の立ち上がりよりも遅延補正量の分だけ早いタイミ
ングで立ち上がるタイミング信号を発生するＤＬＬ回路
を構成することが可能となる。

【００２６】また、上記多数の信号検出回路をそれぞれ
フラグ出力回路とインバータとＡＮＤ回路とで構成した
場合には、補正クロック信号のレベルの過渡状態が生じ
ているタップ位置が最初に検出されるまでは、ハイレベ
ルのフラグ情報が次段に伝送され、最初の過渡状態が検
出された後は、そのことを表すロウレベルのフラグ情報
が以降の信号検出回路に順次伝送されていくようにな
る。これにより、補正クロック信号のレベルに過渡状態
が生じているタップ位置が幾つかある場合でも、一番最
初に検出されたタップ位置のみが採用されてタイミング
信号が生成されるようになる。

【００２７】また、補正クロック生成回路で生成する補
正クロック信号の遅延補正量が所定範囲内に収まるよう
に調整する調整手段を設けた場合には、適用するシステ
ムにとって早すぎもせず遅すぎもしないタイミングで立
ち上がる適切なタイミング信号を得ることが可能とな
る。

【００２８】また、選択回路により取り出されたタイミ
ング信号の波形整形を行う波形整形回路を更に設けた場
合には、１周期中のハイレベルの期間がロウレベルの期
間に対して非常に長くなるようなタイミング信号が得ら
れた場合でも、ハイレベルのパルス幅を狭くさせるよう
に働き、適用するシステムにとって使いやすいタイミン
グ信号を常に生成することが可能となる。

【００２９】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明によるタイミング
信号発生回路の一実施形態であるＤＬＬ回路の全体構成
を示す図であり、図２および図３は、図１中に示した構
成要素の一部分を詳細に示す構成図である。また、図４
は、本実施形態によるＤＬＬ回路の動作を説明するため
のタイミングチャートである。

【００３０】まず、図４を用いて本実施形態によるＤＬ
Ｌ回路の動作を説明する。本実施形態では、まず最初
に、図４（ａ）に示す外部クロック信号から、ハイレベ
ルの期間が後述の遅延補正量に等しく、外部クロック信
号と同一周期の図４（ｂ）のような補正クロック信号を
生成する。補正量は、本実施形態のＤＬＬ回路を適用す
るシステム（例えばＳＤＲＡＭ等）の特性に応じて決め
られる。

【００３１】次に、図４（ｃ）に示すように、上述のよ
うにして生成した補正クロック信号を、直列に接続した
多数の遅延素子Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，……上を伝送させ
る。これにより、補正クロック信号は、各遅延素子
Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，……を所定の時間ずつ遅延しながら
順次伝送されていく。各遅延素子Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，…
…の入出力段は、それぞれ中間出力タップＴ₀ ，Ｔ₁ ，
Ｔ₂ ，……として取り出されており、各タップ位置にお
ける補正クロック信号の波形が図示されている。

【００３２】このように補正クロック信号を伝送してい
る状態において、外部クロック信号に同期したタイミン
グで検出を行い、補正クロック信号が最初にロウレベル
からハイレベルに切り替わる過渡状態のタップ位置、す
なわち、補正クロック信号の最初の立ち下がり部Ａを見
つける。図４（ｃ）の例では、中間出力タップＴ₃ の位
置で最初に補正クロック信号がハイレベルになったこと
を検出している。

【００３３】そして、本実施形態では、上記中間出力タ
ップＴ₃ における信号の立ち下がり部Ａよりも１クロッ
ク前の信号の立ち上がり部Ｂを、ＤＬＬ回路の出力であ
るタイミング信号の立ち上がり部として取り出すように
する。図４から明らかなように、タイミング信号として
取り出したクロックの立ち下がり部Ｃは、外部クロック
信号の立ち上がり部とほぼタイミングが一致する。よっ
て、上述のようにして取り出したタイミング信号は、外
部クロック信号の立ち上がりよりも補正量の分だけ早く
立ち上がる信号となっている。

【００３４】上述のような動作を実現するための回路
が、図１〜図３に示すものである。まず、ＤＬＬ回路の
全体構成を示す図１において、１は外部入力端子であ
り、図５（ａ）に示すような外部クロック信号ｓ１（図
４（ａ）に示したものに相当）が入力される。入力され
た外部クロック信号は、ＮＡＮＤ回路および複数のイン
バータで構成される第１の微分回路２によって微分さ
れ、図５（ｂ）に示すような微分信号ｓ２とされる。

【００３５】このように、外部クロック信号ｓ１の立ち
上がりと同期して細いパルス幅の微分信号ｓ２を生成し
ているのは、外部クロック信号ｓ１のパルス幅がＤＬＬ
回路側であらかじめ分かっていないからである。この生
成した微分信号ｓ２は、２つのＮＡＮＤ回路により構成
されるＲＳラッチ４をセットするために供給される（図
５（ｃ）に示すラッチ信号の立ち上がり部）。

【００３６】上記微分信号ｓ２がＲＳラッチ４に供給さ
れると、それにより立ち上げられたハイレベルのラッチ
信号ｓ３が遅延シミュレーション５に供給される。遅延
シミュレーション５は、幾つかの遅延素子により構成さ
れ、これらの遅延素子によって所定の遅延時間だけラッ
チ信号ｓ３を遅延するためのものである。

【００３７】ここで、上記遅延シミュレーション５にお
ける遅延補正量は、本実施形態のＤＬＬ回路を適用する
システム（例えばＳＤＲＡＭ）の特性に応じて決められ
る。なお、本実施形態においては複数のインバータを直
列接続して遅延シミュレーション５を構成しているが、
実際には適用するシステムの実態に則して抵抗その他の
回路素子を用いて構成すれば良い。

【００３８】この遅延シミュレーション５を通過する
と、図５（ｄ）に示すように、ラッチ信号ｓ３の立ち上
がりから上記遅延補正量だけ遅れて立ち上がる信号ｓ４
が得られる。この信号ｓ４は、ＮＡＮＤ回路および複数
のインバータで構成される第２の微分回路３によって微
分され、信号ｓ４の立ち上がりと同期した細いパルス幅
の微分信号ｓ５とされる。

【００３９】そして、この第２の微分回路３で生成され
た微分信号ｓ５は、ＲＳラッチ４をリセットするために
供給される（図５（ｃ）に示すラッチ信号の立ち下がり
部）。以上の動作により、ＲＳラッチ４からは、図５
（ｃ）に示すような周期のクロック信号が補正クロック
信号ｓ３（図４（ｂ）に示したものに相当）として出力
される。このように、本実施形態では、第１、第２の微
分回路２，３、ＲＳラッチ４および遅延シミュレーショ
ン５により補正クロック生成回路が構成されている。

【００４０】上記のようにして生成された補正クロック
信号ｓ３は、インバータ７を介して遅延回路８に入力さ
れる。遅延回路８は、７個の遅延ブロック８_-1〜８_-7が
直列接続されて構成されている。上記補正クロック信号
ｓ３は、これら７個の遅延ブロック８_-1〜８_-7内を端子
ｄｓｉｎおよびｄｓｏを介して所定の時間ずつ遅延しな
がら順次伝送されていき、最終的には外部出力端子１６
より出力される。なお、遅延回路８は、本実施形態のよ
うに複数のブロックに分割して構成する必要は必ずしも
ない。

【００４１】また、上記７個の遅延ブロック８_-1〜８_-7
には、上記第１の微分回路２で生成され２つのインバー
タ６で遅延された微分信号ｓ２′が端子ｌｔｃｂに供給
されるようになっている。各遅延ブロック８_-1〜８_-7で
は、この微分信号ｓ２′に同期して、補正クロック信号
ｓ３が最初にロウレベルからハイレベルに切り替わるタ
ップ位置の検出処理を行う。

【００４２】ここで、各遅延ブロック８_-1〜８_-7内には
多数の中間出力タップが設けられており、それらの中間
出力タップから取り出された信号は、後述する処理を経
て端子ｃｏｕｔを介して出力される。そして、この端子
ｃｏｕｔより出力された信号は、ＡＮＤ回路１１，１２
およびＮＡＮＤ回路１３を介して出力される。これによ
り、各遅延ブロック８_-1〜８_-7内の検出処理で最初の過
渡状態であることが検出された中間出力タップから出力
された信号のみを選択するようにしている。

【００４３】図２は、図１中に示した遅延ブロック８_-1
〜８_-7の１つを詳細に示した回路図である。図２に示す
ように、本実施形態の遅延ブロック８_-1〜８_-7は、直列
接続された多数の遅延素子Ｄ₁ ，Ｄ₂ ，……，Ｄ₁₆を備
えている。前段の遅延ブロックより出力された補正クロ
ック信号ｓ３は、端子ｄｓｉｎを介して入力され、各遅
延素子Ｄ₁ ，Ｄ₂ ，……，Ｄ₁₆を所定の時間（例えば
０．３ｎｓ）ずつ遅延しながら順次伝送されていく。そ
して、端子ｄｓｏを介して次段の遅延ブロックに出力さ
れる。

【００４４】また、上記各遅延素子Ｄ₁ ，Ｄ₂ ，……，
Ｄ₁₆の所定間隔おきに（本実施形態では遅延素子の４個
おきに）４つの中間出力タップＴ₁ ，Ｔ₂ ，Ｔ₃ ，Ｔ₄
が設けられており、各中間出力タップＴ₁ ，Ｔ₂ ，
Ｔ₃ ，Ｔ₄ より取り出される信号ｓ６_-1，ｓ６_-2，ｓ６
_-3，ｓ６_-4（以下、特に区別しないときはｓ６と記す）
はそれぞれ、直列接続された４つ信号検出回路２１_-1，
２１_-2，２１_-3，２１_-4（以下、特に区別しないときは
２１と記す）の端子ｃｉｎａ０に供給される。この端子
ｃｉｎａ０に供給されたタップ信号ｓ６は、レベル反転
された後で端子ｃｕｏより出力され、次段の信号検出回
路２１の端子ｃｕｉに供給される。

【００４５】上記信号検出回路２１の端子ｃｉｎａ０に
供給されたタップ信号ｓ６は、上述した検出処理を行う
際に利用される。この検出処理は、上述したように、外
部クロック信号ｓ１の立ち上がりに同期した微分信号ｓ
２′に同期して行われる。そのために、各信号検出回路
２１には、上記微分信号ｓ２′が端子ｌｔｃｂに供給さ
れるとともに、インバータ２２によりレベル反転された
信号が端子ｌｔｃに供給される。

【００４６】なお、本実施形態では遅延素子Ｄ₁ ，
Ｄ₂ ，……，Ｄ₁₆を全てインバータで構成しているの
で、伝送される補正クロック信号ｓ３のレベルがインバ
ータ１個おきに反転している。この場合において、信号
検出回路２１_-1，２１_-2，２１_-3，２１_-4はインバータ
４個おきに設けられているので、ハイレベルあるいはロ
ウレベルのどちらか一方にのみ負荷が加えられているこ
とになる。よって、このままではその負荷の影響により
波形の幅がくるってしまうことが考えられるので、負荷
が接続されているインバータとそうでないインバータと
で異なるサイズを選択する又はその他の方法で適切に遅
延量を変えることで、大きな波形の狂いがなくなるよう
に工夫している。

【００４７】ここで、上記信号検出回路２１_-1，２
１_-2，２１_-3，２１_-4の１つを詳細に示した回路図を、
図３に示す。図３において、端子ｃｉｎａ０に供給され
た中間出力タップからのタップ信号ｓ６は、上述したよ
うに、インバータ３１によりレベル反転された後（図１
に示した遅延回路８の入力段にあるインバータ７でレベ
ル反転されたものが元に戻される）、端子ｃｕｏより出
力され、次段の信号検出回路２１の端子ｃｕｉに供給さ
れる。

【００４８】上記インバータ３１によりレベル反転され
たタップ信号は、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳ
トランジスタおよびインバータの組み合わせで構成され
るＤフリップフロップ３２にも供給され、保持される。
この動作は、端子ｌｔｃｂ，ｌｔｃからＮ型ＭＯＳトラ
ンジスタとＰ型ＭＯＳトランジスタとのゲート端子に与
えられる微分信号ｓ２′とその反転信号とに同期して、
すなわち、外部クロック信号ｓ１に同期して行われる。

【００４９】そして、上記Ｄフリップフロップ３２に保
持されたタップ信号がハイレベルであれば、Ｄフリップ
フロップ３２からハイレベルの検出フラグｆｎｄが出力
される。一方、Ｄフリップフロップ３２に保持されたタ
ップ信号がロウレベルであれば、Ｄフリップフロップ３
２からロウレベルの検出フラグｆｎｄが出力される。こ
のようにして得られた検出フラグｆｎｄは、インバータ
３３およびＡＮＤ回路３６を介して端子ｎｆｎｄｏより
出力される。

【００５０】上記端子ｎｆｎｄｏより出力されたハイレ
ベルあるいはロウレベルの検出フラグは、次段の信号検
出回路２１の端子ｎｆｎｄｉに入力される。この端子ｎ
ｆｎｄｉに入力された前段からの検出フラグｆｎｄ′
は、上記ＡＮＤ回路３６に供給される。これにより、各
信号検出回路２１で得られた検出フラグｆｎｄは、イン
バータ３３でレベル反転された後で、ＡＮＤ回路３６に
より、前段の信号検出回路２１から送られてくる検出フ
ラグｆｎｄ′との間でＡＮＤをとりながら次段の信号検
出回路２１へと順次伝送されていく。

【００５１】図１に示したように、遅延回路８の初段に
設けた遅延ブロック８_-1の端子ｎｆｎｄｉは基準電位ｖ
ｄｄに接続され、検出フラグｆｎｄ′はハイレベルに初
期化されている。したがって、遅延回路８内を伝送する
補正クロック信号ｓ３がロウレベルからハイレベルに最
初に切り替わるタップ位置までは、図３の端子ｎｆｎｄ
ｉに前段の信号検出回路２１から入力される検出フラグ
ｆｎｄ′はハイレベルとなっている。

【００５２】つまり、補正クロック信号ｓ３がロウレベ
ルからハイレベルに最初に切り替わるタップ位置まで
は、現段の信号検出回路２１で検出される検出フラグｆ
ｎｄはロウレベルなので、それがインバータ３３によっ
てレベル反転された信号と、前段から送られてくるハイ
レベルの検出フラグｆｎｄ′とのＡＮＤがとられ、ハイ
レベルの検出フラグｆｎｄ′が次段の信号検出回路２１
へと伝送されていく。

【００５３】これに対して、補正クロック信号ｓ３がロ
ウレベルからハイレベルに最初に切り替わるタップ位置
の信号検出回路２１では、そこで検出される検出フラグ
ｆｎｄはハイレベルとなる。すると、それがインバータ
３３によってレベル反転された信号と、前段から送られ
てくるハイレベルの検出フラグｆｎｄ′とのＡＮＤがと
られることによって、ロウレベルの検出フラグｆｎｄ′
が次段の信号検出回路２１に伝送される。

【００５４】一旦ロウレベルの検出フラグｆｎｄ′が次
段に伝送されると、その後は、現段の信号検出回路２１
で得られた検出フラグｆｎｄがハイレベルであろうとロ
ウレベルであろうと、ＡＮＤ回路３６からは常にロウレ
ベルの信号が出力される。したがって、補正クロック信
号ｓ３がロウレベルからハイレベルに最初に切り替わる
タップ位置まではハイレベルの検出フラグｆｎｄ′が伝
えられ、その後はずっとロウレベルの検出フラグｆｎ
ｄ′が伝えられるようになる。

【００５５】このように構成することにより、補正クロ
ック信号ｓ３のロウレベルからハイレベルへの切り替わ
りを最初に検出した信号検出回路２１よりも後段にある
信号検出回路２１において、対応する中間出力タップよ
り取り出された信号がタイミング信号として出力される
ことがないようになる。

【００５６】また、上述のようにして検出された検出フ
ラグｆｎｄは、２つのインバータ３３，３４を介してＮ
ＡＮＤ回路３５にも供給される。このＮＡＮＤ回路３５
には、他にも前段の信号検出回路２１から端子ｃｕｉに
送られてくるレベル反転されたタップ信号ｓ６′や、同
じく前段の信号検出回路２１から端子ｎｆｎｄｉに送ら
れてくる前段における検出フラグｆｎｄ′も供給され
る。ここで、現段における検出フラグｆｎｄを２つのイ
ンバータ３３，３４を通すのは、前段から送られてくる
検出フラグｆｎｄ′の遅延量との整合をとるためであ
る。

【００５７】上記ＮＡＮＤ回路３５は、入力される３つ
の信号ｆｎｄ，ｆｎｄ′，ｓ６′が全てハイレベルのと
きにロウレベルの信号を出力する。すなわち、現段にお
ける検出フラグｆｎｄと前段からの検出フラグｆｎｄ′
とが共にハイレベルのとき、つまり、補正クロック信号
ｓ３がロウレベルからハイレベルに最初に切り替わるタ
ップ位置において、前段の信号検出回路２１から端子ｃ
ｕｉを介して送られてくるタップ信号ｓ６′をレベル反
転して端子ｃｏｕｔより出力する。一方、現段における
検出フラグｆｎｄと前段からの検出フラグｆｎｄ′との
どちらかでもロウレベルであれば、ＮＡＮＤ回路３５
は、端子ｃｏｕｔよりハイレベルの信号を出力する。

【００５８】図２に示すように、各信号検出回路２
１_-1，２１_-2，２１_-3，２１_-4の端子ｃｏｕｔから出力
された４つの信号は、ＡＮＤ回路２３に入力され、ＡＮ
Ｄがとられる。さらに、このＡＮＤ回路２３によりＡＮ
Ｄ演算が行われた結果の信号は、図１のＡＮＤ回路１１
あるいは１２に供給され、他の遅延ブロックから同様に
して供給されてくる信号との間でＡＮＤがとられる。

【００５９】上述したように、各遅延ブロック８_-1〜８
_-7内にある各信号検出回路２１_-1，２１_-2，２１_-3，２
１_-4では、補正クロック信号ｓ３のレベル反転を最初に
検出したものだけから、その前段の信号検出回路２１か
らのタップ信号ｓ６′がレベル反転して出力され、その
他の信号検出回路２１からはハイレベル信号が出力され
ている。

【００６０】したがって、図１のＡＮＤ回路１１，１２
の出力信号がＮＡＮＤ回路１３で処理されることによ
り、上述のようにして補正クロック信号ｓ３の最初の過
渡状態を検出した信号検出回路２１の端子ｃｏｕｔより
レベル反転して出力されたタップ信号ｓ６′のレベルが
元に戻され、タイミング信号ｓ７として取り出される。
このように、本実施形態では、図２のＡＮＤ回路２３
と、図１のＡＮＤ回路１１，１２およびＮＡＮＤ回路１
３とにより合成回路が構成されている。

【００６１】なお、上記図１〜図３の例では、補正クロ
ック信号ｓ３のレベル反転を最初に検出したタップ位置
よりも１段前のタップ位置から取り出した信号をタイミ
ング信号として利用しているが、レベル反転を最初に検
出したタップ位置から取り出した信号をタイミング信号
として利用するようにしても良い。この場合は、図３の
端子ｃｉｎａ０より入力されインバータ３１でレベル反
転されたタップ信号ｓ６′をそのままＮＡＮＤ回路３５
に入力するようにすれば良い。

【００６２】また、図２に示すように、各信号検出回路
２１_-1，２１_-2，２１_-3，２１_-4の端子ｎｆｎｄｏから
出力された４つの検出フラグ信号は、ＡＮＤ回路２４に
入力され、ＡＮＤがとられる。さらに、このＡＮＤ回路
２４によりＡＮＤ演算が行われた結果の信号は、図１の
ＡＮＤ回路９あるいはＮＡＮＤ回路１０に供給されるこ
とにより、上述した端子ｃｏｕｔより出力されるタップ
信号と同様にして合成されて出力端子１７より出力され
る。

【００６３】以上の処理により、図４（ｃ）で説明した
ような動作が実現できた。図６は、上記のように構成し
た本実施形態のＤＬＬ回路に実際に外部クロック信号ｓ
１を入力した場合に得られるタイミング信号ｓ７の結果
を示す波形図である。ここで、図６（ａ）および（ｂ）
は、１クロック周期が７ｎｓの外部クロック信号ｓ１を
入力した場合、図６（ｃ）および（ｄ）は１クロック周
期が３０ｎｓの外部クロック信号ｓ１を入力した場合の
結果をそれぞれ示す。

【００６４】この図６から明らかなように、１クロック
周期が７ｎｓの外部クロック信号ｓ１を入力した場合に
は、外部クロック信号ｓ１よりも立ち上がりが３．８ｎ
ｓほど早いタイミング信号ｓ７が得られ、１クロック周
期が３０ｎｓの外部クロック信号ｓ１を入力した場合に
は、外部クロック信号ｓ１よりも立ち上がりが２６．８
ｎｓほど早いタイミング信号ｓ７が得られている。

【００６５】ところで、図１のＮＡＮＤ回路１３より出
力された信号ｓ７をそのままタイミング信号として利用
しても構わないが、図７（ａ）のように、ハイレベルの
期間がロウレベルの期間に対して非常に長くなるような
信号が得られる場合もある。そのようなタイミング信号
ｓ７は、実際のシステムでは使いづらいので、本実施形
態ではＮＡＮＤ回路１３の後段に波形整形回路１４を設
け、ハイレベルのパルス幅を狭くするように調整してか
らタイミング信号出力端子１５より出力するようにして
いる。図７（ｂ）はその波形整形の結果を示す波形図で
あり、図１中に示した信号ｓ８，ｓ９の波形を示してい
る。

【００６６】以上詳しく説明したように、本実施形態に
よれば、外部クロック信号の立ち上がりよりも、遅延シ
ミュレーション５に設定した遅延補正量の分だけ早く立
ち上がるタイミング信号を得ることができ、例えば、外
部クロック信号の立ち上がりから有効なメモリ出力が得
られるまでに生じる時間ｔＡＣを５ｎｓ以下の短い時間
に抑えることができる。

【００６７】そして、本実施形態では、このような動作
を実現するＤＬＬ回路を遅延回路を２系統設けることな
く構成することができる。したがって、２系統の遅延回
路の特性が互いに異なることによって外部クロック信号
の立ち上がりから有効なデータ出力が得られるまでの時
間ｔＡＣが長くなってしまうことがあるという従来の不
都合を防止することができ、上記時間ｔＡＣを常に短く
することができる。

【００６８】しかも、本実施形態では、上述の遅延補正
量を決定するための遅延シミュレーション５を、実際に
適用するシステムを想定して構成しているので、適用す
るシステムにとって適切な補正量だけタイミング信号の
立ち上がりを早くすることができる。すなわち、信号の
立ち上がりを早くする補正量は大きすぎても小さすぎて
もいけないが、本実施形態によれば適切な補正量を設定
することができる。この点、上記遅延シミュレーション
５は本発明の調整手段に相当する。

【００６９】例えば、補正量が大きすぎてタイミング信
号の立ち上がりが必要以上に早くなると、１クロック前
のタイミングでのデータセットアップがシステム側で完
了する前に次のクロックのタイミング信号が立ち上がっ
てしまい、不都合が生じる。そこで、遅延シミュレーシ
ョン５の遅延補正量を適当に設定することで、系の遅れ
に対して比較的安定に特性が合うように時間ｔＡＣが所
定のスレッショルドよりも小さくならないようにするこ
とができる。

【００７０】さらに、本実施形態では、得られたタイミ
ング信号ｓ７を更に波形整形回路１４で波形整形してい
るので、１周期中のハイレベルの期間を適切な幅にする
ことができ、適用するシステムにおいて使いやすいタイ
ミング信号を生成することができる。

【００７１】

【発明の効果】本発明は上述したように、多数の遅延素
子を直列接続することによって遅延回路を構成し、この
遅延回路上を、適用するシステムの特性に合った遅延補
正量を持つ外部クロック信号と同一周期の補正クロック
信号を生成して伝送させる。このとき、各遅延素子の所
定間隔ごとに設けた中間出力タップより出力される信号
を用いて補正クロック信号の最初の過渡状態が生じてい
るタップ位置を検出し、そのタップ位置あるいはそれよ
り１段前の中間出力タップから出力される信号をタイミ
ング信号として出力するようにしたので、遅延回路を２
系統設けることなく、外部クロック信号の立ち上がりよ
りも、補正クロック信号に設定した遅延補正量分だけ早
いタイミングで立ち上がるタイミング信号を発生するＤ
ＬＬ回路を構成することが可能となる。しかも、本発明
では適用するシステムの特性に合わせて上記遅延補正量
を設定しているので、そのシステムにとって最適なタイ
ミングで立ち上がるタイミング信号を得ることができ
る。

【００７２】したがって、本発明のタイミング信号発生
回路をＳＤＲＡＭ等のメモリに適用した場合、メモリの
動作は上述のようにして早いタイミングで出力されるタ
イミング信号に基づいて行われるので、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでの
時間を短くすることができる。その際、本発明では遅延
回路を１系統しか設けていないので、２系統の遅延回路
の特性が互いに異なることによって外部クロック信号の
立ち上がりから有効なデータ出力が得られるまでの時間
が長くなってしまうことがあるという従来の不都合をな
くすことができ、上記時間を常に短くすることができ
る。

【００７３】また、本発明の他の特徴によれば、補正ク
ロック信号の遅延補正量が所定範囲内に収まるように調
整する調整手段を設けたので、適用するシステムにとっ
て早すぎもせず遅すぎもしないタイミングで立ち上がる
適切なタイミング信号を得ることができ、システムの処
理の遅れに対して比較的安定に特性が合うようにするこ
とができる。

【００７４】また、本発明のその他の特徴によれば、取
り出されたタイミング信号の波形整形を行う波形整形回
路を更に設けたので、タイミング信号の１周期中のハイ
レベルの期間を適切な幅にすることができ、適用するシ
ステムにとって使いやすいタイミング信号を常に生成す
ることができる。

【図面の簡単な説明】

【図１】本発明のタイミング信号発生回路の一実施形態
によるＤＬＬ回路の全体構成例を示す回路図である。

【図２】図１中に示した遅延ブロックの詳細な構成例を
示す回路図である。

【図３】図２中に示した信号検出回路の詳細な構成例を
示す回路図である。

【図４】本実施形態によるＤＬＬ回路の動作を説明する
ためのタイミングチャートである。

【図５】外部クロック信号から補正クロック信号を生成
する動作を説明するためのタイミングチャートである。

【図６】本実施形態のＤＬＬ回路に実際に外部クロック
信号を入力した場合に得られるタイミング信号の結果を
示す波形図である。

【図７】波形整形前後のタイミング信号の波形の例を示
す図である。

【図８】ＤＬＬ回路の動作を説明するためのタイミング
チャートである。

【図９】従来のＤＬＬ回路の構成例を示す図である。

【符号の説明】 １ 外部入力端子 ２，３ 微分回路 ４ ＲＳラッチ ５ 遅延シミュレーション ８ 遅延回路 ８_-1〜８_-7 遅延ブロック １１，１２ ＡＮＤ回路 １３ ＮＡＮＤ回路 １４ 波形整形回路 １５ タイミング信号出力端子 ２１_-1，２１_-2，２１_-3，２１_-4 信号検出回路 ２３ ＡＮＤ回路 ３２ Ｄフリップフロップ ３３，３４ インバータ ３５ ＮＡＮＤ回路 ３６ ＡＮＤ回路 Ｄ₁ ，Ｄ₂ ，……，Ｄ₁₆ 遅延素子 Ｔ₁ ，Ｔ₂ ，……，Ｔ₄ 中間出力タップ ｓ１ 外部クロック信号 ｓ３ 補正クロック信号 ｓ６ タップ信号 ｓ７ タイミング信号 ｓ８，ｓ９ 波形整形されたタイミング信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力される外部クロック信号を用いて、
   適用するシステムの特性に合った遅延補正量をパルス巾
   とする上記外部クロック信号と同一周期の補正クロック
   信号を生成する補正クロック生成回路と、 直列に接続された多数の遅延素子により構成され、上記
   補正クロック生成回路により生成された補正クロック信
   号を遅延しつつ伝送する遅延回路と、 上記多数の遅延素子の所定間隔ごとに設けた多数の中間
   出力タップと、 上記多数の中間出力タップより出力される信号をそれぞ
   れ入力し、上記補正クロック信号のレベルに最初の過渡
   状態が生じているタップ位置を上記外部クロック信号に
   同期して検出する多数の信号検出回路と、 上記多数の中間出力タップより出力される信号のうち、
   上記多数の信号検出回路で検出されたタップ位置あるい
   はそれよりも１段前の中間出力タップから出力される信
   号をタイミング信号として取り出すようにする選択回路
   とを備えたことを特徴とするタイミング信号発生回路。
2. 【請求項２】 上記多数の信号検出回路はそれぞれ、対
   応する中間出力タップより出力される信号がハイレベル
   のときにハイレベルのフラグ情報を出力するフラグ出力
   回路と、 上記フラグ出力回路より出力されるフラグ情報のレベル
   を反転するインバータと、 上記インバータより出力されるレベル反転されたフラグ
   情報と前段の信号検出回路から送られてくるフラグ情報
   との論理積をとり、その結果を次段の信号検出回路への
   フラグ情報として出力するＡＮＤ回路とで構成され、 上記前段の信号検出回路から送られてくるフラグ情報
   は、初期値がハイレベルに設定されることを特徴とする
   請求項１に記載のタイミング信号発生回路。
3. 【請求項３】 上記選択回路は、上記フラグ出力回路よ
   り出力されるフラグ情報と、上記前段の信号検出回路か
   ら送られてくるフラグ情報と、上記対応する中間出力タ
   ップより出力される信号とのＮＡＮＤ演算を行うＮＡＮ
   Ｄ回路を上記多数の信号検出回路ごとに備え、 上記多数の信号検出回路ごとに備えられたＮＡＮＤ回路
   より出力される信号を合成して出力する合成回路を備え
   て成ることを特徴とする請求項２に記載のタイミング信
   号発生回路。
4. 【請求項４】 上記選択回路は、上記フラグ出力回路よ
   り出力されるフラグ情報と、上記前段の信号検出回路か
   ら送られてくるフラグ情報と、上記前段の信号検出回路
   に対応する中間出力タップより出力される信号とのＮＡ
   ＮＤ演算を行うＮＡＮＤ回路を上記多数の信号検出回路
   ごとに備え、 上記多数の信号検出回路ごとに備えられたＮＡＮＤ回路
   より出力される信号を合成して出力する合成回路を備え
   て成ることを特徴とする請求項２に記載のタイミング信
   号発生回路。
5. 【請求項５】 上記補正クロック生成回路は、生成する
   補正クロック信号の遅延補正量が所定範囲内に収まるよ
   うに調整する調整手段を含むことを特徴とする請求項１
   に記載のタイミング信号発生回路。
6. 【請求項６】 上記選択回路により取り出されたタイミ
   ング信号の波形整形を行う波形整形回路を更に備えたこ
   とを特徴とする請求項１〜５の何れか１項に記載のタイ
   ミング信号発生回路。