JPH1032487A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
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- JPH1032487A JPH1032487A JP8202955A JP20295596A JPH1032487A JP H1032487 A JPH1032487 A JP H1032487A JP 8202955 A JP8202955 A JP 8202955A JP 20295596 A JP20295596 A JP 20295596A JP H1032487 A JPH1032487 A JP H1032487A
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- circuit
- circuits
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- signals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 ２系統の遅延回路を用いることなくＤＬＬ回
路を構成する。 【解決手段】 多数の信号伝送回路Ｄ1 ，Ｄ2 ，……，
Ｄn を直列接続することによって遅延回路を構成し、各
信号伝送回路の入出力段に設けた中間出力タップＴ1 ，
Ｔ2 ，……，Ｔn より出力される信号を用いて信号検出
回路Ｓ1 ，Ｓ2 ，……，Ｓn-m 、ラッチ回路Ｌ1 ，
Ｌ2 ，……，Ｌn-m およびデコード回路４により外部ク
ロック信号の１周期遅延位置を検出し、その１周期遅延
位置に相当する中間出力タップより数段前の中間出力タ
ップから出力される信号を選択回路３で選択してそれを
タイミング信号として出力するようにすることにより、
遅延回路を２系統設けることなく、外部クロック信号の
立ち上がりよりも所定時間早いタイミングで立ち上がる
タイミング信号を発生できるようにする。
路を構成する。 【解決手段】 多数の信号伝送回路Ｄ1 ，Ｄ2 ，……，
Ｄn を直列接続することによって遅延回路を構成し、各
信号伝送回路の入出力段に設けた中間出力タップＴ1 ，
Ｔ2 ，……，Ｔn より出力される信号を用いて信号検出
回路Ｓ1 ，Ｓ2 ，……，Ｓn-m 、ラッチ回路Ｌ1 ，
Ｌ2 ，……，Ｌn-m およびデコード回路４により外部ク
ロック信号の１周期遅延位置を検出し、その１周期遅延
位置に相当する中間出力タップより数段前の中間出力タ
ップから出力される信号を選択回路３で選択してそれを
タイミング信号として出力するようにすることにより、
遅延回路を２系統設けることなく、外部クロック信号の
立ち上がりよりも所定時間早いタイミングで立ち上がる
タイミング信号を発生できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はタイミング信号発生
回路に関し、特に、複数のディレイ素子を用いたＤＬＬ
（Delay Locked Loop ）回路に用いて好適なものであ
る。
回路に関し、特に、複数のディレイ素子を用いたＤＬＬ
（Delay Locked Loop ）回路に用いて好適なものであ
る。
【０００２】
【従来の技術】従来、外部からのクロック信号により任
意の周波数のタイミング信号を発生して出力するための
回路として、ＰＬＬ（Phase Locked Loop ）回路が多く
用いられてきたが、このＰＬＬ回路では電圧制御発振器
（ＶＣＯ）とループフィルタとを用いており、その動作
には長いロックイン時間を必要としていた。したがっ
て、ＰＬＬ回路を一旦パワーダウンしてしまうと、その
後の立ち上がりに時間がかかってしまい、頻繁にパワー
ダウンやパワーセーブモードへの移行が行われるような
システムに適用する場合には不便があった。
意の周波数のタイミング信号を発生して出力するための
回路として、ＰＬＬ（Phase Locked Loop ）回路が多く
用いられてきたが、このＰＬＬ回路では電圧制御発振器
（ＶＣＯ）とループフィルタとを用いており、その動作
には長いロックイン時間を必要としていた。したがっ
て、ＰＬＬ回路を一旦パワーダウンしてしまうと、その
後の立ち上がりに時間がかかってしまい、頻繁にパワー
ダウンやパワーセーブモードへの移行が行われるような
システムに適用する場合には不便があった。
【０００３】近年において動作速度が飛躍的に高速化し
ているＳＤＲＡＭ（シンクロナスＤＲＡＭ＝外部クロッ
クに同期して動作するダイナミックＲＡＭ）では、例え
ば外部クロック信号の１周期が、図４（ａ）に示すよう
に１０ｎｓ（１００ＭＨｚ）である場合に、外部クロッ
ク信号の立ち上がりから有効なメモリ出力が得られるま
での時間ｔＡＣは、５ｎｓ以下程度であることが要求さ
れる。これは、データが確定してから次の外部クロック
信号の立ち上がりまでに、システム側のデータセットア
ップ時間として５ｎｓ程度の時間を必要とするためであ
る。
ているＳＤＲＡＭ（シンクロナスＤＲＡＭ＝外部クロッ
クに同期して動作するダイナミックＲＡＭ）では、例え
ば外部クロック信号の１周期が、図４（ａ）に示すよう
に１０ｎｓ（１００ＭＨｚ）である場合に、外部クロッ
ク信号の立ち上がりから有効なメモリ出力が得られるま
での時間ｔＡＣは、５ｎｓ以下程度であることが要求さ
れる。これは、データが確定してから次の外部クロック
信号の立ち上がりまでに、システム側のデータセットア
ップ時間として５ｎｓ程度の時間を必要とするためであ
る。
【０００４】ＤＬＬ回路は、図４（ｂ）に示すように、
複数のディレイ素子を用いて所定タイミングだけ外部ク
ロック信号の立ち上がりエッジをずらすように補正す
る。そして、このＤＬＬ回路の出力に応じてメモリの動
作を行うことにより、外部クロック信号の立ち上がりか
ら有効なメモリ出力が得られるまでの時間ｔＡＣ′を５
ｎｓ以下の短い時間にすることができるようにするもの
である。
複数のディレイ素子を用いて所定タイミングだけ外部ク
ロック信号の立ち上がりエッジをずらすように補正す
る。そして、このＤＬＬ回路の出力に応じてメモリの動
作を行うことにより、外部クロック信号の立ち上がりか
ら有効なメモリ出力が得られるまでの時間ｔＡＣ′を５
ｎｓ以下の短い時間にすることができるようにするもの
である。
【０００５】図５は、従来のＤＬＬ回路の構成例を示す
図である。図５において、５１は遅延シミュレーション
であり、ＤＬＬ回路での遅延補正量を設定するためのも
のである。ここで、遅延補正量は、このＤＬＬ回路を適
用しようとするシステム（例えばＳＤＲＡＭ）の特性に
応じて設定される。
図である。図５において、５１は遅延シミュレーション
であり、ＤＬＬ回路での遅延補正量を設定するためのも
のである。ここで、遅延補正量は、このＤＬＬ回路を適
用しようとするシステム（例えばＳＤＲＡＭ）の特性に
応じて設定される。
【０００６】この遅延シミュレーション５１の出力側に
は、直列接続された複数の遅延素子５２ａ-1，５２
ａ-2，５２ａ-3，……より成る第１の遅延回路５２ａが
備えられており、各遅延素子の出力段と次段の遅延素子
の入力段との接続点は、中間出力タップ５３-1，５
３-2，５３-3，……として取り出されている。
は、直列接続された複数の遅延素子５２ａ-1，５２
ａ-2，５２ａ-3，……より成る第１の遅延回路５２ａが
備えられており、各遅延素子の出力段と次段の遅延素子
の入力段との接続点は、中間出力タップ５３-1，５
３-2，５３-3，……として取り出されている。
【０００７】また、上記第１の遅延回路５２ａ内で直列
接続された複数の遅延素子５２ａ-1，５２ａ-2，５２ａ
-3，……と一対を成す複数の遅延素子５２ｂ-1，５２ｂ
-2，５２ｂ-3，……より成る第２の遅延回路５２ｂが備
えられており、この第２の遅延回路５２ｂ内の各遅延素
子の出力段と次段の遅延素子の入力段との間には、スイ
ッチ回路５４-1，５４-2，５４-3，……が備えられてい
る。
接続された複数の遅延素子５２ａ-1，５２ａ-2，５２ａ
-3，……と一対を成す複数の遅延素子５２ｂ-1，５２ｂ
-2，５２ｂ-3，……より成る第２の遅延回路５２ｂが備
えられており、この第２の遅延回路５２ｂ内の各遅延素
子の出力段と次段の遅延素子の入力段との間には、スイ
ッチ回路５４-1，５４-2，５４-3，……が備えられてい
る。
【０００８】これらのスイッチ回路５４-1，５４-2，５
４-3，……には、第１の遅延回路５２ａ内の各遅延素子
５２ａ-1，５２ａ-2，５２ａ-3，……間の中間出力タッ
プ５３-1，５３-2，５３-3，……より取り出された信号
と、第２の遅延回路５２ｂ内の各遅延素子５２ｂ-2，５
２ｂ-3，５２ｂ-4，……より出力された信号とがそれぞ
れ入力されるようになっており、外部クロック信号に応
じて何れかの信号を選択して出力するように制御され
る。
４-3，……には、第１の遅延回路５２ａ内の各遅延素子
５２ａ-1，５２ａ-2，５２ａ-3，……間の中間出力タッ
プ５３-1，５３-2，５３-3，……より取り出された信号
と、第２の遅延回路５２ｂ内の各遅延素子５２ｂ-2，５
２ｂ-3，５２ｂ-4，……より出力された信号とがそれぞ
れ入力されるようになっており、外部クロック信号に応
じて何れかの信号を選択して出力するように制御され
る。
【０００９】すなわち、遅延シミュレーション５１と複
数の遅延素子５２ａ-1，５２ａ-2，５２ａ-3，……とを
含めた遅延時間が外部クロック信号の１周期に相当する
位置に対応するスイッチ回路では、中間出力タップより
取り出された信号を選択して出力し、それ以外のスイッ
チ回路では第２の遅延回路５２ｂ内の各遅延素子より出
力された信号を選択して出力するように制御される。
数の遅延素子５２ａ-1，５２ａ-2，５２ａ-3，……とを
含めた遅延時間が外部クロック信号の１周期に相当する
位置に対応するスイッチ回路では、中間出力タップより
取り出された信号を選択して出力し、それ以外のスイッ
チ回路では第２の遅延回路５２ｂ内の各遅延素子より出
力された信号を選択して出力するように制御される。
【００１０】例えば、遅延シミュレーション５１と３つ
の遅延素子５２ａ-1，５２ａ-2，５２ａ-3とを含めた遅
延時間が外部クロック信号の１周期に相当するとして、
左から３番目のスイッチ回路５４-3で中間出力タップ５
３-3からの信号を選択し、それ以外のスイッチ回路５４
-1，５４-2，５４-4，……で各遅延素子からの信号を選
択するように制御される。
の遅延素子５２ａ-1，５２ａ-2，５２ａ-3とを含めた遅
延時間が外部クロック信号の１周期に相当するとして、
左から３番目のスイッチ回路５４-3で中間出力タップ５
３-3からの信号を選択し、それ以外のスイッチ回路５４
-1，５４-2，５４-4，……で各遅延素子からの信号を選
択するように制御される。
【００１１】この場合、遅延シミュレーション５１から
出力され、第１の遅延回路５２ａ内の３つの遅延素子５
２ａ-1，５２ａ-2，５２ａ-3を通過した信号は、中間出
力タップ５３-3を介して第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ-3，５２ｂ-2，５２ｂ-1を通過して出
力される。これにより、第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ-1，５２ｂ-2，５２ｂ-3の合計遅延時
間分だけ外部クロック信号から遅れてタイミング信号が
出力されることになる。その結果を表したものが図４
（ｂ）である。
出力され、第１の遅延回路５２ａ内の３つの遅延素子５
２ａ-1，５２ａ-2，５２ａ-3を通過した信号は、中間出
力タップ５３-3を介して第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ-3，５２ｂ-2，５２ｂ-1を通過して出
力される。これにより、第２の遅延回路５２ｂ内の３つ
の遅延素子５２ｂ-1，５２ｂ-2，５２ｂ-3の合計遅延時
間分だけ外部クロック信号から遅れてタイミング信号が
出力されることになる。その結果を表したものが図４
（ｂ）である。
【００１２】すなわち、外部クロック信号の立ち上がり
から３つの遅延素子５２ｂ-1，５２ｂ-2，５２ｂ-3の合
計遅延時間分だけ遅れてＤＬＬ回路よりタイミング信号
が出力されるが、このタイミング信号の立ち上がりから
次の外部クロック信号の立ち上がりまでの時間ｔＤは、
遅延シミュレーション５１に設定された遅延補正量に等
しく、次の外部クロック信号から見れば、時間ｔＤだけ
早くクロックが立ち上がっていることになる。
から３つの遅延素子５２ｂ-1，５２ｂ-2，５２ｂ-3の合
計遅延時間分だけ遅れてＤＬＬ回路よりタイミング信号
が出力されるが、このタイミング信号の立ち上がりから
次の外部クロック信号の立ち上がりまでの時間ｔＤは、
遅延シミュレーション５１に設定された遅延補正量に等
しく、次の外部クロック信号から見れば、時間ｔＤだけ
早くクロックが立ち上がっていることになる。
【００１３】このときメモリの動作は、このＤＬＬ回路
より出力されるタイミング信号に基づいて行われるの
で、その結果として、ＤＬＬ回路を用いた場合に外部ク
ロック信号の立ち上がりから有効なメモリ出力が得られ
るまでに生じる時間ｔＡＣ′は、ＤＬＬ回路を用いない
場合の時間ｔＡＣに比べて短くなり、５ｎｓ以下にする
ことができる。
より出力されるタイミング信号に基づいて行われるの
で、その結果として、ＤＬＬ回路を用いた場合に外部ク
ロック信号の立ち上がりから有効なメモリ出力が得られ
るまでに生じる時間ｔＡＣ′は、ＤＬＬ回路を用いない
場合の時間ｔＡＣに比べて短くなり、５ｎｓ以下にする
ことができる。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＬＬ回路では、信号の行きと帰りとで遅延回路が
２系統必要であり（図５に示した第１の遅延回路５２ａ
および第２の遅延回路５２ｂ）、しかも、第２の遅延回
路５２ｂ内の各遅延素子５２ｂ-1，５２ｂ-2，５２
ｂ-3，……の間にはスイッチ回路５４-1，５４-2，５４
-3，……が備えられている。
来のＤＬＬ回路では、信号の行きと帰りとで遅延回路が
２系統必要であり（図５に示した第１の遅延回路５２ａ
および第２の遅延回路５２ｂ）、しかも、第２の遅延回
路５２ｂ内の各遅延素子５２ｂ-1，５２ｂ-2，５２
ｂ-3，……の間にはスイッチ回路５４-1，５４-2，５４
-3，……が備えられている。
【００１５】したがって、厳密には上記２系統の遅延回
路の遅延量は同じではなく、遅延シミュレーション５１
に遅延補正量を設定した通りのタイミングでクロック信
号を立ち上げることができないという欠点があった。特
に、通過するスイッチ回路５４-1，５４-2，５４-3，…
…の数が多くなると、それだけ余分な遅延量が増えるの
で、図４（ｂ）に示した時間ｔＤが短くなってしまう。
その結果、外部クロック信号の立ち上がりから有効なメ
モリ出力が得られるまでの時間ｔＡＣが結局は長くなっ
てしまうということがあった。
路の遅延量は同じではなく、遅延シミュレーション５１
に遅延補正量を設定した通りのタイミングでクロック信
号を立ち上げることができないという欠点があった。特
に、通過するスイッチ回路５４-1，５４-2，５４-3，…
…の数が多くなると、それだけ余分な遅延量が増えるの
で、図４（ｂ）に示した時間ｔＤが短くなってしまう。
その結果、外部クロック信号の立ち上がりから有効なメ
モリ出力が得られるまでの時間ｔＡＣが結局は長くなっ
てしまうということがあった。
【００１６】本発明は、このような問題を解決するため
に成されたものであり、２系統の遅延回路を用いること
なくＤＬＬ回路を構成することを目的とする。そして、
これによって外部クロック信号の立ち上がりから有効な
データ出力が得られるまでの時間を常に短くできるよう
にすることを目的とする。
に成されたものであり、２系統の遅延回路を用いること
なくＤＬＬ回路を構成することを目的とする。そして、
これによって外部クロック信号の立ち上がりから有効な
データ出力が得られるまでの時間を常に短くできるよう
にすることを目的とする。
【００１７】
【課題を解決するための手段】本発明のタイミング信号
発生回路は、直列に接続された多数の信号伝送回路によ
り構成され、入力された外部クロック信号を遅延しつつ
伝送する遅延回路と、上記多数の信号伝送回路の各入出
力段に設けた多数の中間出力タップと、上記多数の中間
出力タップより出力される信号に基づいて、上記外部ク
ロック信号の１周期遅延に相当するタップ位置を検出す
る周期検出手段と、上記多数の中間出力タップより出力
される信号のうち、上記周期検出手段で検出されたタッ
プ位置よりも所定段数前の中間出力タップから出力され
る信号を選択してタイミング信号として出力する選択手
段とを備えたことを特徴とする。
発生回路は、直列に接続された多数の信号伝送回路によ
り構成され、入力された外部クロック信号を遅延しつつ
伝送する遅延回路と、上記多数の信号伝送回路の各入出
力段に設けた多数の中間出力タップと、上記多数の中間
出力タップより出力される信号に基づいて、上記外部ク
ロック信号の１周期遅延に相当するタップ位置を検出す
る周期検出手段と、上記多数の中間出力タップより出力
される信号のうち、上記周期検出手段で検出されたタッ
プ位置よりも所定段数前の中間出力タップから出力され
る信号を選択してタイミング信号として出力する選択手
段とを備えたことを特徴とする。
【００１８】本発明の他の特徴とするところは、上記周
期検出手段は、上記多数の中間出力タップより出力され
る信号のうち、信号検出回路ごとに異なる２つの信号を
入力して過渡状態を検出する多数の信号検出回路と、上
記多数の信号検出回路に対応して設けられ、上記多数の
信号検出回路からクロック端子に入力される検出信号を
トリガとして、そのときデータ端子に入力される外部ク
ロック信号のレベルをラッチする多数のラッチ回路と、
上記多数のラッチ回路にラッチされている外部クロック
信号のレベルがどこで反転されているかを見ることによ
って上記外部クロック信号の１周期遅延位置を検出する
デコード回路とで構成されることを特徴とする。
期検出手段は、上記多数の中間出力タップより出力され
る信号のうち、信号検出回路ごとに異なる２つの信号を
入力して過渡状態を検出する多数の信号検出回路と、上
記多数の信号検出回路に対応して設けられ、上記多数の
信号検出回路からクロック端子に入力される検出信号を
トリガとして、そのときデータ端子に入力される外部ク
ロック信号のレベルをラッチする多数のラッチ回路と、
上記多数のラッチ回路にラッチされている外部クロック
信号のレベルがどこで反転されているかを見ることによ
って上記外部クロック信号の１周期遅延位置を検出する
デコード回路とで構成されることを特徴とする。
【００１９】本発明のその他の特徴とするところは、上
記周期検出手段は、上記多数の中間出力タップより出力
される信号のうち、信号検出回路ごとに異なる２つの信
号を入力して過渡状態を検出する多数の信号検出回路
と、上記多数の信号検出回路に対応して設けられ、クロ
ック端子に入力される外部クロック信号をトリガとし
て、そのときデータ端子に入力される上記多数の信号検
出回路からの出力信号のレベルをラッチする多数のラッ
チ回路と、上記多数のラッチ回路にラッチされている信
号のレベルがどこで反転されているかを見ることによっ
て上記外部クロック信号の１周期遅延位置を検出するデ
コード回路とで構成されることを特徴とする。
記周期検出手段は、上記多数の中間出力タップより出力
される信号のうち、信号検出回路ごとに異なる２つの信
号を入力して過渡状態を検出する多数の信号検出回路
と、上記多数の信号検出回路に対応して設けられ、クロ
ック端子に入力される外部クロック信号をトリガとし
て、そのときデータ端子に入力される上記多数の信号検
出回路からの出力信号のレベルをラッチする多数のラッ
チ回路と、上記多数のラッチ回路にラッチされている信
号のレベルがどこで反転されているかを見ることによっ
て上記外部クロック信号の１周期遅延位置を検出するデ
コード回路とで構成されることを特徴とする。
【００２０】本発明のその他の特徴とするところは、上
記多数の信号検出回路は、上記多数の中間出力タップよ
り出力される信号のうち、信号検出回路ごとに異なる２
つの信号を各信号検出回路間でオーバーラップするよう
にして入力することを特徴とする。
記多数の信号検出回路は、上記多数の中間出力タップよ
り出力される信号のうち、信号検出回路ごとに異なる２
つの信号を各信号検出回路間でオーバーラップするよう
にして入力することを特徴とする。
【００２１】本発明は上記技術手段より成るので、外部
クロック信号が直列に接続された多数の信号伝送回路を
遅延しつつ伝送されていく間に、各信号伝送回路の入出
力段に設けた多数の中間出力タップより出力される信号
に基づいて上記外部クロック信号の１周期遅延位置が検
出される。そして、本発明ではその１周期遅延位置に相
当する中間出力タップよりも所定段数前の中間出力タッ
プから出力される信号が選択手段により選択されて、そ
れがタイミング信号として出力される。これにより、遅
延回路を２系統設けることなく、外部クロック信号の立
ち上がりよりも上記所定段数の遅延時間分早いタイミン
グで立ち上がるタイミング信号を発生するＤＬＬ回路を
構成することが可能となる。
クロック信号が直列に接続された多数の信号伝送回路を
遅延しつつ伝送されていく間に、各信号伝送回路の入出
力段に設けた多数の中間出力タップより出力される信号
に基づいて上記外部クロック信号の１周期遅延位置が検
出される。そして、本発明ではその１周期遅延位置に相
当する中間出力タップよりも所定段数前の中間出力タッ
プから出力される信号が選択手段により選択されて、そ
れがタイミング信号として出力される。これにより、遅
延回路を２系統設けることなく、外部クロック信号の立
ち上がりよりも上記所定段数の遅延時間分早いタイミン
グで立ち上がるタイミング信号を発生するＤＬＬ回路を
構成することが可能となる。
【００２２】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明によるタイミング
信号発生回路の第１の実施形態であるＤＬＬ回路の構成
を示す図である。
に基づいて説明する。図１は、本発明によるタイミング
信号発生回路の第１の実施形態であるＤＬＬ回路の構成
を示す図である。
【００２３】図１に示すように、本実施形態のタイミン
グ信号発生回路は、直列に接続された多数の信号伝送回
路Ｄ1 ，Ｄ2 ，……，Ｄn より成る遅延回路を備えてい
る。外部入力端子１より入力された外部クロック信号
は、この遅延回路の各信号伝送回路Ｄ1 ，Ｄ2 ，……，
Ｄn を所定の時間ずつ遅延しながら順次伝送されてい
く。ここで、上記各信号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄ
n への信号入力点は、それぞれ中間出力タップＴ1 ，Ｔ
2 ，……，Ｔn として取り出されている。
グ信号発生回路は、直列に接続された多数の信号伝送回
路Ｄ1 ，Ｄ2 ，……，Ｄn より成る遅延回路を備えてい
る。外部入力端子１より入力された外部クロック信号
は、この遅延回路の各信号伝送回路Ｄ1 ，Ｄ2 ，……，
Ｄn を所定の時間ずつ遅延しながら順次伝送されてい
く。ここで、上記各信号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄ
n への信号入力点は、それぞれ中間出力タップＴ1 ，Ｔ
2 ，……，Ｔn として取り出されている。
【００２４】また、本実施形態のタイミング信号発生回
路は、２つの中間出力タップＴi ，Ｔi+m+1 （ｉ＝１〜
ｎ−ｍ）より取り出される信号を入力とするｎ−ｍ個の
信号検出回路Ｓi （ｉ＝１〜ｎ−ｍ、図１の例の場合ｍ
＝２）を備えるとともに、これら各信号検出回路Ｓ1 ，
Ｓ2 ，……，Ｓn-m のそれぞれに対応したｎ−ｍ個のラ
ッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m を備えている。
路は、２つの中間出力タップＴi ，Ｔi+m+1 （ｉ＝１〜
ｎ−ｍ）より取り出される信号を入力とするｎ−ｍ個の
信号検出回路Ｓi （ｉ＝１〜ｎ−ｍ、図１の例の場合ｍ
＝２）を備えるとともに、これら各信号検出回路Ｓ1 ，
Ｓ2 ，……，Ｓn-m のそれぞれに対応したｎ−ｍ個のラ
ッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m を備えている。
【００２５】上記信号検出回路Ｓ1 ，Ｓ2 ，……，Ｓ
n-m は、多数の信号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄn を
伝送している外部クロック信号のロウレベルとハイレベ
ルとの境界を検出する。すなわち、信号検出回路Ｓ
i （ｉ＝１〜ｎ−ｍ）は、２つの中間出力タップＴi ，
Ｔi+m+1 より取り出される信号に過渡状態が生じている
かどうかを検出し、それを検出した瞬間だけ検出信号を
ラッチ回路Ｌi のクロック端子ＣＫに出力する。ラッチ
回路Ｌi は、クロック端子ＣＫに検出信号が入力された
ときにデータ端子Ｄに入力されている外部クロック信号
をラッチする。
n-m は、多数の信号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄn を
伝送している外部クロック信号のロウレベルとハイレベ
ルとの境界を検出する。すなわち、信号検出回路Ｓ
i （ｉ＝１〜ｎ−ｍ）は、２つの中間出力タップＴi ，
Ｔi+m+1 より取り出される信号に過渡状態が生じている
かどうかを検出し、それを検出した瞬間だけ検出信号を
ラッチ回路Ｌi のクロック端子ＣＫに出力する。ラッチ
回路Ｌi は、クロック端子ＣＫに検出信号が入力された
ときにデータ端子Ｄに入力されている外部クロック信号
をラッチする。
【００２６】このとき、外部クロック信号のロウレベル
とハイレベルとの境界は、多数の信号伝送回路Ｄ1 ，Ｄ
2 ，……，Ｄn を番号の若い方から順に時間と共に移動
していくので、ハイレベルの検出信号を出力する信号検
出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m も番号の若い方から順
に移動していく。したがって、ラッチ回路Ｌ1 ，Ｌ2，
……，Ｌn-m には、外部入力端子１より入力されている
外部クロック信号のレベルが所定時間おきに番号の若い
方から順にラッチされていくことになる。
とハイレベルとの境界は、多数の信号伝送回路Ｄ1 ，Ｄ
2 ，……，Ｄn を番号の若い方から順に時間と共に移動
していくので、ハイレベルの検出信号を出力する信号検
出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m も番号の若い方から順
に移動していく。したがって、ラッチ回路Ｌ1 ，Ｌ2，
……，Ｌn-m には、外部入力端子１より入力されている
外部クロック信号のレベルが所定時間おきに番号の若い
方から順にラッチされていくことになる。
【００２７】これにより、ｎ−ｍ個のラッチ回路Ｌ1 ，
Ｌ2 ，……，Ｌn-m のうち、一番左のラッチ回路Ｌ1 か
ら番号の若い順にハイレベルの信号が連続してラッチさ
れ、それに続く後の番号のラッチ回路にロウレベルの信
号が連続してラッチされる。さらに、それより後の番号
のラッチ回路には、ハイレベルの信号が連続してラッチ
される。ここで、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m
の出力が一旦ハイレベルからロウレベルに落ちてその後
再びハイレベルに立ち上がるところまでが外部クロック
信号の１周期ということになる。
Ｌ2 ，……，Ｌn-m のうち、一番左のラッチ回路Ｌ1 か
ら番号の若い順にハイレベルの信号が連続してラッチさ
れ、それに続く後の番号のラッチ回路にロウレベルの信
号が連続してラッチされる。さらに、それより後の番号
のラッチ回路には、ハイレベルの信号が連続してラッチ
される。ここで、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m
の出力が一旦ハイレベルからロウレベルに落ちてその後
再びハイレベルに立ち上がるところまでが外部クロック
信号の１周期ということになる。
【００２８】これらｎ−ｍ個のラッチ回路Ｌ1 ，Ｌ2 ，
……，Ｌn-m から出力されたハイレベルおよびロウレベ
ルの信号は、デコード回路４に入力される。デコード回
路４は、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m の数に対
応した図示しない多数の出力線を備えている。そして、
このデコード回路４は、２回目にハイレベルの信号が連
続して出力され始めるラッチ回路を検出し、その検出し
たラッチ回路に対応する出力線を選択する。その出力線
の選択結果は、選択回路３に伝えられる。
……，Ｌn-m から出力されたハイレベルおよびロウレベ
ルの信号は、デコード回路４に入力される。デコード回
路４は、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m の数に対
応した図示しない多数の出力線を備えている。そして、
このデコード回路４は、２回目にハイレベルの信号が連
続して出力され始めるラッチ回路を検出し、その検出し
たラッチ回路に対応する出力線を選択する。その出力線
の選択結果は、選択回路３に伝えられる。
【００２９】上記選択回路３には、上記遅延回路中に備
えられている多数の中間出力タップＴ1 ，Ｔ2 ，……，
Ｔn が接続されている。この選択回路３は、これら複数
の中間出力タップＴ1 ，Ｔ2 ，……，Ｔn より出力され
る信号のうち、特定の中間出力タップからの信号だけを
取り出して、それをタイミング信号としてＤＬＬ出力端
子２より出力する。
えられている多数の中間出力タップＴ1 ，Ｔ2 ，……，
Ｔn が接続されている。この選択回路３は、これら複数
の中間出力タップＴ1 ，Ｔ2 ，……，Ｔn より出力され
る信号のうち、特定の中間出力タップからの信号だけを
取り出して、それをタイミング信号としてＤＬＬ出力端
子２より出力する。
【００３０】上記選択回路３は、例えば図３に示すよう
に、４つのゲーティドインバータが並列に接続されて成
る複数組のインバータ手段が多段接続されて構成されて
いる。ここで、基本的には１つのゲーティドインバータ
の入力に対して４つのゲーティドインバータの出力が接
続されている。図３の上段側から順次１つのゲーティド
インバータがゲート選択バスに供給される信号によって
選択され、これによって選択されたタイミング信号が、
最終段の１個のゲーティドインバータから出力される。
に、４つのゲーティドインバータが並列に接続されて成
る複数組のインバータ手段が多段接続されて構成されて
いる。ここで、基本的には１つのゲーティドインバータ
の入力に対して４つのゲーティドインバータの出力が接
続されている。図３の上段側から順次１つのゲーティド
インバータがゲート選択バスに供給される信号によって
選択され、これによって選択されたタイミング信号が、
最終段の１個のゲーティドインバータから出力される。
【００３１】ここで、選択回路３においてどの中間出力
タップからの信号を取り出すかは、上記デコード回路４
でどの信号線を選択しているかによって決定される。す
なわち、選択回路３は、デコード回路４で検出したラッ
チ回路に対し特定の段数だけ若い番号の中間出力タップ
からの信号を選択する。
タップからの信号を取り出すかは、上記デコード回路４
でどの信号線を選択しているかによって決定される。す
なわち、選択回路３は、デコード回路４で検出したラッ
チ回路に対し特定の段数だけ若い番号の中間出力タップ
からの信号を選択する。
【００３２】例えば、デコード回路４で左から３番目の
ラッチ回路Ｌ3 を外部クロック信号の１周期遅延位置と
して検出した場合は、その１周期遅延位置に相当する中
間出力タップＴ6 よりも特定の段数だけ若い番号の中間
出力タップからの信号を選択して出力する。なお、どれ
だけ前の中間出力タップを選択するかは、選択回路３で
の遅延時間も考慮に入れて決定される。
ラッチ回路Ｌ3 を外部クロック信号の１周期遅延位置と
して検出した場合は、その１周期遅延位置に相当する中
間出力タップＴ6 よりも特定の段数だけ若い番号の中間
出力タップからの信号を選択して出力する。なお、どれ
だけ前の中間出力タップを選択するかは、選択回路３で
の遅延時間も考慮に入れて決定される。
【００３３】このように、外部クロック信号の立ち上が
りエッジが得られる中間出力タップよりも何段か前の中
間出力タップからの信号を選んで出力することで、外部
クロック信号の立ち上がりよりも早く立ち上がるタイミ
ング信号が得られるようになる。よって、外部クロック
信号の立ち上がりから有効なメモリ出力が得られるまで
に生じる時間ｔＡＣを５ｎｓ以下の短い時間に抑えるこ
とができる。
りエッジが得られる中間出力タップよりも何段か前の中
間出力タップからの信号を選んで出力することで、外部
クロック信号の立ち上がりよりも早く立ち上がるタイミ
ング信号が得られるようになる。よって、外部クロック
信号の立ち上がりから有効なメモリ出力が得られるまで
に生じる時間ｔＡＣを５ｎｓ以下の短い時間に抑えるこ
とができる。
【００３４】以上のように、本実施形態では、多数の信
号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄnを直列接続すること
によって遅延回路を構成するとともに、各信号伝送回路
Ｄ1，Ｄ2 ，……，Ｄn 間に設けた中間出力タップ
Ｔ1 ，Ｔ2 ，……，Ｔn を選択回路３に接続している。
そして、各中間出力タップＴ1 ，Ｔ2 ，……，Ｔn より
出力される信号を用いて、信号検出回路Ｓ1 ，Ｓ2 ，…
…，Ｓn-m 、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m およ
びデコード回路４で外部クロック信号の１周期遅延位置
を検出し、その１周期遅延位置に相当する中間出力タッ
プより数段前の中間出力タップからの信号を選択回路３
で選択してタイミング信号として出力するようにしてい
る。
号伝送回路Ｄ1 ，Ｄ2 ，……，Ｄnを直列接続すること
によって遅延回路を構成するとともに、各信号伝送回路
Ｄ1，Ｄ2 ，……，Ｄn 間に設けた中間出力タップ
Ｔ1 ，Ｔ2 ，……，Ｔn を選択回路３に接続している。
そして、各中間出力タップＴ1 ，Ｔ2 ，……，Ｔn より
出力される信号を用いて、信号検出回路Ｓ1 ，Ｓ2 ，…
…，Ｓn-m 、ラッチ回路Ｌ1 ，Ｌ2 ，……，Ｌn-m およ
びデコード回路４で外部クロック信号の１周期遅延位置
を検出し、その１周期遅延位置に相当する中間出力タッ
プより数段前の中間出力タップからの信号を選択回路３
で選択してタイミング信号として出力するようにしてい
る。
【００３５】このように、本実施形態では、遅延回路を
２系統設けることなくＤＬＬ回路を構成することができ
た。したがって、２系統の遅延回路の特性が互いに異な
ることによって外部クロック信号の立ち上がりから有効
なデータ出力が得られるまでの時間ｔＡＣが長くなって
しまうことがあるという従来の不都合を防止することが
でき、上記時間ｔＡＣを常に短くすることができる。
２系統設けることなくＤＬＬ回路を構成することができ
た。したがって、２系統の遅延回路の特性が互いに異な
ることによって外部クロック信号の立ち上がりから有効
なデータ出力が得られるまでの時間ｔＡＣが長くなって
しまうことがあるという従来の不都合を防止することが
でき、上記時間ｔＡＣを常に短くすることができる。
【００３６】しかも、本実施形態では、中間出力タップ
Ｔ1 ，Ｔ2 ，……，Ｔn からの信号を信号検出回路
Ｓ1 ，Ｓ2 ，……，Ｓn-m にオーバーラップして入力す
るようにしている。つまり、一番左の信号検出回路Ｓ1
に中間出力タップＴ1 ，Ｔ2 の信号を入力し、次の信号
検出回路Ｓ2 に中間出力タップＴ3 ，Ｔ4 の信号を入力
するという風ではなく、一番左の信号検出回路Ｓ1 に中
間出力タップＴ1 ，Ｔ4 の信号を入力し、次の信号検出
回路Ｓ2 に中間出力タップＴ2 ，Ｔ5 の信号を入力する
という風にしている。これにより、外部クロック信号の
レベルが反転している箇所を必ず見つけることができ、
外部クロック信号の１周期遅延位置を確実に検出するこ
とができる。
Ｔ1 ，Ｔ2 ，……，Ｔn からの信号を信号検出回路
Ｓ1 ，Ｓ2 ，……，Ｓn-m にオーバーラップして入力す
るようにしている。つまり、一番左の信号検出回路Ｓ1
に中間出力タップＴ1 ，Ｔ2 の信号を入力し、次の信号
検出回路Ｓ2 に中間出力タップＴ3 ，Ｔ4 の信号を入力
するという風ではなく、一番左の信号検出回路Ｓ1 に中
間出力タップＴ1 ，Ｔ4 の信号を入力し、次の信号検出
回路Ｓ2 に中間出力タップＴ2 ，Ｔ5 の信号を入力する
という風にしている。これにより、外部クロック信号の
レベルが反転している箇所を必ず見つけることができ、
外部クロック信号の１周期遅延位置を確実に検出するこ
とができる。
【００３７】次に、本発明の第２の実施形態を説明す
る。第２の実施形態も上述した第１の実施形態と発明の
内容自体は同じであるが、外部クロック信号の１周期遅
延位置を検出するための基準が第１の実施形態と異なっ
ている。
る。第２の実施形態も上述した第１の実施形態と発明の
内容自体は同じであるが、外部クロック信号の１周期遅
延位置を検出するための基準が第１の実施形態と異なっ
ている。
【００３８】すなわち、第１の実施形態では、ラッチ回
路Ｌ1 ，Ｌ2 ，……，Ｌn-m のクロック端子ＣＫに信号
検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の検出信号を入力
し、データ端子Ｄに外部クロック信号を入力していたの
に対し、第２の実施形態ではこれとは逆に、クロック端
子ＣＫに外部クロック信号を入力し、データ端子Ｄに信
号検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の出力信号を入力
するようにしている。
路Ｌ1 ，Ｌ2 ，……，Ｌn-m のクロック端子ＣＫに信号
検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の検出信号を入力
し、データ端子Ｄに外部クロック信号を入力していたの
に対し、第２の実施形態ではこれとは逆に、クロック端
子ＣＫに外部クロック信号を入力し、データ端子Ｄに信
号検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の出力信号を入力
するようにしている。
【００３９】この場合、ラッチ回路Ｌ1 ，Ｌ2 ，……，
Ｌn-m は、外部クロック信号が立ち上がった瞬間に信号
検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m から出力されたロウ
レベルあるいはハイレベルの信号を取り込んでラッチす
る。
Ｌn-m は、外部クロック信号が立ち上がった瞬間に信号
検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m から出力されたロウ
レベルあるいはハイレベルの信号を取り込んでラッチす
る。
【００４０】ここで、直列に接続された多数の信号伝送
回路Ｄ1 ，Ｄ2 ，……，Ｄn で構成された遅延回路の中
を外部クロック信号の立ち上がり変化が遅延されつつ伝
送されているので、外部クロック信号の立ち上がりで信
号検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の出力を取り出す
と、１回前の立ち上がり変化がちょうど伝送されている
信号伝送回路の入出力段の中間出力タップにまたがって
信号を取り込んでいる信号検出回路の出力がハイレベル
になる。さらに、２回前の立ち上がり変化がちょうど伝
送されている信号伝送回路の入出力段の中間出力タップ
にまたがって信号を取り込んでいる信号検出回路の出力
がハイレベルになる。
回路Ｄ1 ，Ｄ2 ，……，Ｄn で構成された遅延回路の中
を外部クロック信号の立ち上がり変化が遅延されつつ伝
送されているので、外部クロック信号の立ち上がりで信
号検出回路Ｓ1 ，Ｓ2 ，……，Ｓn-m の出力を取り出す
と、１回前の立ち上がり変化がちょうど伝送されている
信号伝送回路の入出力段の中間出力タップにまたがって
信号を取り込んでいる信号検出回路の出力がハイレベル
になる。さらに、２回前の立ち上がり変化がちょうど伝
送されている信号伝送回路の入出力段の中間出力タップ
にまたがって信号を取り込んでいる信号検出回路の出力
がハイレベルになる。
【００４１】これにより、ｎ−ｍ個のラッチ回路Ｌ1 ，
Ｌ2 ，……，Ｌn-m のほとんどはロウレベルとなるが、
特定のラッチ回路だけがハイレベルとなる。ラッチ回路
Ｌ1，Ｌ2 ，……，Ｌn-m の出力がハイレベルからハイ
レベルに至るところまでが外部クロック信号の１周期と
いうことになり、デコード回路４では、この１周期を検
出する。すなわち、デコード回路４は、１回目にハイレ
ベルの信号が連続して出力され始めるラッチ回路を検出
し、その検出したラッチ回路に対応する出力線を選択す
る。
Ｌ2 ，……，Ｌn-m のほとんどはロウレベルとなるが、
特定のラッチ回路だけがハイレベルとなる。ラッチ回路
Ｌ1，Ｌ2 ，……，Ｌn-m の出力がハイレベルからハイ
レベルに至るところまでが外部クロック信号の１周期と
いうことになり、デコード回路４では、この１周期を検
出する。すなわち、デコード回路４は、１回目にハイレ
ベルの信号が連続して出力され始めるラッチ回路を検出
し、その検出したラッチ回路に対応する出力線を選択す
る。
【００４２】本実施形態においても、外部クロック信号
の立ち上がりよりも所定時間だけ早く立ち上がるような
タイミング信号が得られるようになり、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでに
生じる時間ｔＡＣを５ｎｓ以下の短い時間に抑えること
ができる。そして、このようなＤＬＬ回路を遅延回路を
２系統設けることなく構成することができている。
の立ち上がりよりも所定時間だけ早く立ち上がるような
タイミング信号が得られるようになり、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでに
生じる時間ｔＡＣを５ｎｓ以下の短い時間に抑えること
ができる。そして、このようなＤＬＬ回路を遅延回路を
２系統設けることなく構成することができている。
【００４３】
【発明の効果】本発明は上述したように、多数の信号伝
送回路を直列接続することによって遅延回路を構成し、
各信号伝送回路の入出力段に設けた中間出力タップより
出力される信号を用いて外部クロック信号の１周期遅延
位置を検出し、その１周期遅延位置に相当する中間出力
タップより数段前の中間出力タップから出力される信号
を選択手段で選択してそれをタイミング信号として出力
するようにしたので、遅延回路を２系統設けることな
く、外部クロック信号の立ち上がりよりも所定時間早い
タイミングで立ち上がるタイミング信号を発生するＤＬ
Ｌ回路を構成することが可能となる。
送回路を直列接続することによって遅延回路を構成し、
各信号伝送回路の入出力段に設けた中間出力タップより
出力される信号を用いて外部クロック信号の１周期遅延
位置を検出し、その１周期遅延位置に相当する中間出力
タップより数段前の中間出力タップから出力される信号
を選択手段で選択してそれをタイミング信号として出力
するようにしたので、遅延回路を２系統設けることな
く、外部クロック信号の立ち上がりよりも所定時間早い
タイミングで立ち上がるタイミング信号を発生するＤＬ
Ｌ回路を構成することが可能となる。
【００４４】したがって、本発明のタイミング信号発生
回路をＳＤＲＡＭ等のメモリに適用した場合、メモリの
動作は上述のようにして早いタイミングで出力されるタ
イミング信号に基づいて行われるので、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでの
時間を短くすることができる。その際、本発明では遅延
回路を１系統しか設けていないので、２系統の遅延回路
の特性が互いに異なることによって外部クロック信号の
立ち上がりから有効なデータ出力が得られるまでの時間
が長くなってしまうことがあるという従来の不都合をな
くすことができ、上記時間を常に短くすることができ
る。
回路をＳＤＲＡＭ等のメモリに適用した場合、メモリの
動作は上述のようにして早いタイミングで出力されるタ
イミング信号に基づいて行われるので、外部クロック信
号の立ち上がりから有効なメモリ出力が得られるまでの
時間を短くすることができる。その際、本発明では遅延
回路を１系統しか設けていないので、２系統の遅延回路
の特性が互いに異なることによって外部クロック信号の
立ち上がりから有効なデータ出力が得られるまでの時間
が長くなってしまうことがあるという従来の不都合をな
くすことができ、上記時間を常に短くすることができ
る。
【図１】本発明の第１の実施形態によるタイミング信号
発生回路の構成例を示す図である。
発生回路の構成例を示す図である。
【図２】本発明の第２の実施形態によるタイミング信号
発生回路の構成例を示す図である。
発生回路の構成例を示す図である。
【図３】本実施形態の選択回路の構成例を示す図であ
る。
る。
【図４】ＤＬＬ回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図５】従来のＤＬＬ回路の構成例を示す図である。
１ 外部入力端子 ２ ＤＬＬ出力端子 ３ 選択回路 ４ デコード回路 Ｄ1 ，Ｄ2 ，……，Ｄn 信号伝送回路 Ｔ1 ，Ｔ2 ，……，Ｔn 中間出力タップ Ｓ1 ，Ｓ2 ，……，Ｓn-m 信号検出回路 Ｌ1 ，Ｌ2 ，……，Ｌn-m ラッチ回路
Claims (4)
- 【請求項１】 直列に接続された多数の信号伝送回路に
より構成され、入力された外部クロック信号を遅延しつ
つ伝送する遅延回路と、 上記多数の信号伝送回路の各入出力段に設けた多数の中
間出力タップと、 上記多数の中間出力タップより出力される信号に基づい
て、上記外部クロック信号の１周期遅延に相当するタッ
プ位置を検出する周期検出手段と、 上記多数の中間出力タップより出力される信号のうち、
上記周期検出手段で検出されたタップ位置よりも所定段
数前の中間出力タップから出力される信号を選択してタ
イミング信号として出力する選択手段とを備えたことを
特徴とするタイミング信号発生回路。 - 【請求項２】 上記周期検出手段は、上記多数の中間出
力タップより出力される信号のうち、信号検出回路ごと
に異なる２つの信号を入力して過渡状態を検出する多数
の信号検出回路と、 上記多数の信号検出回路に対応して設けられ、上記多数
の信号検出回路からクロック端子に入力される検出信号
をトリガとして、そのときデータ端子に入力される外部
クロック信号のレベルをラッチする多数のラッチ回路
と、 上記多数のラッチ回路にラッチされている外部クロック
信号のレベルがどこで反転されているかを見ることによ
って上記外部クロック信号の１周期遅延位置を検出する
デコード回路とで構成されることを特徴とする請求項１
に記載のタイミング信号発生回路。 - 【請求項３】 上記周期検出手段は、上記多数の中間出
力タップより出力される信号のうち、信号検出回路ごと
に異なる２つの信号を入力して過渡状態を検出する多数
の信号検出回路と、 上記多数の信号検出回路に対応して設けられ、クロック
端子に入力される外部クロック信号をトリガとして、そ
のときデータ端子に入力される上記多数の信号検出回路
からの出力信号のレベルをラッチする多数のラッチ回路
と、 上記多数のラッチ回路にラッチされている信号のレベル
がどこで反転されているかを見ることによって上記外部
クロック信号の１周期遅延位置を検出するデコード回路
とで構成されることを特徴とする請求項１に記載のタイ
ミング信号発生回路。 - 【請求項４】 上記多数の信号検出回路は、上記多数の
中間出力タップより出力される信号のうち、信号検出回
路ごとに異なる２つの信号を各信号検出回路間でオーバ
ーラップするようにして入力することを特徴とする請求
項２または３に記載のタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202955A JPH1032487A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202955A JPH1032487A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032487A true JPH1032487A (ja) | 1998-02-03 |
Family
ID=16465938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8202955A Withdrawn JPH1032487A (ja) | 1996-07-12 | 1996-07-12 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032487A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
| KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
| ES2206033A1 (es) * | 2002-07-22 | 2004-05-01 | Isae Electronica, S.L. | Conjunto de linterna recargable. |
| JP2005318507A (ja) * | 2004-04-30 | 2005-11-10 | Hynix Semiconductor Inc | 遅延固定ループ回路 |
| CN114546029A (zh) * | 2019-12-30 | 2022-05-27 | 珠海极海半导体有限公司 | 控制芯片、mcu芯片、mpu芯片及dsp芯片 |
-
1996
- 1996-07-12 JP JP8202955A patent/JPH1032487A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
| KR100303777B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
| ES2206033A1 (es) * | 2002-07-22 | 2004-05-01 | Isae Electronica, S.L. | Conjunto de linterna recargable. |
| JP2005318507A (ja) * | 2004-04-30 | 2005-11-10 | Hynix Semiconductor Inc | 遅延固定ループ回路 |
| CN114546029A (zh) * | 2019-12-30 | 2022-05-27 | 珠海极海半导体有限公司 | 控制芯片、mcu芯片、mpu芯片及dsp芯片 |
| CN114546029B (zh) * | 2019-12-30 | 2022-12-02 | 珠海极海半导体有限公司 | 控制芯片、mcu芯片、mpu芯片及dsp芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |