JP3388134B2 - 位相比較回路、ｄｌｌ回路および半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相比較回路、ＤＬ
Ｌ回路および半導体集積回路に関し、特に、遅延段およ
びシフトレジスタを用いて遅延時間の制御を行うＤＬＬ
回路における位相比較回路に関する。近年、半導体集積
回路は高速化および高集積化が進み、クロック信号に対
しても、位相の同期したクロック信号を所定の回路へ供
給して制御することが必要になって来ている。具体的
に、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）にお
いては、ＤＬＬ(Delay Locked Loop) 回路を使用して外
部クロックに位相同期した信号を複数の出力バッファ回
路に対して供給するようになっている。そして、電源投
入時やパワーオンリセット時等において、ＤＬＬ回路が
ロックアップするまでの時間を短縮することが要望され
ている。

【０００２】

【従来の技術】近年のメモリ・デバイスは、例えば、１
００ＭHzを超える動作速度を達成しており、ＤＬＬ等の
技術を利用して外部入力クロック信号と内部出力クロッ
ク信号との位相を合わせることにより、内部のクロック
配線による遅れの影響を除いてアクセス時間の遅れやバ
ラツキを抑える方法が用いられている。

【０００３】このようなＤＬＬ技術では、内部出力クロ
ック信号線の負荷による伝搬遅延を見積もるために、ダ
ミーの回路を設けるようになっている。図１は関連技術
としての半導体集積回路の一例を示すブロック図であ
る。図１において、参照符号１はクロック入力パッド、
２１は入力回路（クロックバッファ）、２２はダミー入
力回路（クロックバッファ）、そして、３はＤＬＬ回路
を示している。さらに、参照符号４１はクロック配線
（リアル配線）、４２はダミー配線、５１は出力回路
（出力バッファ）、５２はダミー出力回路（出力バッフ
ァ）、６はデータ出力パッド、そして、７はダミー負荷
容量を示している。

【０００４】図１に示されるように、ＤＬＬ回路３は、
位相比較回路（ディジタル位相比較器）３１、遅延制御
回路３２、遅延回路３３、および、ダミー遅延回路３４
を備えて構成されている。位相比較回路３１には、外部
クロック（外部入力クロック信号）ＣＬＫが入力回路２
１を介して供給される（信号Ｓ１）と共に、外部クロッ
クＣＬＫがダミー遅延回路３４，ダミー配線４２，ダミ
ー出力回路５２並びにダミー入力回路２２を介して供給
され（信号Ｓ０）、これらの信号Ｓ１およびＳ０の位相
比較を行って遅延制御回路３２を制御するようになって
いる。ここで、ダミー入力回路２２を介して位相比較回
路３１に供給される信号Ｓ０は、通常動作時には、ダミ
ー配線４２等により、ちょうど１クロック分の時間だけ
外部クロックＣＬＫを遅延した信号であり、この１クロ
ック分だけ遅延した信号Ｓ０が入力回路２１を介して供
給される信号Ｓ１と位相比較されることになる。なお、
電源投入時やパワーオンリセット時等においては、ダミ
ー入力回路２２，ダミー配線４２およびダミー出力回路
５２等の動作初期状態の遅延により、信号Ｓ１は、２ク
ロック或いは数クロック分だけ遅延した信号Ｓ０と位相
比較されることもある。

【０００５】ところで、例えば、位相比較回路３１に入
力する信号Ｓ１およびＳ０の位相が１８０度ずれている
場合、比較する両方の信号Ｓ１およびＳ０が共に高レベ
ル“Ｈ”となる期間が存在しないため、位相比較回路３
１による位相比較が行えなくなってしまうことになる。
遅延制御回路３２は、位相比較回路３１からの出力に応
じて、遅延回路３３およびダミー遅延回路３４に対して
同じ遅延量を与えるようにそれぞれ制御するようになっ
ている。従って、出力回路５１におけるクロック信号
（内部クロック信号）は、入力回路２１，遅延回路３
３，クロック配線（リアル配線）４１および出力回路５
１による遅延が、見かけ上、存在しないようなタイミン
グで供給されることになる。

【０００６】ところで、例えば、ＳＤＲＡＭの動作周波
数がさらに速くなり、外部クロックＣＬＫの周期がさら
に短くなると、上述したダミー配線４２等による遅延時
間が該外部クロックＣＬＫの１周期よりも長くなる。具
体的に、入力回路２１の遅延時間，遅延回路３３の最小
の遅延時間，リアル配線４１の遅延時間，および，出力
回路５１の遅延時間の合計（ダミー入力回路２２の遅延
時間，ダミー遅延回路３４の最小の遅延時間，ダミー配
線４２の遅延時間，および，ダミー出力回路５２の遅延
時間の合計に対応）が、外部クロックＣＬＫの１クロッ
ク分の時間（１クロックサイクル）よりも長くなると、
位相比較回路３１では、入力回路２１を介して供給され
る信号Ｓ１と、ダミー入力回路２２の出力信号Ｓ０との
位相比較を行うことができない。すなわち、１クロック
サイクル前の外部クロックから位相同期した内部クロッ
クを生成することができないことになる。

【０００７】また、位相比較回路３１により位相比較を
クロックの各周期毎（各クロックサイクル毎）に行う
と、例えば、ロウアドレスストローブ信号（ＲＡＳ信
号）やコラムアドレスストローブ信号（ＣＡＳ信号）の
出力による電源電圧の変動、或いは、ノイズ等による電
源電圧の変動等のために、遅延制御回路３２による遅延
回路３３（ダミー遅延回路３４）の制御が頻繁に行わ
れ、消費電力が増大することになる。また、位相比較回
路３１に入力する信号Ｓ１およびＳ０が共に高レベル
“Ｈ”となる期間が存在しないと、位相比較回路３１に
よる位相比較が行えなくなって、好ましくない。

【０００８】図２は関連技術としての半導体集積回路の
他の例を示すブロック図である。この図２の半導体集積
回路は、図１に示す半導体集積回路におけるＤＬＬ回路
３の構成を改良したもので、他の構成は図１の半導体集
積回路と同様である。図２に示されるように、ＤＬＬ回
路３は、分周回路３０、位相比較回路（ディジタル位相
比較器）３１、遅延制御回路３２、遅延回路３３、およ
び、ダミー遅延回路３４を備えて構成されている。分周
回路３０には、入力回路２１を介して外部クロックＣＬ
Ｋ（信号Ｓ１：第１の制御信号）が供給され、該外部ク
ロックＣＬＫを分周した信号を出力するようになってい
る。すなわち、分周回路３０は、第１の出力信号（信号
Ｓ２）をダミー遅延回路３４へ出力すると共に、第２の
出力信号（信号Ｓ３）を位相比較回路３１の第１の入力
へ出力するようになっている。位相比較回路３１の第２
の入力には、分周回路３０の第１の出力信号（信号Ｓ
２）が、ダミー遅延回路３４，ダミー配線４２，ダミー
出力回路５２並びにダミー入力回路２２を介して供給
（信号Ｓ０）され、該位相比較回路３１は、これらの信
号Ｓ３および信号Ｓ０の位相比較を行って遅延制御回路
３２を制御するようになっている。なお、遅延回路３３
の出力信号（第２の制御信号）は、ＤＬＬ回路３の出力
信号としてクロック配線（リアル配線）４１を介して出
力回路（対象回路）５１に供給されることになる。

【０００９】遅延制御回路３２は、位相比較回路３１か
らの出力（位相比較結果）に応じて、遅延回路３３およ
びダミー遅延回路３４に対して同じ遅延量を与えるよう
に、各遅延回路３３，３４を制御するようになってい
る。従って、出力回路５１におけるクロック信号（内部
クロック信号）は、入力回路２１，遅延回路３３，リア
ル配線４１および出力回路５１による遅延が、見かけ
上、存在しないようなタイミングで供給されることにな
る。

【００１０】ところで、クロックの周期が入力回路２１
と出力回路５１とそれらの間の配線（クロック配線４
１）等の遅延よりも短くなると、１つ前の外部クロック
からＤＬＬ回路３を用いて内部クロックを生成すること
ができなくなる。そこで、クロックの周期が配線遅延等
よりも短くなる場合には、１つ前の外部クロックではな
く、２つ前の外部クロックから内部クロックを生成する
ようになっている。すなわち、外部クロックＣＬＫの２
周期だけ遅延したタイミングで位相比較回路３１の位相
比較処理を行うようになっている。

【００１１】すなわち、後述する分周回路３０により、
位相比較回路３１で位相を比較する時に、「ＤＬＬ回路
３から出力されたクロック」の立ち上りエッジと「ＤＬ
Ｌ回路３に入力された外部クロックの２周期だけ遅延し
た外部クロック」の立ち上りエッジで同期をとる（ロッ
クする）ようになっている。このように、図２に示す半
導体集積回路（ＤＬＬ回路）は、図１に示す半導体集積
回路に対して、入力回路２１の出力が供給される分周回
路３０を設け、該分周回路３０の第１の出力信号Ｓ２を
ダミー遅延回路３４に供給し、且つ、第２の出力信号Ｓ
３を位相比較回路３１の第１の入力に供給するようにな
っている。ここで、分周回路３０を設けることにより、
例えば、信号Ｓ１およびＳ０の位相が１８０度ずれてい
る場合でも、位相比較回路３１に入力する信号Ｓ３およ
びＳ０には共に高レベル“Ｈ”となる期間が存在するた
め、位相比較回路３１による位相比較を行うことができ
ることになる。また、分周回路３０を設けることによ
り、サンプリング（位相比較処理）の頻度を低減して消
費電力を削減することもできる。

【００１２】図３は図１および図２の半導体集積回路に
おける関連技術としての位相比較回路（位相比較部）の
一構成例を説明するための図であり、図４は図３の位相
比較回路の動作を説明するためのタイミング図である。
図１および図２の半導体集積回路における位相比較回路
３１は、図３に示す位相比較部と、後述する図５に示す
増幅回路部との２つの回路部分で構成されている。図３
において、参照符号φｏｕｔおよびφｅｘｔは、この位
相比較回路で比較する出力信号と外部クロック信号を示
し、信号（比較基準信号）φｅｘｔを基準として信号
（比較対象信号）φｏｕｔの位相が判定され、また、φ
ａ〜φｅは増幅回路部に接続される出力信号を示してい
る。

【００１３】ところで、後述する図１０および図１１に
示す本発明の実施例としての位相比較回路は、図３の位
相比較部および図５の増幅回路部を備えた位相比較回路
に対応するものであり、図２に示す半導体集積回路（Ｄ
ＬＬ回路３）における位相比較回路３１としてそのまま
適用することができる。また、図１０および図１１に示
す本発明の実施例としての位相比較回路は、図１に示す
半導体集積回路における位相比較回路３１としても適用
することができる。

【００１４】図３に示されるように、位相比較回路３１
の位相比較部は、２個のＮＡＮＤゲートで構成されたフ
リップフロップ回路４２１並びに４２２、その状態をラ
ッチするラッチ回路４２５並びに４２６、ラッチ回路の
活性化信号を生成する活性化信号生成回路４２４、およ
び、外部クロック信号φｅｘｔの位相許容値を得る１遅
延分の遅延回路４２３を備えて構成されている。

【００１５】図４（ａ）は比較対象信号φｏｕｔが比較
基準信号φｅｘｔよりも位相が進んでいる場合、すなわ
ち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。

【００１６】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力と
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。

【００１７】次に、図４（ｂ）は比較対象信号φｏｕｔ
と比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏ
ｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高
レベル“Ｈ”になる場合を示している。信号φｏｕｔの
立ち上がり時点とノード６ａ−１の立ち上がり時点との
時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベ
ル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル
“Ｌ”から高レベル“Ｈ”になることによってフリップ
フロップ４２１のノード６ａ−３が低レベル“Ｌ”から
高レベル“Ｈ”に変化する。フリップフロップ４２２で
は、ノード６ａ−１が低レベル“Ｌ”のままなので、逆
に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００１８】さらに、図４（ｃ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、φ
ｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によって２個のフリップフロップ回路４２１と４２２に
変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。そして、最終的には、φ
ｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低
レベル“Ｌ”、φｅが高レベル“Ｈ”になる。

【００１９】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。

【００２０】図５は図１および図２の半導体集積回路に
おける位相比較回路（増幅回路部）の一構成例を説明す
るための図であり、図６は図５の位相比較回路における
ＪＫフリップフロップの動作を説明するためのタイミン
グ図である。図５に示されるように、位相比較回路３１
の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡ
ＮＤゲートおよびインバータで構成される増幅部４２８
との２つの部分を備えて構成されている。ＪＫフリップ
フロップ４２７には、図１０および図１１に示す位相比
較部からの出力信号φａが入力され、信号φａが低レベ
ル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノー
ド７ａ−９および７ａ−１１の電位が交互に低レベル
“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。
増幅部４２８は、ＪＫフリップフロップ４２７の出力信
号と、信号φｂおよびφｄの信号を受けて増幅して出力
する。

【００２１】まず、ＪＫフリップフロップ４２７の動作
を図６のタイミングチャートを参照して説明する。時間
Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”
に変化すると、ノード７ａ−１および７ａ−１０が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノー
ド７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６
および７ａ−７が変化するが、信号φａが低レベル
“Ｌ”であるために、ノード７ａ−８は変化しない。結
局、出力（ノード）７ａ−９は変化せず、出力７ａ−１
１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次
に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノー
ド７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７
ａ−１０は７ａ−７が変化しないので変化せず、出力７
ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、
出力７ａ−１１は変化しない。このように、ＪＫフリッ
プフロップ回路４２７は、信号φａの動きに応じて出力
７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低
レベル“Ｌ”を繰り返す動きをする。

【００２２】図７は図５の位相比較回路における増幅回
路部の動作を説明するためのタイミング図（カウントア
ップ時）であり、図８は図５の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
ト維持時）であり、そして、図９は図５の位相比較回路
における増幅回路部の動作を説明するためのタイミング
図（カウントダウン時）である。次に、増幅部４２８の
動作を、図７〜図９を参照して説明する。

【００２３】図７は、比較基準信号φｅｘｔの立ち上が
りに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００２４】図８は、比較対象信号φｏｕｔが比較基準
信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合の位相比較部
からの入力信号は、信号φｂが低レベル“Ｌ”、信号φ
ｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そし
て、信号φｅが低レベル“Ｌ”である。結局、ノード７
ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００２５】図９は、比較対象信号φｏｕｔが比較基準
信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。

【００２６】

【発明が解決しようとする課題】前述したように、例え
ば、図２に示す半導体集積回路においては、ＤＬＬ回路
３の位相比較回路３１により位相比較を行うタイミング
は、分周回路３０の出力信号（第１の出力信号Ｓ２およ
び第２の出力信号Ｓ３）に従って規定され、例えば、分
周回路３０が入力信号（Ｓ１）を８分周（例えば、図１
９の信号Ｓ３のように、外部クロック（Ｓ１）の２周期
分が第１のレベルで外部クロックの６周期分が第２のレ
ベル）する場合には、外部クロックＳ１（ＣＬＫ）の８
周期に１回のタイミングで位相比較回路３１による位相
比較が行われることになる。

【００２７】従って、遅延制御回路３２を介して行われ
る遅延回路３３（ダミー遅延回路３４）の遅延量の制御
は、外部クロックＣＬＫの８周期に１回だけ遅延段の１
段分だけの遅延量を加算或いは減じることになる。その
ため、電源投入時やパワーオンリセット時等において、
位相比較回路３１に入力する信号（Ｓ３，Ｓ０：比較基
準信号φｅｘｔおよび比較対象信号φｏｕｔ）に大きな
位相差が存在して大きな遅延量を与える必要がある場合
には、例えば、８周期に１つの遅延段分の遅延量しか変
えられないため、ＤＬＬ回路３をロックアップするまで
の時間が長びくことになる。

【００２８】すなわち、ＤＬＬ回路３における位相比較
回路３１に入力する信号Ｓ３およびＳ０が共に高レベル
“Ｈ”となる期間を持たせるため、或いは、消費電力を
低減するためには、分周回路３０の出力信号（第１の出
力信号Ｓ２および第２の出力信号Ｓ３）を多分周（例え
ば、８分周や１６分周）して出力する必要があるが、そ
うすると、電源投入時等におけるＤＬＬ回路のロックア
ップに要する時間が長くなるという課題があった。

【００２９】本発明は、上述した課題に鑑み、電源投入
時等におけるＤＬＬ回路のロックアップに要する時間を
短縮することを目的とする。

【００３０】

【課題を解決するための手段】本発明の第１の形態によ
れば、比較基準信号と比較対象信号の位相差を第１の値
と比較する第１の位相比較部と、前記比較基準信号と前
記比較対象信号の位相差を第２の値と比較する第２の位
相比較部と、前記第１および第２の位相比較部の比較結
果に従って、前記パルス数制御部が出力するパルス数を
制御するパルス数制御部とを備えることを特徴とする位
相比較回路が提供される。さらに、本発明の第２の形態
によれば、入力する第１の制御信号に遅延量を与えて第
２の制御信号を出力する遅延回路と、前記第１の制御信
号に対応した信号を受け取り、前記遅延回路と同じ遅延
量を与えた信号を出力するダミー遅延回路と、該ダミー
遅延回路における遅延量および前記遅延回路における遅
延量を同一の値として共に制御する遅延制御回路と、前
記第１の制御信号に対応した信号を比較基準信号として
受け取ると共に、所定の回路を介して供給される前記ダ
ミー遅延回路からの出力信号を比較対象信号として受け
取り、該比較基準信号と該比較対象信号との位相差に応
じて所定の数のパルス信号を前記遅延制御回路に供給
し、前記遅延回路および前記ダミー遅延回路における遅
延量を制御する位相比較回路とを具備し、該位相比較回
路は、前記比較基準信号および比較対象信号の位相差を
所定の値と比較して判定する位相比較部と、該位相比較
部の判定結果に応じて出力するパルス数を制御するパル
ス数制御部とを備え、前記比較基準信号および比較対象
信号の位相差と比較される所定の値は、前記遅延回路お
よび前記ダミー遅延回路を構成する１段分の遅延段の遅
延量を単位として規定されていることを特徴とするＤＬ
Ｌ回路が提供される。また、本発明の第３の形態によれ
ば、上記本発明の第２の形態のＤＬＬ回路を備えた半導
体集積回路であって、前記遅延回路から出力される第２
の制御信号はリアル配線を介して対象回路へ供給され、
且つ、前記ダミー遅延回路の出力信号は前記リアル配線
および前記対象回路に対応したダミー部を介して前記位
相比較回路へ前記比較対象信号として供給されるように
なっていることを特徴とする半導体集積回路が提供され
る。 さらに、本発明の第４の形態によれば、直列接続さ
れた複数段の遅延ユニット を有し、該複数段の遅延ユニ
ットのうち選択された数に応じた遅延時間だけ入力信号
を遅延する遅延回路と、前記入力信号から生成される基
準信号と対象信号の位相差を第１の値と比較する第１の
位相比較部と、該第１の位相比較部の比較結果に従っ
て、複数の遅延ユニット分の遅延時間をシフトする遅延
制御部と、前記基準信号と対象信号の位相差を前記第１
の値よりも小さい第２の値と比較する第２の位相比較部
とを具備し、前記遅延制御部は、前記第２の位相比較部
の比較結果に従って１つの遅延ユニット分の遅延時間を
シフトすることを特徴とする位相調整回路が提供され
る。

【００３１】これにより、電源投入時等におけるＤＬＬ
回路のロックアップに要する時間を短縮することができ
る。また、ＤＬＬ回路を用いてクロックと同期して動作
する半導体集積回路において、このＤＬＬ回路のロック
アップ時間の短縮は、該半導体集積回路を用いて構築し
たシステムの性能や安定性を向上させる上で重要であ
る。

【００３２】なお、本願発明は、図２に示すような分周
回路を有するＤＬＬ回路に適用した場合にロックアップ
時間の短縮という効果が得られるだけでなく、図１に示
すようなＤＬＬ回路に対して適用した場合でも、ロック
アップ時間の短縮という効果は同様に得られることにな
る。

【００３３】

【発明の実施の形態】以下、図面を参照して本発明に係
る位相比較回路、ＤＬＬ回路および半導体集積回路の実
施例を説明する。図１０および図１１は本発明に係る半
導体集積回路における位相比較回路（位相比較部および
増幅部）の一実施例を示す回路図である。ここで、図１
０および図１１に示す本実施例の位相比較回路は、前述
した図３の位相比較部および図５の増幅回路部を備えた
位相比較回路に対応するものであり、関連技術としての
図２に示す半導体集積回路（ＤＬＬ回路３）における位
相比較回路３１としてそのまま適用することができる。
なお、図１０および図１１に示す本実施例の位相比較回
路は、図１に示す関連技術としての半導体集積回路（Ｄ
ＬＬ回路３）における位相比較回路３１としても適用す
ることが可能である。

【００３４】図１０および図１１において、参照符号φ
ｏｕｔおよびφｅｘｔは、この位相比較回路で比較する
出力信号と外部クロック信号を示し、信号（比較基準信
号：Ｒｅｆ）φｅｘｔを基準として信号（比較対象信
号：Ｉｎ）φｏｕｔの位相が判定されることになる。ま
た、参照符号φａ〜φｅは、増幅回路部に接続される出
力信号を示している。

【００３５】図１０および図１１に示す位相比較回路
と、前述した図３（位相比較回路の位相比較部）との比
較から明らかなように、本実施例の位相比較回路３１
は、２個のＮＡＮＤゲートで構成されたフリップフロッ
プ回路４２１並びに４２２、その状態をラッチするラッ
チ回路４２５並びに４２６、これらのラッチ回路４２５
並びに４２６の活性化信号を生成する活性化信号生成回
路４２４、および、外部クロック信号φｅｘｔ（Ｒｅ
ｆ）の位相許容値を得る１遅延分（１ｔｄ）の遅延回路
４２３を備えている。ここで、１ｔｄは遅延段の１段分
の遅延時間を示している。また、参照符号４２０は、第
１の位相比較部を示している。

【００３６】また、図１０および図１１に示す位相比較
回路と前述した図５（位相比較回路の増幅回路部）との
比較から明らかなように、本実施例の位相比較回路３１
は、ＪＫフリップフロップ４２７、および、ＮＡＮＤゲ
ート並びにインバータで構成される増幅部４２８を備え
ている。ここで、本実施例の位相比較回路では、増幅部
４２８において、ノード７ａ−１２は直列接続された５
段のインバータの出力として与えられ、同様に、ノード
７ａ−１３も直列接続された５段のインバータの出力と
して与えらる点において、図５に示す増幅部とは異なっ
ているが、基本的な構成は同様である。また、図１０お
よび図１１に示す位相比較回路において、ＪＫフリップ
フロップ４２７に供給される信号φａは図５に示す増幅
部とは異なっている。

【００３７】さらに、図１０および図１１に示されるよ
うに、本実施例の位相比較回路３１は、２個のＮＡＮＤ
ゲートで構成されたフリップフロップ回路４１１並びに
４１２、その状態をラッチするラッチ回路４１５並びに
４１６、外部クロック信号φｅｘｔ（Ｒｅｆ）の位相許
容値を得る８遅延分（８ｔｄ）の遅延回路４１３、およ
び、比較対象信号φｏｕｔ（Ｉｎ）を４遅延分（４ｔ
ｄ）だけ遅延させる遅延回路４１４を備えている。ここ
で、遅延時間４ｔｄを与える遅延回路４１４は、遅延回
路４１３における遅延時間８ｔｄから４ｔｄ分だけずら
し、遅延回路４１３により±４ｔｄ（全体で８ｔｄ）の
位相許容値を得るようになっている。ここで、参照符号
４１０は、第２の位相比較部を示している。

【００３８】そして、本実施例の位相比較回路３１は、
複数のインバータおよびＮＡＮＤゲートで構成されたオ
シレータ回路５０３、該オシレータ回路の出力パルスを
カウントするカウンタ回路５００、オシレータの動作を
制御するオシレータ制御回路５０４、および、ＪＫフリ
ップフロップ４２７に供給される信号φａを選択制御す
る信号選択回路５０５を備えている。ここで、カウンタ
回路５００は、２段のカウンタ５０１および５０２を備
えて構成されている。図１０および図１１に示されるよ
うに、本実施例の位相比較回路３１は、図１或いは図２
の半導体集積回路におけるＤＬＬ回路３の位相比較回路
３１としてそのまま適用可能なものであり、比較基準信
号φｅｘｔおよび比較対象信号φｏｕｔの立ち上りエッ
ジを位相比較し、遅延制御回路３２へ供給する制御信号
φＳＯ，φＳＥ，φＲＯ，φＲＥにより、シフトレジス
タ（遅延制御回路３２：図２２参照）におけるシフト
（右或いは左にシフト）を制御して遅延段（遅延回路３
３およびダミー遅延回路３４）による遅延量を加減する
ようになっている。ここで、φＲＥは偶数段の加算制御
信号を示し、φＲＯは奇数段の加算制御信号を示し、φ
ＳＥは偶数段の減算制御信号を示し、そして、φＳＯは
奇数段の減算制御信号を示している。そして、後述する
ように、比較対象信号φｏｕｔの位相が比較基準信号φ
ｅｘｔの位相よりも進んでいるとき、偶数段の加算制御
信号φＲＥおよび／または奇数段の加算制御信号φＲＯ
が遅延制御回路（３２）へ出力されて遅延回路（３３）
およびダミー遅延回路（３４）における遅延量が増大さ
れる。また、比較対象信号φｏｕｔの位相が比較基準信
号φｅｘｔの位相よりも遅れているとき、偶数段の減算
制御信号φＳＥおよび／または奇数段の減算制御信号φ
ＳＯが遅延制御回路（３２）へ出力されて遅延回路（３
３）およびダミー遅延回路（３４）における遅延量が減
少される。

【００３９】このとき、本実施例の位相比較回路では、
比較基準信号φｅｘｔおよび比較対象信号φｏｕｔの位
相差が大きい場合、コントロール信号に複数のパルス
（本実施例では、４つのパルス）を出力し、シフトレジ
スタ（遅延制御回路３２）を複数段シフトさせることに
より、遅延量を大きく補正できるようになっている。こ
こで、本実施例において、比較基準信号φｅｘｔおよび
比較対象信号φｏｕｔの位相差を比較する所定の値は、
後述する遅延回路（３３）およびダミー遅延回路（３
４）を構成する１段分の遅延段の遅延量（１ｔｄ）を単
位として決められるようになっている。

【００４０】以下、本実施例の位相比較回路の動作を説
明する。図１０および図１１において、第１の位相比較
部４２０は、比較対象信号φｏｕｔ（Ｉｎ）を、比較基
準信号φｅｘｔ（Ｒｅｆ）に対して＋１ｔｄの範囲で位
相比較する。なお、１ｔｄは遅延回路３３およびダミー
遅延回路３４（図２１参照）に使用されている１つの遅
延段（遅延素子）の遅延時間、すなわち、１段分の遅延
段の遅延量を示している。

【００４１】すなわち、第１の位相比較部４２０は、比
較対象信号φｏｕｔと比較基準信号φｅｘｔとの位相差
ｔｄｐ（比較基準信号φｅｘｔに対する比較対象信号φ
ｏｕｔの位相：ｔｄｐ＝φｏｕｔ−φｅｘｔ）が、ｔｄ
ｐ＞０ならスロー(SLOW)、０≧ｔｄｐ≧−１ｔｄならジ
ャスト(JUST)、そして、−１ｔｄ＞ｔｄｐならファース
ト(FAST)と判定するようになっている。

【００４２】同様に、第２の位相比較部４１０は、比較
対象信号φｏｕｔを、比較基準信号φｅｘｔに対して±
４ｔｄの範囲で位相比較するもので、比較対象信号φｏ
ｕｔと比較基準信号φｅｘｔとの位相差ｔｄｐが、４ｔ
ｄ＜ｔｄｐならスロー(SLOW:ベリースロー(VERY SLOW)
に対応) 、４ｔｄ≧ｔｄｐ≧−４ｔｄならジャスト(JUS
T)、そして、−４ｔｄ＞ｔｄｐならファースト(FAST:ベ
リーファースト(VERYFAST) に対応) と判定するように
なっている。

【００４３】もし、第２の位相比較部４１０がスロー
（ベリースロー）或いはファースト（ベリーファース
ト）であると判定すると、ラッチ回路４１５および４１
６の出力信号である信号Ｎ００およびＮ０１、或いは、
信号Ｎ１０およびＮ１１が高レベル“Ｈ”となり、オシ
レータ制御回路５０４における信号Start に低レベル
“Ｌ”のパルスが出力される。これにより、オシレータ
活性化信号OscEn が高レベル“Ｈ”となって、カウンタ
回路５００およびオシレータ回路５０３が活性化（イネ
ーブル状態）される。

【００４４】カウンタ回路５００は、オシレータ回路５
０３の発振した信号数をカウントしており、オシレータ
活性化信号OscEn が高レベル“Ｈ”になるとオシレータ
回路５０３が発振するが、カウンタ回路５００はオシレ
ータ回路５０３の発振した信号数（パルス）をカウント
し、所定のカウント数に達すると、オシレータ制御回路
５０４における信号Stopに低レベル“Ｌ”が出力され、
オシレータ活性化信号OscEn が低レベル“Ｌ”となる。
これにより、オシレータ回路５０３は発振を停止し、カ
ウンタ回路５００はリセット状態（カウント数が０に戻
る）となる。

【００４５】ここで、オシレータ回路５０３の発振した
信号数（パルス）を何回カウントしたら、該オシレータ
回路の発振を停止するかは、カウンタ回路５００の構成
により任意に設定することができる。なお、カウンタ回
路５００、オシレータ回路５０３、および、オシレータ
制御回路５０４（信号選択回路５０５）は、位相比較部
（第１の位相比較部４２０および第２の位相比較部４１
０）の比較結果に応じて出力するパルス数を制御するパ
ルス数制御部を構成している。

【００４６】そして、図１０および図１１に示す本実施
例では、第２の位相比較部４１０がスロー（ベリースロ
ー）或いはファースト（ベリーファースト）であると判
定すると、比較対象信号φｏｕｔおよび比較基準信号φ
ｅｘｔを位相比較をした段階で１つのパルスが出力さ
れ、さらに、オシレータ回路５０３の発振により３つの
パルスが出力され、これにより４つのパルス信号が出力
されて４ｔｄ分の遅延量の補正が行われることになる。

【００４７】すなわち、カウンタ回路５００におけるノ
ードｎ１００およびｎ１０１が共に高レベル“Ｈ”とな
った時に、オシレータ回路５０３の発振が停止するよう
になっている。なお、ノードｎ１００およびｎ１０１
は、それぞれ二進数の一桁目および二桁目に対応し、従
って、ノードｎ１００およびｎ１０１が共に高レベル
“Ｈ”となるのは、十進数の３に相当する。

【００４８】そして、出力されたパルスは、信号選択回
路５０５により信号Ｐｕ（φａ）としてまとめられ、Ｊ
Ｋフリップフロップ４２７に供給される。シフトレジス
タ（遅延制御回路３２）は、レジスタをシフトさせる
時、偶数番目のレジスタと奇数番目のレジスタとを区別
して制御する必要があるため、ＪＫフリップフロップ４
２７は、最後にシフトさせたレジスタが偶数であるか奇
数であるかを記憶しておくと共に、位相比較の結果を遅
延量の加算或いは減算として出力する時、偶数段か．奇
数段かを選択する選択信号を出力する。つまり、信号Ｐ
ｕにパルスが入力する度に、ＪＫフリップフロップ４２
７の出力が偶数段用出力（制御信号φＳＥ，φＲＥ）か
ら奇数段用出力（制御信号φＳＯ，φＲＯ）へ、或い
は、奇数段用出力（制御信号φＳＯ，φＲＯ）から偶数
段用出力（制御信号φＳＥ，φＲＥ）へと変化する。

【００４９】そして、もし、第１の位相比較部４２０が
スロー或いはファーストであると判定すると、制御信号
φＳＯ，φＲＯ、または、制御信号φＳＥ，φＲＥに１
回パルスが出る。さらに、もし、第２の位相比較部４１
０がスロー（ベリースロー）或いはファースト（ベリー
ファースト）であると判定すると、第１の位相比較部４
２０のスロー或いはファーストの結果を受けて（第２の
位相比較部４１０がスロー或いはファーストであると判
定する時、必ず第１の位相比較部４２０のスロー或いは
ファーストの判定結果は該第２の位相比較部４１０のス
ロー或いはファーストの判定結果に一致する）、制御信
号φＳＯ，φＳＥ、または、制御信号φＲＯ，φＲＥに
４回パルスが出ることになる。

【００５０】従って、第１の位相比較部４２０および第
２の位相比較部４１０の両方の判定結果により、比較対
象信号φｏｕｔと比較基準信号φｅｘｔとの位相差ｔｄ
ｐ（比較基準信号φｅｘｔに対する比較対象信号φｏｕ
ｔの位相：ｔｄｐ＝φｏｕｔ−φｅｘｔ）が、ｔｄｐ＞
４ｔｄならベリースロー(VERY SLOW) と判定して制御信
号φＳＯおよびφＳＥに合計４回のパルスを出力し、４
ｔｄ≧ｔｄｐ＞０ならスロー(SLOW)と判定して制御信号
φＳＯまたはφＳＥに１回のパルスを出力し、０≧ｔｄ
ｐ≧−１ｔｄならジャスト(JUST)と判定して制御信号φ
ＲＯ，φＲＥ，φＳＯ，φＳＥにパルスを出力せず（そ
の時の遅延量を維持）、−１ｔｄ＞ｔｄｐ≧−４ｔｄな
らファースト(FAST)と判定して制御信号φＲＯまたはφ
ＲＥに１回のパルスを出力し、そして、−４ｔｄ＞ｔｄ
ｐならベリーファースト(VERY FAST) と判定して制御信
号φＲＯおよびφＲＥに合計４回のパルスを出力する。

【００５１】このように、位相比較部３１は、ｍおよび
ｎを異なる自然数でｍ＜ｎとして、比較基準信号φｅｘ
ｔおよび比較対象信号φｏｕｔの位相差ｔｄｐをｍ段分
の遅延段の遅延量ｍｔｄ（例えば、１ｔｄ）と比較して
判定する第１の位相比較部４２０と、該比較基準信号お
よび比較対象信号の位相差ｔｄｐをｎ段分の遅延段の遅
延量ｎｔｄ（例えば、４ｔｄ）と比較して判定する第２
の位相比較部４１０とを備え、これら第１および第２の
位相比較部４２０，４１０の判定結果に従って、パルス
数制御部が出力するパルス数を制御するようになってい
る。

【００５２】ここで、ベリーファーストおよびベリース
ローの時に出力されるパルス数は４回に限定されず、例
えば、８回等としてもよい。この場合には、例えば、カ
ウンタ回路５００を２段のカウンタ５０１および５０２
から、さらに１段のカウンタ（５０１、５０２と同様の
もの）を設けた３段のカウンタとして構成することにな
る。或いは、カウンタ回路５００におけるノードｎ１０
１の代わりにノードＮ２から出力信号を取り出す（ノー
ドＮ２の信号をノードｎ１０１の信号として使用する）
ことにより、ベリーファーストおよびベリースローの時
に出力されるパルス数を３回にすることもできる。この
場合、製造された半導体集積回路（ＤＬＬ回路）の特性
に応じてトリミングを行って、出力パルス数を設定する
ようにしてもよい。すなわち、回路が形成されたチップ
上の所定の配線を切断することにより、出力パルス数を
３回または４回に設定するようにしてもよい。さらに、
図１０および図１１に示す回路は、位相比較回路の一構
成例であり、様々に変形することができるのはもちろん
である。

【００５３】なお、第１の位相比較部４２０における比
較（判定）を±１ｔｄで行う場合には、遅延回路４２３
の遅延量を１ｔｄから２ｔｄとし、比較対象信号φｏｕ
ｔを１ｔｄの遅延量を有する遅延回路を介して供給すれ
ばよい。このとき、第１の位相比較部４２０は、比較対
象信号φｏｕｔと比較基準信号φｅｘｔとの位相差ｔｄ
ｐ（比較基準信号φｅｘｔに対する比較対象信号φｏｕ
ｔの位相：ｔｄｐ＝φｏｕｔ−φｅｘｔ）が、−１ｔｄ
＞ｔｄｐならファースト(FAST)、１ｔｄ≧ｔｄｐ≧−１
ｔｄならジャスト(JUST)、そして、ｔｄｐ＞１ｔｄなら
スロー(SLOW)と判定することになる。

【００５４】図１２〜図１６は図１０および図１１に示
す位相比較回路のシミュレーション結果を示す図であ
り、図１２はベリーファースト(VERY FAST) の時の波形
を示し、図１３はファースト(FAST)の時の波形を示し、
図１４はジャスト(JUST)の時の波形を示し、図１５はス
ロー(SLOW)の時の波形を示し、そして、図１６はベリー
スロー(VERY SLOW) の時の波形を示している。なお、以
下の説明では、比較基準信号φｅｘｔに対する比較対象
信号φｏｕｔの位相ｔｄｐを、ｔｄｐ＝φｏｕｔ−φｅ
ｘｔとして説明する。

【００５５】まず、図１２に示されるように、比較対象
信号φｏｕｔ（Ｉｎ）が比較基準信号φｅｘｔ（Ｒｅ
ｆ）に対して４ｔｄよりも大きく進んでいるとき（−４
ｔｄ＞ｔｄｐ）場合、ベリーファースト(VERY FAST) と
判定されて、位相比較のタイミング時にそれぞれ制御信
号φＲＯおよびφＲＥに対して交互に２回ずつ（合計４
回）のパルスが出力される。ここで、１段分の遅延段に
よる遅延量（１つの遅延素子による遅延時間）は、６０
psec.(０．０６nsec.)であり、以下の各シミュレーショ
ン結果を示す図でも同様である。これにより、遅延回路
３３およびダミー遅延回路３４では遅延素子４つ分の遅
延時間（４段の遅延段分の遅延量）が加えられた信号、
すなわち、遅延素子４つ分の遅延時間だけさらに遅れた
信号が出力される。なお、図１２に示すシミュレーショ
ン（拡大図参照）では、当初（例えば、電源投入時
等）、比較対象信号φｏｕｔが比較基準信号φｅｘｔよ
りも２０ｔｄだけ進んでいる（ｔｄｐ＝−１．２nsec.)
場合が示されている。２回の制御信号φＲＯが５度出力
され、且つ、２回の制御信号φＲＥが５度出力されると
（４回のパルス信号φＲＯ，φＲＥが５度出力される
と）、ジャストの状態（０≧ｔｄｐ≧−１ｔｄ）になる
様子が示されている。ここで、ベリーファーストとジャ
ストの間に、ファースト（−１ｔｄ＞ｔｄｐ≧−４ｔ
ｄ）と判定され、図１３に示す処理が行われることもあ
り得るのはいうまでもない。なお、ベリースローの場合
も同様である。

【００５６】また、図１３に示されるように、比較対象
信号φｏｕｔが比較基準信号φｅｘｔよりも１ｔｄより
大きくて４ｔｄ以下の範囲で進んでいる（−１ｔｄ＞ｔ
ｄｐ≧−４ｔｄ）場合、ファースト(FAST)と判定され、
制御信号φＲＯまたはφＲＥに１回のパルスが出力され
る。これにより、遅延回路３３およびダミー遅延回路３
４では遅延素子１つ分の遅延時間（１段の遅延段分の遅
延量）が加えられた信号、すなわち、遅延素子１つ分の
遅延時間だけさらに遅れた信号が出力される。なお、図
１３に示すシミュレーション（拡大図参照）では、当
初、比較対象信号φｏｕｔが比較基準信号φｅｘｔより
も約３．３ｔｄだけ進んでいる（ｔｄｐ＝−０．２nse
c.)場合が示され、１回の制御信号φＲＯが２度出力さ
れ、且つ、１回の制御信号φＲＥが１度出力されると、
ジャストの状態（０≧ｔｄｐ≧−１ｔｄ）になる様子が
示されている。

【００５７】さらに、図１４に示されるように、比較対
象信号φｏｕｔが比較基準信号φｅｘｔよりも１ｔｄ以
下の範囲で進んでいる（０≧ｔｄｐ≧−１ｔｄ）場合、
ジャスト(JUST)と判定されて、制御信号φＲＯ，φＲ
Ｅ，φＳＯ，φＳＥにパルスは出力されない。すなわ
ち、遅延回路３３およびダミー遅延回路３４における遅
延量が維持されて、それまでと同じ遅延量が与えられた
信号が出力される。なお、図１４に示すシミュレーショ
ン（拡大図参照）では、当初、比較対象信号φｏｕｔが
比較基準信号φｅｘｔよりも約０．３ｔｄだけ進んでい
る（ｔｄｐ＝−０．０２nsec.)場合が示されている。

【００５８】そして、図１５に示されるように、比較対
象信号φｏｕｔが比較基準信号φｅｘｔよりも４ｔｄ以
下の範囲で遅れている（４ｔｄ≧ｔｄｐ＞０）場合、ス
ロー(SLOW)と判定され、制御信号φＳＯまたはφＳＥに
１回のパルスが出力される。これにより、遅延回路３３
およびダミー遅延回路３４では遅延素子１つ分の遅延時
間（１段の遅延段分の遅延量）が差し引かれた信号、す
なわち、遅延素子１つ分の遅延時間だけ遅延量が減らさ
れた信号が出力される。なお、図１５に示すシミュレー
ション（拡大図参照）では、当初、比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも２．５ｔｄだけ遅れて
いる（ｔｄｐ＝＋０．１５nsec.)場合が示され、１回の
制御信号φＲＯが１度出力され、且つ、１回の制御信号
φＲＥが１度出力されると、ジャストの状態（０≧ｔｄ
ｐ≧−１ｔｄ）になる様子が示されている。

【００５９】また、図１６に示されるように、比較対象
信号φｏｕｔが比較基準信号φｅｘｔよりも４ｔｄより
大きく遅れている（ｔｄｐ＞４ｔｄ）場合、ベリースロ
ー(VERY SLOW) と判定され、位相比較のタイミング時に
制御信号φＳＯおよびφＳＥに対して交互に２回ずつ
（合計４回）のパルスが出力される。これにより、各タ
イミングで遅延回路３３およびダミー遅延回路３４では
遅延素子４つ分の遅延時間（４段の遅延段分の遅延量）
が差し引かれた信号、すなわち、遅延素子４つ分の遅延
時間だけ遅延量が減らされた信号が出力される。なお、
図１６に示すシミュレーション（拡大図参照）では、当
初、比較対象信号φｏｕｔが比較基準信号φｅｘｔより
も２０ｔｄだけ遅れている（ｔｄｐ＝＋１．２nsec.)場
合が示されている。

【００６０】以上において、ベリーファーストおよびベ
リースローの時に出力されるパルス数は４回に限定され
ず、様々に変更し得るのは前述した通りである。また、
比較対象信号φｏｕｔと比較基準信号φｅｘｔとの位相
差ｔｄｐを判別する値も、１ｔｄ，０および±４ｔｄに
限定されるものではない。図１７は図１０および図１１
に示す位相比較回路におけるタイミングを説明するため
の図であり、図１７（ａ）は図１の半導体集積回路にお
ける位相比較回路に入力する信号に対応し、図１７
（ｂ）は図２の半導体集積回路における位相比較回路３
に入力する信号に対応している。ここで、外部クロック
（Ｓ１：比較基準信号φｅｘｔ）の１周期の時間ｔＣＬ
Ｋ＝４nsec. とし、位相比較回路に入力する信号の差
（比較基準信号φｅｘｔ（Ｓ１）と比較対象信号φｏｕ
ｔ（Ｓ０）との時間差）を５nsec. とする。なお、図１
７（ｂ）は、後述する図１９に対応している。

【００６１】図１７（ａ）に示されるように、分周をし
ない場合、Ｔｂの位置に合わせるべきであるが、１周期
の時間ｔＣＬＫが伸びた時にはＴａになるかもしれな
い。すなわち、比較基準信号φｅｘｔと比較対象信号φ
ｏｕｔの遅れと１周期の時間ｔＣＬＫの関係によって位
相をＴａ，Ｔｂ，Ｔｃ，Ｔｄ，…のどれにするか制御し
なくてはならず、この制御は困難を伴う。なお、位相比
較回路は、まず比較する入力信号がそれぞれ低レベル
“Ｌ”となり、これがリセット状態になる。次に、どち
らか一方の入力信号が先に高レベル“Ｈ”になるが、両
方共に高レベル“Ｈ”の状態を経由してリセット状態に
戻らなくてはならない。つまり、比較し合うクロック同
士（比較基準信号φｅｘｔおよび比較対象信号φｏｕ
ｔ）はパルスが重なりあっていないと位相比較すること
ができない。

【００６２】しかしながら、例えば、比較基準信号φｅ
ｘｔと比較対象信号φｏｕｔの遅れが最大５nsec. で、
１周期の時間ｔＣＬＫの最小が４nses. と分かっている
ならば、外部クロックＳ１（φｅｘｔ）を８分周し、図
１７（ｂ）に示すように、パルスのデュティ比を１対３
にすると、必ず高レベル“Ｈ”となる部分が重なり（こ
れは位相比較器の特性上重要である）、比較基準信号φ
ｅｘｔの立ち上がりエッジとそれに対応する比較対象信
号φｏｕｔの立ち上がりエッジが一意的に決まることに
なる。

【００６３】図１８は図２の半導体集積回路における分
周回路の一例を示す回路図であり、図１９は図１８の分
周回路の各ノードの信号波形を示す図である。ここで、
図１８に示す分周回路３０は、図１９の波形図から明ら
かなように、入力信号Ｓ１（外部クロックＣＬＫ）を８
分周して、外部クロックＣＬＫの２クロックサイクル分
の期間が高レベル“Ｈ”（または、低レベル“Ｌ”）
で、６サイクル分の期間が低レベル“Ｌ”（または、高
レベル“Ｈ”）となる信号Ｓ２（信号Ｓ３）を生成する
ものである。

【００６４】図１８に示されるように、分周回路３０
は、複数のナンドゲートおよびインバータより成る３段
のカウンタ３０１〜３０３として構成され、該分周回路
３０に対して信号Ｓ１（入力回路２１を介した外部クロ
ックＣＬＫ）を供給して、図１９に示すような第１およ
び第２の出力信号Ｓ２およびＳ３を生成するようになっ
ている。なお、図１９において、参照符号Ａは１つ目の
カウンタ３０１の出力信号、Ｂは２つ目のカウンタ３０
２の出力信号であり、各信号波形は、図１９に示す通り
である。また、分周回路３０は、複数のナンドゲートお
よびインバータより成る３段のカウンタで構成するもの
に限定されず、様々な論理ゲートの組み合わせとして構
成することができるのはいうまでもない。

【００６５】図２０は図１８の分周回路を使用した半導
体集積回路の動作を説明するためのタイミング図であ
る。図２０に示されるように、分周回路３０は、入力回
路２１の出力である信号Ｓ１（外部クロックＣＬＫ）を
受けて、２周期の間（図２０中の期間ａａ）だけ高レベ
ル“Ｈ”で、６周期の間（図２０中の期間ｂｂ）だけ低
レベル“Ｌ”となる８分周（ａａ＋ｂｂ）した信号Ｓ２
（第１の出力信号）と、その逆相の信号Ｓ３（第２の出
力信号）を出力する。ここで、第１の出力信号Ｓ２はダ
ミー遅延回路３４に供給され、第２の出力信号Ｓ３は位
相比較回路３１の一方の入力に供給される。なお、信号
Ｓ０は、分周回路３０の第１の出力信号Ｓ２がダミー遅
延回路３４，ダミー配線４，ダミー出力回路５２および
ダミー入力回路２２により遅延され、位相比較回路３１
の他方の入力に供給された信号である。

【００６６】位相比較回路（ディジタル位相比較器）３
１は、分周回路３０の第２の出力信号Ｓ３の立ち上がり
タイミングと信号Ｓ０の立ち上がりタイミングとの位相
を比較し、該比較結果に応じて遅延制御回路（シフトレ
ジスタ）３２が遅延回路３３およびダミー遅延回路３４
に対して同じ遅延量を与えるように制御する。すなわ
ち、ＤＬＬ回路３は、入力回路２１からの信号Ｓ１（外
部クロックＣＬＫ）に対して、遅延回路３３による遅延
量が与えられたクロック信号（内部クロック信号）を出
力するようになっている。これにより、ＤＬＬ回路３で
２クロックサイクル前の外部クロックから位相同期した
内部クロックを生成することができ、ＤＬＬ回路３を高
速動作可能なＳＤＲＡＭに対応させることができる。

【００６７】なお、分周回路３０の第１の出力信号Ｓ２
における期間ａａを変化させることにより、何クロック
前の外部クロックから、ＤＬＬ回路３で内部クロックを
つくるかを調節することができる。具体的に、信号Ｓ２
の期間ａａを３クロック分の長さとすることにより、Ｄ
ＬＬ回路３で３クロックサイクル前の外部クロックから
位相同期した内部クロックを生成することができる。ま
た、分周回路３０の第１の出力信号Ｓ２における期間ｂ
ｂを変える（ａａ＋ｂｂ）ことによって、何周期毎に位
相比較を行なうかを調節することができる。

【００６８】従って、本実施例において、分周回路３０
は、Ｙを２以上の整数でＺを正の整数として、信号Ｓ１
（外部クロックＣＬＫ）をＹ周期だけ高レベル“Ｈ”
で、該６信号Ｓ１のＺ周期だけ低レベル“Ｌ”となる第
１の出力信号Ｓ２を生成し、外部クロックＣＬＫのＹ周
期だけ遅延したタイミングで位相比較回路３１の位相比
較処理を行うようになっている。また、本実施例におい
て、分周回路３０は、Ｘを２以上の整数として、信号Ｓ
１（外部クロックＣＬＫ）をＸ分周した第１および第２
の出力信号Ｓ２，Ｓ３を生成し、外部クロックＣＬＫの
Ｘ周期毎に位相比較回路３１の位相比較処理を行うよう
にもなっている。

【００６９】図２１は図１および図２の半導体集積回路
における遅延回路３３，３４の一構成例を説明するため
の図であり、図２１（ａ）は１ビット分の遅延回路の構
成を示し、図２１（ｂ）は該１ビット分の遅延回路の動
作のタイムチャートを示し、そして、図２１（ｃ）は１
ビット分の遅延回路を複数段接続した時の構成と動作説
明を示すものである。

【００７０】図２１（ａ）に示されるように、１ビット
分の遅延回路は２個のＮＡＮＤゲート４０１と４０２、
および、インバータ４０３を備えて構成される。この１
ビット分の遅延回路の動作を図２１（ｂ）を参照して説
明すると、入力φＥは活性化信号（イネーブル信号）
で、高レベル“Ｈ”の時に遅延回路が動作する。図２１
（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”にな
って信号のアクセスが可能になった状態が示されてい
る。なお、図２１（ｂ）において、ＩＮは１ビット分の
遅延回路への入力信号を示し、また、φＮは複数段接続
された遅延回路のうち隣接する右側の遅延回路からの信
号、ＯＵＴは１ビット分の遅延回路の出力信号、そし
て、４ａ−１および４ａ−２は図２１（ａ）の回路にお
いて対応するノードの波形を示している。従って、ＯＵ
Ｔは左側に隣接する１ビット分の遅延回路における信号
φＮに対応する。

【００７１】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【００７２】図２１（ａ）の回路によれば、イネーブル
信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち
上がると、その入力信号は矢印の経路に伝播するが、イ
ネーブル信号φＥが低レベル“Ｌ”の状態では、入力信
号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようにな
っている。図２１（ｃ）は、図２１（ａ）に示す１ビッ
ト分の遅延回路を複数段カスケード接続した例であり、
実際の遅延回路に相当する。ここで、図２１（ｃ）では
３段しか描いていないが、実際には多数段接続されてい
る。また、イネーブル信号φＥの信号線は、回路要素毎
に、φＥ−１、φＥ−２、φＥ−３のように複数本あ
り、これらの信号は遅延制御回路（３２）によって制御
される。

【００７３】図２１（ｃ）では、中央の１ビット分の遅
延回路が活性化されており、イネーブル信号φＥ−２が
高レベル“Ｈ”になっている。この場合、入力信号ＩＮ
が低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左
端の１ビット分の遅延回路と右端の１ビット分の遅延回
路のイネーブル信号φＥ−１およびφＥ−３は低レベル
“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮ
Ｄゲート４０１−１および４０１−３で止められてしま
う。

【００７４】一方、活性化されている中央の１ビット分
の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分の遅延回路の出力
信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮ
はＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵ
Ｔとして低レベル“Ｌ”の信号が伝達されることにな
る。上記のように、右側の出力信号ＯＵＴ、すなわち、
イネーブル信号φＮが低レベル“Ｌ”の時には、出力信
号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベ
ル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮ
Ｄゲートおよびインバータに順次伝達され、最終的な出
力信号として取り出される。

【００７５】このように、活性化された１ビット分の遅
延回路を介して、入力信号ＩＮは折り返されるように信
号伝達され、最終的な出力信号になる。つまり、どの部
分のイネーブル信号φＥを高レベル“Ｈ”にするかによ
り、遅延量を制御することができる。１ビット分の遅延
量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路の遅延単位時間に
なり、そして、全体の遅延時間は、１ビット分の遅延量
に通過する段数を乗じた量になる。

【００７６】図２２は図１および図２の半導体集積回路
における遅延制御回路の一構成例を説明するための図で
ある。図２２に示されるように、遅延制御回路も点線で
囲った１ビット分の遅延制御回路４３０−２を遅延回路
の段数分接続した構成になっており、各段の出力が遅延
回路の各段のイネーブル信号φＥになる。

【００７７】具体的に、１ビット分の遅延制御回路４３
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップの両端にそれぞ
れ直列に接続されたトランジスタ４３５−２、４３７−
２、４３８−２、４３９−２、および、ＮＯＲゲート４
３１−２を有している。トランジスタ４３８−２のゲー
トは、前段の１ビット分の遅延制御回路のノード５ａ−
２に、トランジスタ４３９−２のゲートは、後段の１ビ
ット分の遅延制御回路のノード５ａ−５に接続されて、
前段と後段の信号を受けるようになっている。一方、直
列接続されている他方のトランジスタには、カウントア
ップする時のセット信号φＳＥおよびφＳＯと、カウン
トダウンする時のリセット信号φＲＥおよびφＲＯが１
ビット置きの回路に接続されている。

【００７８】図２２に示されるように、中央の１ビット
分の遅延制御回路４３０−２では、トランジスタ４３５
−２のゲートにセット信号φＳＯが供給され、トランジ
スタ４３７−２にリセット信号φＲＯが供給され、ま
た、遅延制御回路４３０−２の前段および後段の両側の
回路の各対応するトランジスタのゲートにはそれぞれセ
ット信号φＳＥおよびリセット信号φＲＥが供給されて
いる。また、ＮＯＲゲート４３１−２には、左側の（前
段の）回路のノード５ａ−１と回路４３０−２のノード
５ａ−４の信号が入力される構成になっている。なお、
φＲは遅延制御回路をリセットする信号で、電源投入後
に一時的に低レベル“Ｌ”レベルになり、その後は高レ
ベル“Ｈ”に固定される。

【００７９】図２３は図２２の遅延制御回路の動作を説
明するためのタイミング図である。図２３に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００８０】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００８１】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図２３で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥが高レベル“Ｈ”になる段の位置が順
次右側にシフトする。従って、位相比較回路３１の比較
結果により遅延量を増加させる必要がある場合には、交
互にセット信号φＳＥおよびφＳＯのパルスを入力すれ
ばよい。

【００８２】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３１の比較結果により遅延量を維
持する必要がある場合には、信号φＳＥ、φＳＯ、φＲ
ＥおよびφＲＯのパルスを入力しないようにする。

【００８３】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図２２に示した遅延制御回路では、パルスを入力するこ
とにより、イネーブル信号φＥが高レベル“Ｈ”になる
段の位置を１つずつ移動させることが可能であり、これ
らのイネーブル信号φＥで図２１（ｃ）に示した遅延回
路を制御すれば遅延量を１単位ずつ制御することができ
る。

【００８４】図２４は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図２５は図２４のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成されている。

【００８５】図２４に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００８６】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬ回路を適用して正確
な遅延制御（位相制御）を行ったクロック信号を発生す
るためのものである。

【００８７】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび
１０８ｂから読み出された信号は、データ出力バッファ
５１により所定のレベルに増幅され、出力タイミング制
御回路１２２からのクロック信号に従ったタイミングで
データがパッドＤＱ０〜ＤＱ７を介して出力される。ま
た、入力データに関しても、パッドＤＱ０〜ＤＱ７から
入力されたデータは、データ入力バッファ１３を介して
取り込まれる。ここで、リアル配線（ＲＬ）は、この出
力タイミング制御回路１２２から各データ出力バッファ
５１までの配線に対応している。

【００８８】上記のＳＤＲＡＭの読み取り動作を図２５
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、或いは、出
力データを出力するように動作する。ＳＤＲＡＭからデ
ータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティ
ブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレ
ス端子にはローアドレス信号を入力する。このコマン
ド、ローアドレスが入力されると、ＳＤＲＡＭは活性状
態になり、ローアドレスに応じたワード線を選択して、
ワード線上のセル情報をビット線に出力し、センスアン
プで増幅する。

【００８９】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００９０】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２５において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、図２２で説明した
ように、クロックアクセス時間ｔＡＣも重要なものであ
る。

【００９１】図２６は図２４のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。

【００９２】クロックバッファ１０１は、図２４を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５１（データ出力バッフ
ァ）に供給されるようになっている。

【００９３】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２６に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５１）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２６では省略されている。

【００９４】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００９５】図２７は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５１）の一構
成例を説明するための図である。図２６および図２７に
示されるように、図２７におけるＤａｔａ１およびＤａ
ｔａ２は、セルアレイ１１５から読み出され、センスア
ンプ１１７とデータバスアンプ１１９とデータバス制御
回路１２０を介して出力された記憶データに対応する信
号であり、Ｄａｔａ１およびＤａｔａ２は、出力データ
が高レベル“Ｈ”の場合には共に低レベル“Ｌ”であ
り、出力データが低レベル“Ｌ”の場合には共に高レベ
ル“Ｈ”である。なお、出力データが高レベル“Ｈ”で
も低レベル“Ｌ”でもないハイインピーダンス状態（ハ
イゼット状態）をとることも可能であり、その場合には
データバス制御回路１２０において、Ｄａｔａ１が高レ
ベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるよう
に変換される。信号φｏｅは、出力タイミング制御回路
１２２（図２中の遅延回路３３）の出力信号（クロック
信号）に対応するもので、出力回路５１のイネーブル信
号として機能するものである。

【００９６】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例
えば、データ出力パッド６に高レベル“Ｈ”を出力する
場合を想定すると、クロック信号φｏｅが低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が
低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”に
なって、トランスファーゲートがオンしてＤａｔａ１お
よびＤａｔａ２がノード８ａ−３および８ａ−６に伝達
される。その結果、ノード８ａ−５が低レベル“Ｌ”
に、ノード８ａ−８が高レベル“Ｈ”になると、出力用
のＰチャンネルトランジスタ８１はオンとなり、また、
Ｎチャンネルトランジスタ８２はオフとなって、データ
出力パッド６には高レベル“Ｈ”の出力が現れることに
なる。また、クロック信号φｏｅが低レベル“Ｌ”にな
ると、トランスファーゲートはオフして、それまでの出
力状態が保持される。

【００９７】以上の説明では、本発明の半導体集積回路
をシンクロナスＤＲＡＭとして説明したが、本発明はシ
ンクロナスＤＲＡＭに限らず、外部から入力される信号
に同期して出力信号が出力される半導体集積回路であれ
ばどのようなものにも適用可能である。図２８は本発明
に係る半導体集積回路におけるダミーの内部出力クロッ
ク配線４２（ダミー配線ＤＬ）の一構成例を説明するた
めの図である。図２８から明らかなように、ダミー配線
ＤＬは、リアル配線４１（ＲＬ）と同じ線幅の配線によ
り形成され、図２に示されるように、ダミー遅延回路３
４とダミー出力回路５２との間のチップ上に形成され
る。なお、このダミー配線の代わりに、所定の値を有す
る容量素子或いは抵抗素子等を組み合わせて代用するこ
とも可能である。

【００９８】以上の説明では、メモリ（ＳＤＲＡＭ）を
例として説明したが、本発明は、他の様々な半導体集積
回路に対しても幅広く適用することができる。さらに、
上記各実施例では、制御信号としてクロック信号を例に
取って説明したが、制御信号としてはクロック信号に限
定されるものでないのはもちろんである。

【００９９】

【発明の効果】以上、詳述したように、本発明によれ
ば、電源投入時等の外部クロックと内部クロック（比較
対象信号および比較基準信号）の位相差が大きい時、一
度に補正できる遅延量を大きくすることができ、ＤＬＬ
回路のロックアップ時間を短縮することができる。これ
により、ＤＬＬ回路を用いた半導体集積回路を安定で確
実に動作させることが可能となる。

【図面の簡単な説明】

【図１】関連技術としての半導体集積回路の一例を示す
ブロック図である。

【図２】関連技術としての半導体集積回路の他の例を示
すブロック図である。

【図３】図１および図２の半導体集積回路における関連
技術としての位相比較回路（位相比較部）の一構成例を
説明するための図である。

【図４】図３の位相比較回路の動作を説明するためのタ
イミング図である。

【図５】図１および図２の半導体集積回路における位相
比較回路（増幅回路部）の一構成例を説明するための図
である。

【図６】図５の位相比較回路におけるＪＫフリップフロ
ップの動作を説明するためのタイミング図である。

【図７】図５の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウントアップ時）で
ある。

【図８】図５の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウント維持時）であ
る。

【図９】図５の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウントダウン時）で
ある。

【図１０】本発明に係る半導体集積回路における位相比
較回路の一実施例を示す回路図（その１）である。

【図１１】本発明に係る半導体集積回路における位相比
較回路の一実施例を示す回路図（その２）である。

【図１２】図１０および図１１に示す位相比較回路のシ
ミュレーション結果を示す図（その１）である。

【図１３】図１０および図１１に示す位相比較回路のシ
ミュレーション結果を示す図（その２）である。

【図１４】図１０および図１１に示す位相比較回路のシ
ミュレーション結果を示す図（その３）である。

【図１５】図１０および図１１に示す位相比較回路のシ
ミュレーション結果を示す図（その４）である。

【図１６】図１０および図１１に示す位相比較回路のシ
ミュレーション結果を示す図（その５）である。

【図１７】図１０および図１１に示す位相比較回路にお
けるタイミングを説明するための図である。

【図１８】図２の半導体集積回路における分周回路の一
例を示す回路図である。

【図１９】図１８の分周回路の各ノードの信号波形を示
す図である。

【図２０】図１８の分周回路を使用した半導体集積回路
の動作を説明するためのタイミング図である。

【図２１】図１および図２の半導体集積回路における遅
延回路の一構成例を説明するための図である。

【図２２】図１および図２の半導体集積回路における遅
延制御回路の一構成例を説明するための図である。

【図２３】図２２の遅延制御回路の動作を説明するため
のタイミング図である。

【図２４】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。

【図２５】図２４のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２６】図２４のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２７】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を説明するた
めの図である。

【図２８】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。

【符号の説明】

１…クロック入力パッド ３…ＤＬＬ回路 ６…データ出力パッド ７…ダミー負荷容量 ２１…入力回路（クロックバッファ） ２２…ダミー入力回路（クロックバッファ） ３１…位相比較回路（ディジタル位相比較器） ３２…遅延制御回路 ３３…遅延回路（第１の遅延回路） ３４…ダミー遅延回路（第２の遅延回路） ４１…クロック配線（リアル配線） ４２…ダミー配線 ５１…出力回路（出力バッファ） ５２…ダミー出力回路（出力バッファ） ４１０…第２の位相比較部 ４２０…第１の位相比較部 ５００…カウンタ回路 ５０３…オシレータ回路５０３ ５０４…オシレータ制御回路５０４ ５０５…信号選択回路

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 比較基準信号と比較対象信号の位相差を
   第１の値と比較する第１の位相比較部と、 前記比較基準信号と前記比較対象信号の位相差を、前記
   第１の値とは異なる第２の値と比較する第２の位相比較
   部と、 前記第１および第２の位相比較部の比較結果に従って出
   力するパルス数を制御するパルス数制御部とを備える こ
   とを特徴とする位相比較回路。
2. 【請求項２】 請求項１に記載の位相比較回路におい
   て、前記パルス数制御部は、パルス信号を発生するオシ
   レータ回路と、該オシレータ回路の出力をカウントする
   カウンタ回路と、該カウンタ回路のカウント値および前
   記第１および第２の位相比較部の比較結果に応じて該オ
   シレータ回路の動作を制御するオシレータ制御回路とを
   具備することを特徴とする位相比較回路。
3. 【請求項３】 入力する第１の制御信号に遅延量を与え
   て第２の制御信号を出力する遅延回路と、 前記第１の制御信号に対応した信号を受け取り、前記遅
   延回路と同じ遅延量を与えた信号を出力するダミー遅延
   回路と、 該ダミー遅延回路における遅延量および前記遅延回路に
   おける遅延量を同一の値として共に制御する遅延制御回
   路と、 前記第１の制御信号に対応した信号を比較基準信号とし
   て受け取ると共に、所定の回路を介して供給される前記
   ダミー遅延回路からの出力信号を比較対象信号として受
   け取り、該比較基準信号と該比較対象信号との位相差に
   応じて所定の数のパルス信号を前記遅延制御回路に供給
   し、前記遅延回路および前記ダミー遅延回路における遅
   延量を制御する位相比較回路とを具備し、該位相比較回
   路は、 前記比較基準信号および比較対象信号の位相差を所定の
   値と比較して判定する位相比較部と、 該位相比較部の判定結果に応じて出力するパルス数を制
   御するパルス数制御部とを備え、前記比較基準信号およ
   び比較対象信号の位相差と比較される所定の値は、前記
   遅延回路および前記ダミー遅延回路を構成する１段分の
   遅延段の遅延量を単位として規定されている ことを特徴
   とするＤＬＬ回路。
4. 【請求項４】 請求項３に記載のＤＬＬ回路において、
   前記位相比較部は、ｍおよびｎを異なる自然数でｍ＜ｎ
   として、前記比較基準信号および比較対象信号の位相差
   をｍ段分の遅延段の遅延量と比較して判定する第１の位
   相比較部と、該比較基準信号および比較対象信号の位相
   差をｎ段分の遅延段の遅延量と比較して判定する第２の
   位相比較部とを備え、該第１および第２の位相比較部の
   判定結果に従って、前記パルス数制御部が出力するパル
   ス数を制御するようになっていることを特徴とするＤＬ
   Ｌ回路。
5. 【請求項５】 請求項４に記載のＤＬＬ回路において、
   前記位相比較部は、前記比較基準信号および比較対象信
   号の位相差がｍ段分の遅延段の遅延量よりも小さいとき
   はジャストと判定し前記パルス数制御部が出力するパル
   ス数を零として前記遅延回路およびダミー遅延回路にお
   ける遅延量を維持し、該比較基準信号および比較対象信
   号の位相差がｍ段分の遅延段の遅延量以上でｎ段分の遅
   延段の遅延量以下のときはファースト或いはスローと判
   定して前記パルス数制御部が出力するパルス数を第１の
   数として前記遅延回路およびダミー遅延回路における遅
   延量を補正し、そして、該比較基準信号および比較対象
   信号の位相差がｎ段分の遅延段の遅延量よりも大きいと
   きはベリーファースト或いはベリースローと判定して前
   記パルス数制御部が出力するパルス数を前記第１の数よ
   りも大きい第２の数として前記遅延回路およびダミー遅
   延回路における遅延量を該第１の数の時よりも大きく補
   正するようにしたことを特徴とするＤＬＬ回路。
6. 【請求項６】 請求項５に記載のＤＬＬ回路において、
   前記位相比較回路から前記遅延制御回路へ供給される制
   御信号は、偶数段の加算制御信号，奇数段の加算制御信
   号，偶数段の減算制御信号，奇数段の減算制御信号によ
   り構成され、前記比較対象信号の位相が前記比較基準信
   号の位相よりも進んでいるとき、前記偶数段の加算制御
   信号および／または奇数段の加算制御信号が前記パルス
   数制御部が出力するパルス数に応じて出力され前記遅延
   回路およびダミー遅延回路における遅延量を増大し、ま
   た、前記比較対象信号の位相が前記比較基準信号の位相
   よりも遅れているとき、前記偶数段の減算制御信号およ
   び／または奇数段の減算制御信号が前記パルス数制御部
   が出力するパルス数に応じて出力され前記遅延回路およ
   びダミー遅延回路における遅延量を減少するようになっ
   ていることを特徴とするＤＬＬ回路。
7. 【請求項７】 請求項３に記載のＤＬＬ回路において、
   前記パルス数制御部は、パルス信号を発生するオシレー
   タ回路と、該オシレータ回路の出力をカウントするカウ
   ンタ回路と、該カウンタ回路のカウント値および前記位
   相比較部の比較結果に応じて該オシレータ回路の動作を
   制御するオシレータ制御回路とを具備することを特徴と
   するＤＬＬ回路。
8. 【請求項８】 請求項３に記載のＤＬＬ回路において、
   前記遅延制御回路はシフトレジスタを備え、前記パルス
   数制御部から出力されるパルス信号は、該シフトレジス
   タにより制御される前記遅延回路およびダミー遅延回路
   の遅延量を規定するようになっていること特徴とするＤ
   ＬＬ回路。
9. 【請求項９】 請求項３に記載のＤＬＬ回路において、
   該ＤＬＬ回路は、さらに、前記第１の制御信号が供給さ
   れた分周回路を備え、該分周回路の出力信号が前記ダミ
   ー遅延回路に供給されると共に、前記位相比較回路の比
   較基準信号として供給されるようになっていることを特
   徴とするＤＬＬ回路。
10. 【請求項１０】 請求項３〜９のいずれか１項に記載の
    ＤＬＬ回路を備えた半導体集積回路であって、前記遅延
    回路から出力される第２の制御信号はリアル配線を介し
    て対象回路へ供給され、且つ、前記ダミー遅延回路の出
    力信号は前記リアル配線および前記対象回路に対応した
    ダミー部を介して前記位相比較回路へ前記比較対象信号
    として供給されるようになっていることを特徴とする半
    導体集積回路。
11. 【請求項１１】 請求項１０の半導体集積回路におい
    て、前記半導体集積回路はシンクロナスＤＲＡＭであ
    り、前記対象回路は該シンクロナスＤＲＡＭの出力回路
    であることを特徴とする半導体集積回路。
12. 【請求項１２】 直列接続された複数段の遅延ユニット
    を有し、該複数段の遅延ユニットのうち選択された数に
    応じた遅延時間だけ入力信号を遅延する遅延回路と、 前記入力信号から生成される基準信号と対象信号の位相
    差を第１の値と比較する第１の位相比較部と、 該第１の位相比較部の比較結果に従って、複数の遅延ユ
    ニット分の遅延時間を シフトする遅延制御部と、 前記基準信号と対象信号の位相差を前記第１の値よりも
    小さい第２の値と比較する第２の位相比較部とを具備
    し、前記遅延制御部は、前記第２の位相比較部の比較結
    果に従って１つの遅延ユニット分の遅延時間をシフトす
    ることを特徴とする位相調整回路。
13. 【請求項１３】 請求項１２の位相調整回路において、
    前記第１の値は、前記複数の遅延ユニットによる遅延時
    間にほぼ等しいことを特徴とする位相調整回路。