JP4571959B2 - 入力回路および該入力回路を有する半導体集積回路 - Google Patents

Description

本発明は入力回路および該入力回路を有する半導体集積回路に関し、特に、ロックオンに時間を要するＤＬＬ回路を備えた半導体集積回路における入力回路に関する。

近年、半導体集積回路は高速化および高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給して制御することが必要になって来ている。具体的に、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ(Delay Locked Loop) 回路を使用して外部クロックに位相同期した信号を複数の出力回路（出力バッファ）に対して供給するようになっている。また、半導体集積回路（ＳＤＲＡＭ）に対する低消費電力化の要求も強く、例えば、セルフリフレッシュ状態に入った時には入力回路を非活性状態として消費電力の低減を図るようになっている。そのため、セルフリフレッシュ状態に入る前とセルフリフレッシュ終了後で外部条件が変化していた場合等においては、ＤＬＬ回路が再びロックオンする（定常状態となる）までに多くのダミーサイクルを必要とし無駄な時間がかかっていた。そこで、消費電力を抑えつつ、セルフリフレッシュ終了後に短時間でロックオンすることのできる入力回路の提供が要望されている。

近年のメモリ・デバイスは、例えば、１００ＭHzを超える動作速度を達成しており、ＤＬＬ等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れの影響を除いてアクセス時間の遅れやバラツキを抑える方法が用いられている。

このようなＤＬＬ技術では、内部出力クロック信号線の負荷による伝搬遅延を見積もるために、ダミーの回路を設けるようになっている。

図１は関連技術としての半導体集積回路の一例を示すブロック図である。図１において、参照符号１はクロック入力パッド、２１は入力回路、２２はダミー入力回路、そして、３はＤＬＬ回路を示している。さらに、参照符号４１はクロック配線（リアル配線）、４２はダミー配線、５１は出力回路（出力バッファ）、５２はダミー出力回路（出力バッファ）、６はデータ出力パッド、そして、７はダミー負荷容量を示している。

図１に示されるように、ＤＬＬ回路３は、分周回路３０、位相比較回路（ディジタル位相比較器）３１、遅延制御回路３２、遅延回路３３、および、ダミー遅延回路３４を備えて構成されている。分周回路３０には、入力回路２１を介して外部クロックＣＬＫ（信号Ｓ１）が供給され、該外部クロックＣＬＫを分周した信号を出力するようになっている。すなわち、分周回路３０は、第１の出力信号（信号Ｓ２）をダミー遅延回路３４へ出力すると共に、第２の出力信号（信号Ｓ３）を位相比較回路３１の第１の入力へ出力するようになっている。位相比較回路３１の第２の入力には、分周回路３０の第１の出力信号（信号Ｓ２）が、ダミー遅延回路３４，ダミー配線４２，ダミー出力回路５２並びにダミー入力回路２２を介して供給（信号Ｓ０）され、該位相比較回路３１は、これらの信号Ｓ３および信号Ｓ０の位相比較を行って遅延制御回路３２を制御するようになっている。なお、遅延回路３３の出力信号は、ＤＬＬ回路３の出力信号としてクロック配線（リアル配線）４１を介して出力回路（対象回路）５１に供給されることになる。

ここで、ダミー入力回路２２を介して位相比較回路３１に供給される信号Ｓ０は、通常動作時には、ダミー配線４２，ダミー出力回路５２およびダミー入力回路２２等により、例えば、丁度１クロック分の時間だけ外部クロックＣＬＫを遅延した信号となっており、この１クロック分だけ遅延した信号Ｓ０（φｏｕｔ）が入力回路２１および分周回路３０を介して供給される信号Ｓ３（φｅｘｔ）と位相比較されることになる。そして、遅延制御回路３２は、位相比較回路３１からの出力（位相比較結果）に応じて、遅延回路３３およびダミー遅延回路３４に対して同じ遅延量を与えるように、各遅延回路３３，３４を制御するようになっている。従って、出力回路５１におけるクロック信号は、入力回路２１，遅延回路３３，リアル配線４１および出力回路５１による遅延が、見かけ上、存在しないようなタイミングで供給されることになる。

ところで、クロックの周期が入力回路２１と出力回路５１とそれらの間の配線（クロック配線４１）等の遅延よりも短くなると、１つ前の外部クロックからＤＬＬ回路３を用いて内部出力クロックを生成することができなくなる。そこで、クロックの周期が配線遅延等よりも短くなる場合には、１つ前の外部クロックではなく、２つ前の外部クロックから内部出力クロックを生成するようになっており、外部クロックＣＬＫの２周期だけ遅延したタイミングで位相比較回路３１の位相比較処理を行うようになっている。

すなわち、後述する分周回路３０により、位相比較回路３１で位相を比較する時に、「ＤＬＬ回路３から出力されたクロック」の立ち上りエッジと「ＤＬＬ回路３に入力された外部クロックの２周期だけ遅延した外部クロック」の立ち上りエッジで同期をとる（ロックする）ようになっている。このように、分周回路３０を設けることにより、例えば、信号Ｓ１およびＳ０の位相が１８０度ずれている場合でも、位相比較回路３１に入力する信号Ｓ３およびＳ０には共に高レベル“Ｈ”となる期間が存在するため、位相比較回路３１による位相比較を行うことができることになる。

図２は図１の半導体集積回路における関連技術としての位相比較回路（位相比較部）の一構成例を説明するための図であり、図３は図２の位相比較回路の動作を説明するためのタイミング図である。

図１の半導体集積回路における位相比較回路３１は、図２に示す位相比較部と、後述する図４に示す増幅回路部との２つの回路部分で構成されている。図２において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号と外部クロック信号を示し、信号（比較基準信号）φｅｘｔを基準として信号（比較対象信号）φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路部に接続される出力信号を示している。

図２に示されるように、位相比較回路３１の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する活性化信号生成回路４２４、および、比較基準信号φｅｘｔの位相許容値を得る１遅延分の遅延回路４２３を備えて構成されている。

図３（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１遅延分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。

一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベルになるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力となっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。

次に、図３（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。

さらに、図３（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、信号φｏｕｔが信号φｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、信号φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが低レベル“Ｌ”、出力信号φｅが高レベル“Ｈ”になる。

このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいて遅延制御回路をカウントアップするか、カウントダウンするかを決めることになる。

図４は図１の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図であり、図５は図４の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。

図４に示されるように、位相比較回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｄの信号を受けて増幅して出力する。

まず、ＪＫフリップフロップ４２７の動作を図５のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

図６は図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、図７は図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図８は図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図６〜図８を参照して説明する。

図６は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。

図７は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。

図８は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化しない。

図９は図１の半導体集積回路における分周回路の一例を示す回路図であり、図１０は図９の分周回路の各ノードの信号波形を示す図である。ここで、図９に示す分周回路３０は、図１０の波形図から明らかなように、入力信号Ｓ１（外部クロックＣＬＫ）を８分周して、外部クロックＣＬＫの２クロックサイクル分の期間が高レベル“Ｈ”（または、低レベル“Ｌ”）で、６サイクル分の期間が低レベル“Ｌ”（または、高レベル“Ｈ”）となる信号Ｓ２（信号Ｓ３）を生成するものである。

図１０に示されるように、分周回路３０は、複数のナンドゲートおよびインバータより成る３段のカウンタ３０１〜３０３として構成され、該分周回路３０に対して信号Ｓ１（入力回路２１の出力信号）を供給して、図１０に示すような第１および第２の出力信号Ｓ２およびＳ３を生成するようになっている。なお、図１０において、参照符号Ａは１つ目のカウンタ３０１の出力信号、Ｂは２つ目のカウンタ３０２の出力信号であり、各信号波形は、図１０に示す通りである。また、分周回路３０は、複数のナンドゲートおよびインバータより成る３段のカウンタで構成するものに限定されず、様々な論理ゲートの組み合わせとして構成することができるのはいうまでもない。

図１１は図９の分周回路を使用した半導体集積回路の動作を説明するためのタイミング図である。

図１１に示されるように、分周回路３０は、入力回路２１の出力である信号Ｓ１を受けて、２周期の間（図１１中の期間ａａ）だけ高レベル“Ｈ”で、６周期の間（図１１中の期間ｂｂ）だけ低レベル“Ｌ”となる８分周（ａａ＋ｂｂ）した信号Ｓ２（第１の出力信号）と、その逆相の信号Ｓ３（第２の出力信号）を出力する。ここで、第１の出力信号Ｓ２はダミー遅延回路３４に供給され、第２の出力信号Ｓ３は位相比較回路３１の一方の入力に供給される。なお、信号Ｓ０は、分周回路３０の第１の出力信号Ｓ２がダミー遅延回路３４，ダミー配線４，ダミー出力回路５２およびダミー入力回路２２により遅延され、位相比較回路３１の他方の入力に供給された信号である。

位相比較回路（ディジタル位相比較器）３１は、分周回路３０の第２の出力信号Ｓ３の立ち上がりタイミングと信号Ｓ０の立ち上がりタイミングとの位相を比較し、該比較結果に応じて遅延制御回路（シフトレジスタ）３２が遅延回路３３およびダミー遅延回路３４に対して同じ遅延量を与えるように制御する。すなわち、ＤＬＬ回路３は、入力回路２１からの信号Ｓ１（外部クロックＣＬＫと同じ周期）に対して、遅延回路３３による遅延量が与えられたクロック信号（内部出力クロック信号）を出力するようになっている。これにより、ＤＬＬ回路３で２クロックサイクル前の外部クロックから位相同期した内部出力クロックを生成することができ、ＤＬＬ回路３を高速動作可能なＳＤＲＡＭに対応させることができる。

なお、分周回路３０の第１の出力信号Ｓ２における期間ａａを変化させることにより、何クロック前の外部クロックから、ＤＬＬ回路３で内部出力クロックをつくるかを調節することができる。具体的に、信号Ｓ２の期間ａａを３クロック分の長さとすることにより、ＤＬＬ回路３で３クロックサイクル前の外部クロックから位相同期した内部出力クロックを生成することができる。また、分周回路３０の第１の出力信号Ｓ２における期間ｂｂを変える（ａａ＋ｂｂ）ことによって、何周期毎に位相比較を行なうかを調節することができる。

図１２は図１の半導体集積回路における遅延回路３３，３４の一構成例を説明するための図であり、図１２（ａ）は１ビット分の遅延回路の構成を示し、図１２（ｂ）は該１ビット分の遅延回路の動作のタイムチャートを示し、そして、図１２（ｃ）は１ビット分の遅延回路を複数段接続した時の構成と動作説明を示すものである。

図１２（ａ）に示されるように、１ビット分の遅延回路は２個のＮＡＮＤゲート４０１と４０２、および、インバータ４０３を備えて構成される。この１ビット分の遅延回路の動作を図１２（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、高レベル“Ｈ”の時に遅延回路が動作する。図１２（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”になって信号のアクセスが可能になった状態が示されている。なお、図１２（ｂ）において、ＩＮは１ビット分の遅延回路への入力信号を示し、また、φＮは複数段接続された遅延回路のうち隣接する右側の遅延回路からの信号、ＯＵＴは１ビット分の遅延回路の出力信号、そして、４ａ−１および４ａ−２は図１２（ａ）の回路において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する１ビット分の遅延回路における信号φＮに対応する。

信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時には、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮが高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴは高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれば低レベル“Ｌ”になる。

図１２（ａ）の回路によれば、イネーブル信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥが低レベル“Ｌ”の状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。

図１２（ｃ）は、図１２（ａ）に示す１ビット分の遅延回路を複数段カスケード接続した例であり、実際の遅延回路に相当する。ここで、図１２（ｃ）では３段しか描いていないが、実際には多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路（３２）によって制御される。

図１２（ｃ）では、中央の１ビット分の遅延回路が活性化されており、イネーブル信号φＥ−２が高レベル“Ｈ”になっている。この場合、入力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端の１ビット分の遅延回路と右端の１ビット分の遅延回路のイネーブル信号φＥ−１およびφＥ−３は低レベル“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で止められてしまう。

一方、活性化されている中央の１ビット分の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の１ビット分の遅延回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達されることになる。上記のように、右側の出力信号ＯＵＴ、すなわち、イネーブル信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮＤゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。

このように、活性化された１ビット分の遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、遅延量を制御することができる。１ビット分の遅延量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は、１ビット分の遅延量に通過する段数を乗じた量になる。

図１３は図１の半導体集積回路における遅延制御回路の一構成例を説明するための図である。

図１３に示されるように、遅延制御回路も点線で囲った１ビット分の遅延制御回路４３０−２を遅延回路の段数分接続した構成になっており、各段の出力が遅延回路の各段のイネーブル信号φＥになる。

具体的に、１ビット分の遅延制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、および、ＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは、前段の１ビット分の遅延制御回路のノード５ａ−２に、トランジスタ４３９−２のゲートは、後段の１ビット分の遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に接続されている。

図１３に示されるように、中央の１ビット分の遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、遅延制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは遅延制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”レベルになり、その後は高レベル“Ｈ”に固定される。

図１４は図１３の遅延制御回路の動作を説明するためのタイミング図である。
図１４に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。

セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。

そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図１４では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、遅延制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥが高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。

カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥは高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。

カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。

以上説明したように、図１３に示した遅延制御回路では、パルスを入力することにより、イネーブル信号φＥが高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図１２（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ制御することができる。

図１５は図１の半導体集積回路における入力回路を概念的に示すブロック図であり、図１６は図１５の入力回路の一構成例を示す回路図である。

図１５に示されるように、例えば、半導体集積回路をシンクロナスＤＲＡＭに適用した場合、入力回路２１は、セルフリフレッシュモード時の消費電力を低減するために、セルフリフレッシュモード信号ＳＲを受け取って、該入力回路２１の動作を停止するようになっている。

すなわち、図１６に示されるように、入力回路（入力バッファ）２１は、Ｐチャンネルトランジスタ２１１，２１２およびＮチャンネルトランジスタ２１３，２１４，２１５で構成され、外部クロックＣＬＫを差動増幅する差動増幅部と、複数段（三段）のインバータ２１６，２１７，２１８と、セルフリフレッシュモード信号ＳＲを反転してトランジスタ２１５のゲートに供給するインバータ２１９とを備えて構成されている。

ここで、セルフリフレッシュモード信号ＳＲは、セルフリフレッシュモード時に高レベル“Ｈ”となる信号であり、このセルフリフレッシュモード信号ＳＲをインバータ２１９で反転してトランジスタ２１５のゲートに供給することにより、セルフリフレッシュモード時には、トランジスタ２１５をオフ状態として差動増幅部の動作を停止する（非活性状態にする）ようになっている。なお、外部クロックＣＬＫは、例えば、ＳＳＴＬ（Series-Stub Terminated Logic）等の小振幅の信号であるため、基準電圧Ｖref との差動増幅を行った後、インバータ２１６，２１７，２１８を駆動するようになっている。また、セルフリフレッシュモード時には、外部クロックＣＬＫを停止して、内部のクロックパルス（内部オシレータの出力信号）によりメモリセルのリフレッシュ動作を行うことになる。

このように、関連技術としてのシンクロナスＤＲＡＭにおける入力回路（入力バッファ）２１は、例えば、セルフリフレッシュ状態に入った時の入力回路における消費電流（消費電力）を低減するために、セルフリフレッシュモード信号ＳＲに応じて（信号ＳＲが高レベル“Ｈ”のとき）入力回路２１を非活性状態とするように構成されている。

ところで、セルフリフレッシュ状態に入る前とセルフリフレッシュ終了後で外部条件が変化していた場合、例えば、電源電圧が大きく変動したり、外部の温度変化が大きい場合等には、入力回路２１の出力を受け取るＤＬＬ回路が再びロックオンする（定常状態となる）までに多くのダミーサイクルが必要となって、無駄な時間が掛かっていた。すなわち、図１〜図１４を参照して説明したように、例えば、ＤＬＬ回路３により、外部クロックＣＬＫに同期したタイミングで出力回路５１からデータを出力させるには、遅延回路３３における遅延段を順次シフトさせて遅延量を制御しなければならず、例えば、セルフリフレッシュ終了後においては、ＤＬＬ回路３のロックオンを行うための時間が余分に必要となっていた。

本発明は、上述した従来の入力回路および該入力回路を有する半導体集積回路（シンクロナスＤＲＡＭ）が有する課題に鑑み、内部回路（同期回路）のロックオン時間の短縮を図ることを目的とする。特に、半導体集積回路（例えば、シンクロナスＤＲＡＭ）におけるセルフリフレッシュ終了後のＤＬＬ回路によるクロックのロックオン処理を、ダミーサイクルを必要とすることなく短時間で行うことを目的とする。

本発明の第１の形態によれば、入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、前記入力回路は、前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、該外部クロック信号が動作しているか否かを検知するクロック検知回路と、前記クロック検知回路の出力に基づいて前記入力バッファを活性化するための信号を出力する入力バッファ制御部と、を備え、前記半導体集積回路は、セルフリフレッシュモードを有するシンクロナスＤＲＡＭであり、前記内部回路は、出力回路の出力タイミングを制御するＤＬＬ回路であり、前記出力回路は、前記外部クロック信号に同期してデータを出力し、前記入力バッファは、前記クロック検知回路の出力により、前記外部クロック信号が停止している時には前記内部クロック信号を停止し、且つ、該外部クロック信号が動作している時には該内部クロック信号を出力する動作モードを備えることを特徴とする半導体集積回路が提供される。

本発明の第２の形態によれば、入力するクロック信号を受け取って内部制御信号を出力する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路とを有する入力回路であって、前記入力バッファは、前記タイミング信号に従って前記内部制御信号を所定期間出力するようになっており、前記タイミング信号発生回路は、オシレータを備え、前記入力回路は、さらに、前記入力バッファからの前記内部制御信号を受け取って、前記内部回路に出力する内部制御信号出力部と、該入力バッファから該内部制御信号を受け取って、当該内部制御信号に同期したタイミング信号を該内部制御信号出力部に出力する同期回路と、を備えることを特徴とする入力回路が提供される。

本発明の第３の形態によれば、入力する外部クロック信号を受け取って内部制御信号を出力する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知する制御信号検知回路とを有する入力回路であって、前記入力バッファは、前記タイミング信号と前記制御信号検知回路が出力する検知信号に従って、前記内部制御信号を出力するようになっており、前記入力バッファは、前記内部制御信号を所定期間出力し、前記タイミング信号に従って該内部制御信号の出力を停止し、前記制御信号検知回路は、前記タイミング信号により停止するようになっていることを特徴とする入力回路が提供される。

本発明の第４の形態によれば、入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、前記入力回路は、前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知するクロック検知回路と、前記入力バッファの制御に使用するタイミング信号を前記検知信号に同期させる同期回路とを備え、前記入力バッファは、前記タイミング信号と前記クロック検知回路が出力する検知信号に従って、前記内部クロック信号を出力し、且つ、該内部クロック信号を所定期間出力し、前記タイミング信号に従って当該内部クロック信号の出力を停止することを特徴とする半導体集積回路が提供される。

本発明の第５の形態によれば、入力する外部クロック信号を受け取って内部制御信号を出力する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知し検知信号を発生する制御信号検知回路と、を有する入力回路であって、前記入力バッファは、前記検知信号に従って前記内部制御信号を発生し、該内部制御信号の出力開始および出力停止は前記タイミング信号のタイミングで行うようになっており、前記タイミング信号発生回路は、オシレータ備え、前記タイミング信号発生回路は、前記外部クロック信号の周波数を落としたタイミング信号を生成するようになっていることを特徴とする入力回路が提供される。

本発明の第６の形態によれば、入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、前記入力回路は、前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知し検知信号を発生するクロック検知回路とを備え、前記入力バッファは、前記検知信号に従って前記内部クロック信号を発生し、該内部クロック信号の出力開始および出力停止は前記タイミング信号のタイミングで行うようになっていることを特徴とする半導体集積回路が提供される。

本発明によれば、本発明によれば、内部回路（同期回路）のロックオン時間の短縮を図ることができる。特に、本発明によれば、半導体集積回路（例えば、シンクロナスＤＲＡＭ）におけるセルフリフレッシュ終了後のＤＬＬ回路によるクロックのロックオン処理を、ダミーサイクルを必要とすることなく短時間で行うことが可能となる。

以下、添付図面を参照して、本発明に係る入力回路および該入力回路を有する半導体集積回路の実施例を説明する。

図１７は本発明に係る入力回路の一実施例を示すブロック図であり、例えば、図１の半導体集積回路における入力回路２１に対応するものである。図１７において、参照符号２１０は入力バッファ、２２０はクロック検知回路、２３０は内部オシレータ、そして、２４０はパルス発生回路を示している。ここで、半導体集積回路は、例えば、ＤＲＡＭ（ＳＤＲＡＭ）であり、その場合には、セルフリフレッシュ動作を行うためのオシレータを内部オシレータ２３０として兼用することもできる。

図１７に示されるように、入力回路２１は、入力バッファ２１０，クロック検知回路２２０，内部オシレータ２３０，パルス発生回路２４０，および，論理回路２５１〜２５３を備えて構成されている。ここで、論理回路２５１〜２５３は、クロック検知回路２２０の出力信号ＳＳ１，セルフリフレッシュモード信号ＳＲ，および，パルス発生回路２４０の出力信号ＳＳ３の論理を取って、入力バッファイネーブル信号ＩＥＳを出力するもので、ノアゲート２５１，２５２およびナンドゲート２５３により構成されている。

図１８は図１７の入力回路における入力バッファ２１０の一例を示す回路図であり、図１６を参照して説明した関連技術としての入力回路に相当する。ただし、図１６の入力回路（２１）では、トランジスタ２１５のゲートにセルフリフレッシュモード信号ＳＲが供給されているのに対して、本実施例の入力回路２１における入力バッファ２１０では、トランジスタ２１５のゲートに入力バッファイネーブル信号ＩＥＳが供給されるようになっている。なお、入力バッファイネーブル信号ＩＥＳは、ナンドゲート２５３の出力信号である。

図１８に示されるように、入力バッファ２１０は、Ｐチャンネルトランジスタ２１１，２１２およびＮチャンネルトランジスタ２１３，２１４，２１５で構成されている。トランジスタ２１３のゲートには、外部クロックＣＬＫが供給され、トランジスタ２１４のゲートに印加された基準電圧Ｖref と差動増幅するようになっている。すなわち、クロックＣＬＫのレベルを基準電圧Ｖref のレベルと比較し、その出力を三段のインバータ２１６〜２１８を介して出力するようになっている。ここで、入力バッファ２１０の初段が差動増幅部として構成されているのは、クロックＣＬＫは、例えば、ＳＳＴＬ等の小振幅の信号であり、直接にインバータで増幅することができないからである。

入力バッファ２１０は、入力バッファイネーブル信号ＩＥＳが高レベル“Ｈ”のときに活性化され、外部クロックＣＬＫに対応した信号Ｓ１を遅延回路３３および分周回路３０（図１参照）に供給するようになっている。なお、入力バッファ２１０は、入力バッファイネーブル信号ＩＥＳが低レベル“Ｌ”のときに非活性状態（停止状態）とされ、電流の消費が抑えられることになる。

図１９は図１７の入力回路におけるクロック検知回路２２０の一例を示す回路図である。

図１８および図１９の比較から明らかなように、クロック検知回路２２０は、基本的には、入力バッファ２１０と同様の構成とされ、ＳＳＴＬ等の小振幅の信号として供給される外部クロックＣＬＫのレベルを基準電圧Ｖref のレベルと比較する差動増幅部（トランジスタ２２１〜２２５）、および、該差動増幅部の出力を反転して出力する三段のインバータ２２６〜２２８を備えて構成されている。ここで、クロック検知回路２２０は、入力バッファ２１０のように大きな駆動能力を持たせる必要がないため（大電流を流す必要がないため）、各トランジスタを小型のトランジスタで構成することができる。また、トランジスタ２２５のゲートには、例えば、高電位の電源電圧Ｖccが印加され、差動増幅部を常に活性化状態とするようになっている。

図２０は図１７の入力回路における内部オシレータ２３０の一例を示す回路図である。
図２０に示されるように、内部オシレータ２３０は、セルフリフレッシュモード信号ＳＲが入力されたナンドゲート２３１および複数（四段）のインバータ２３２〜２３５を有するリングオシレータとして構成されている。すなわち、内部オシレータ２３０は、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”の時に、発振動作が開始して所定のパルス信号を出力するリングオシレータとして構成されている。

図２１は図１７の入力回路におけるパルス発生回路２４０の一例を示す回路図である。
図２１に示されるように、パルス発生回路２４０は、ノアゲート２４１および複数（三段）のインバータ２４２〜２４４を備えて構成され、内部オシレータ２３０の出力信号ＳＳ２を受け取って、所定のパルス幅を有する信号ＳＳ３を出力するようになっている。ここで、パルス発生回路２４０の出力信号ＳＳ３のパルス幅は、インバータ２４２〜２４４による遅延時間に対応している。

図１７に示す入力回路は、上述した図１８〜図２１に示す入力バッファ２１０，クロック検知回路２２０，内部オシレータ２３０，および，パルス発生回路２４０と、ノアゲート２５１，２５２およびナンドゲート２５３よりなる論理回路とを備えて構成されるが、この構成は、単なる一例であり、他に様々な回路を適用することができるのはいうまでもない。

図２２は図１７の入力回路の動作を説明するためのタイミング図である。なお、外部クロックＣＬＫは、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”になっている間、常に停止しているのではなく、例えば、セルフリフレッシュモード信号ＳＲが低レベル“Ｌ”から高レベル“Ｈ”に変化してセルフリフレッシュ動作が開始した後に、所定クロック（例えば、２００クロック）だけカウントした後にクロックＣＬＫが停止し、また、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”から低レベル“Ｌ”に変化してセルフリフレッシュ動作が終了する前に、所定クロック（例えば、２００クロック）だけ早くカウントすべくクロックＣＬＫが開始（出力）するようになっている。

図２２および図１７〜図２１に示されるように、まず、セルフリフレッシュモード信号ＳＲが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、図２０に示す内部オシレータ２３０が発振動作を開始して信号ＳＳ２が出力される。この内部オシレータ２３０の出力信号ＳＳ２は、図２１に示すパルス発生回路２４０に入力され、このパルス発生回路２４０からは、インバータ２４２〜２４４の遅延時間に対応したパルス幅を有する信号ＳＳ３が出力される。このパルス発生回路２４０の出力信号ＳＳ３は、ノアゲート２５２の一方の入力に供給される。

また、外部クロックＣＬＫは、図１９に示すクロック検知回路２２０により検知され、このクロック検知回路２２０からはクロックＣＬＫに対応して信号（クロック検知信号）ＳＳ１が出力される。このクロック検知回路２２０の出力信号ＳＳ１は、ノアゲート２５１の一方の入力に供給される。ここで、ノアゲート２５１の他方の入力には、ノアゲート２５２の出力信号供給され、また、ノアゲート２５２の他方の入力には、ノアゲート２５１の出力信号供給されている。すなわち、ノアゲート２５１および２５２はラッチ回路を構成し、信号ＳＳ１およびＳＳ３のレベルにより保持データを変化させる。

そして、ノアゲート２５１の出力信号は、セルフリフレッシュモード信号ＳＲと共にナンドゲート２５３の入力に供給され、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”の間、信号ＳＳ３が低レベル“Ｌ”から高レベル“Ｈ”への立ち上がりで高レベル“Ｈ”から低レベル“Ｌ”に変化し、信号ＳＳ１の低レベル“Ｌ”から高レベル“Ｈ”への立ち上がりで低レベル“Ｌ”から高レベル“Ｈ”に変化する入力バッファイネーブル信号ＩＥＳが生成される。ここで、入力バッファイネーブル信号ＩＥＳを、パルス発生回路２４０の出力信号ＳＳ３により低レベル“Ｌ”に変化させるのは、周期的にクロック検知回路２２０の出力信号ＳＳ１の出力を確認するためである。

これにより、外部クロックＣＬＫがクロック検知回路２２０に入ると、入力バッファイネーブル信号ＩＥＳを高レベル“Ｈ”として入力バッファ２１０が活性化され、セルフリフレッシュモード信号ＳＲのレベルに関係無く、外部クロックＣＬＫから信号Ｓ１を生成して、遅延回路３３および分周回路３０（図１参照）に供給して、ＤＬＬ回路３を動作状態とすることができるようになる。

このように、本実施例の入力回路２１において、入力バッファイネーブル信号ＩＥＳは、通常、高レベル“Ｈ”を保っており入力バッファ２１０は活性化状態にある。そして、セルフリフレッシュモード信号ＳＲが内部オシレータ２３０に入力されると、外部クロックＣＬＫの周期に関係無く、内部オシレータ２３０の出力ＳＳ２が一定の周期で高レベル“Ｈ”および低レベル“Ｌ”をセルフリフレッシュモード信号ＳＲが低レベル“Ｌ”になるまで繰り返す。なお、内部オシレータ２３０の出力ＳＳ２は、セルフリフレッシュモード信号ＳＲが低レベル“Ｌ”になると高レベル“Ｈ”を保持することになる。

パルス発生回路２４０は、内部オシレータ２３０の出力ＳＳ２の立ち下がり信号（高レベル“Ｈ”から低レベル“Ｌ”への変化）を受けて、高レベル“Ｈ”になり、それに伴って入力バッファイネーブル信号ＩＥＳは高レベル“Ｈ”から低レベル“Ｌ”に変化し、入力バッファ２１０は非活性状態となる。そして、この入力バッファ２１０は、クロック検知回路２２０の出力信号（クロック検知信号）ＳＳ１が入力されない限り入力バッファイネーブル信号ＩＥＳは低レベル“Ｌ”のままとなり、非活性状態が保持される。

入力バッファ２１０を非活性状態から活性化させるには、外部クロックＣＬＫをクロック検知回路２２０に入力すればよく、これにより入力バッファイネーブル信号ＩＥＳは、再び低レベル“Ｌ”から高レベル“Ｈ”に変化して入力バッファ２１０の動作が開始する。

このように、本実施例の入力回路は、外部クロックＣＬＫが入力されている時は、入力バッファ２１０を活性化し、外部クロックＣＬＫが入力されていない時は、常に入力バッファ２１０を非活性状態とするようになっている。

これにより、セルフリフレッシュ状態でも外部クロックＣＬＫが動いていれば、ＤＬＬ回路を動作させることができるので、セルフリフレッシュ状態に入る前とセルフリフレッシュ終了後で外部条件が変化していた場合、例えば、電源電圧が大きく変動したり、外部の温度変化が大きい場合等においても、ＤＬＬ回路が再びロックオンするまでのダミーサイクルを不要とすることができ、無駄な時間を無くすことが可能となる。また、外部クロックＣＬＫが動いていない時には、入力バッファ２１０非活性の状態とすることができるため、消費電流（消費電力）の増加を抑えることができる。なお、セルフリフレッシュ動作の最中に外部クロックＣＬＫが止まった時は，内部オシレータ２３０が一定の周期で動作し、パルス発生回路２４０を介して信号を入力バッファ２１０に入力して即座に入力バッファ２１０を非活性化させることにより消費電流を抑えることができる。

図２３は本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図であり、図２４は図２３のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。

本発明が適用される半導体集積回路の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成される。

図２３に示されるように、ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。

アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａおよび１０７ｂの初期値として使用される。

クロックバッファ１０１は、内部クロック生成回路１２１および出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロックＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生するためのものである。なお、本発明に係る入力回路２１は、このクロックバッファ１０１（内部クロック生成回路１２１）の一部を構成することになる。

Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３およびデータ出力バッファ（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号は、データ出力バッファ５１により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータがパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、リアル配線（ＲＬ）は、この出力タイミング制御回路１２２から各データ出力バッファ５１までの配線に対応している。

上記のＳＤＲＡＭの読み取り動作を図２４を参照して説明する。
まず、外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、或いは、出力データを出力するように動作する。

ＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。

さらに、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。

ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもクロックＣＬＫの立ち上がり時点を基準にして定義される。図２４において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。

図２５は図２３のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。

ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。

クロックバッファ１０１は、図２３を参照して説明したように、内部クロック生成回路１２１および出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１およびパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５１（データ出力バッファ）に供給されるようになっている。ここで、本発明に係る入力回路２１は、内部クロック生成回路１２１の一部を構成するのは前述の通りである。

各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１（内部クロック生成回路１２１）で生成された内部クロック信号により制御される。

図２５に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５１）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図２５では省略されている。

そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。

図２６は本発明に係る半導体集積回路における出力回路（データ出力バッファ回路：５１）の一構成例を説明するための図である。図２５および図２６に示されるように、図２６におけるＤａｔａ１およびＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出力データが高レベル“Ｈ”の場合には共に低レベル“Ｌ”であり、出力データが低レベル“Ｌ”の場合には共に高レベル“Ｈ”である。なお、出力データが高レベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるように変換される。信号φｏｅは、出力タイミング制御回路１２２（図１中の遅延回路３３）の出力信号（クロック信号）に対応するもので、出力回路５１のイネーブル信号として機能するものである。

クロック信号φｏｅが高レベル“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例えば、データ出力パッド６に高レベル“Ｈ”を出力する場合を想定すると、クロック信号φｏｅが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１およびＤａｔａ２がノード８ａ−３および８ａ−６に伝達される。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノード８ａ−８が高レベル“Ｈ”になると、出力用のＰチャンネルトランジスタ８１はオンとなり、また、Ｎチャンネルトランジスタ８２はオフとなって、データ出力パッド６には高レベル“Ｈ”の出力が現れることになる。また、クロック信号φｏｅが低レベル“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。

図２７は本発明に係る入力回路の第２実施例を示すブロック図であり、図２８は図２７の入力回路の動作を説明するためのタイミング図である。図２７において、参照符号２１０は入力バッファ、２３０は内部オシレータ、そして、２５３はネンドゲートを示している。

本第２実施例では、図１７の第１実施例におけるクロック検知回路２２０による外部制御信号（外部クロック）ＣＬＫの検知を行わずに、入力バッファイネーブル信号ＩＥＳを出力して入力バッファ２１０からの内部制御信号（内部クロック）Ｓ１の出力制御を行うようになっている。

すなわち、図２７に示されるように、本第２実施例では、セルフリフレッシュモード信号ＳＲおよび内部オシレータ２３０の出力がナンドゲート２５３に供給され、ナンドゲート２５３の出力である入力バッファイネーブル信号ＩＥＳにより、入力バッファ２１０からの内部制御信号Ｓ１の出力を制御するようになっている。

図２８に示されるように、本第２実施例の入力回路は、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”となるセルフリフレッシュモードにおいて、内部オシレータ２３０の出力ＳＳ２が低レベル“Ｌ”のときに入力バッファイネーブル信号ＩＥＳが高レベル“Ｈ”となり、入力バッファ２１０を活性化して内部制御信号Ｓ１を出力するようになっている。

本第２実施例では、前述したように、第１実施例におけるクロック検知回路２２０を必要とせず、入力バッファ２１０が活性化している期間を通常時の１／２（内部オシレータ２３０の出力ＳＳ２が低レベル“Ｌ”となっている期間だけ）にできるため、その分の消費電力を削減することが可能となる。なお、内部オシレータ２３０の出力ＳＳ２が低レベル“Ｌ”のときに、入力バッファ２１０を動作させる理由は、例えば、セルフリフレッシュの１回づつの動作は内部オシレータの出力ＳＳ２の立ち上がりから開始され、この出力ＳＳ２が低レベル“Ｌ”のときには終了しているため、チップ内で動作している回路数が最少の状態になっており、チップ内の電源も安定しているため、ＤＬＬの位相調整を行うには最適だからである。

ここで、入力回路をＤＲＡＭ（ＳＤＲＡＭ）に適用する場合には、そのＤＲＡＭのセルフリフレッシュ用のオシレータを上述した内部オシレータ２３０として利用することができる。なお、信号ＳＲはセルフリフレッシュモード信号に限定されるものではなく、また、入力回路もＤＲＡＭへの適用に限定されるものではない。ただし、例えば、ＳＲＡＭ（Static Random Access Memory)やフラッシュＥＥＰＲＯＭ（Electrically Erazable Programmable Read Only Memory)、或いは、他の内部オシレータ持たない半導体集積回路では、例えば、ＤＬＬ回路のロックオン時間を低減するために入力回路用の内部オシレータ２３０を新たに設ける必要がある。

図２９は本発明に係る入力回路の第３実施例を示すブロック図であり、図３０は図２９の入力回路における分周器の動作を説明するためのタイミング図である。

図２９に示されるように、本第３実施例では、図２７の第２実施例において、内部オシレータ２３０の出力ＳＳ２を分周器２６０で分周し、その分周した信号ＳＳ５をナンドゲート２５３へ供給するようになっている。そして、ナンドゲート２５３では、分周後の信号ＳＳ５とセルフリフレッシュモード信号ＳＲとの論理を取って入力バッファイネーブル信号ＩＥＳを出力するようになっている。

すなわち、図３０に示されるように、分周器２６０は、入力信号（内部オシレータ２３０の出力）ＳＳ２を２分周して、１／２の周波数の信号ＳＳ５をナンドゲート２５３へ供給するようになっている。なお、図３０では、分周後の信号ＳＳ５の低レベル“Ｌ”の期間は、１周期の１／４の期間となるようにされており、これによりセルフリフレッシュモード期間中で信号ＳＳ５が低レベル“Ｌ”のときに入力バッファ２１０が活性化される期間をさらに削減して、より一層の消費電力の低減を図るようになっている。

図３１は本発明に係る入力回路の第４実施例を示すブロック図である。
例えば、ＤＲＡＭ（ＳＤＲＡＭ）において、アクティブモードに対してセルフリフレッシュモードの消費電力は大幅に少なく、そのため、セルフリフレッシュモードに入った直後はデバイス（ＤＲＡＭ）の温度は大きく変化し、時間が経過するにつれて安定する。本第４実施例では、このようなデバイスの温度変化を考慮して、セルフリフレッシュに入った直後は位相調整の頻度を高くし、そして、時間が経過した後は消費電力削減のため位相調整の頻度を下げるようになっている。

すなわち、本第４実施例では、前述した第３実施例と同様に、内部オシレータ２３０の出力ＳＳ２を分周器２６０’で分周し、その分周後の信号ＳＳ５をナンドゲート２５３の一方の入力へ供給するようになっているが、分周器２６０’の分周率が時間の経過と共に変化するように構成され、入力バッファイネーブル信号ＩＥＳが発生する頻度を時間の経過に従って低減するように構成されている。なお、入力バッファイネーブル信号ＩＥＳを出力するナンドゲート２５３の他方の入力には、ナンドゲート２７２および２７３で構成したラッチの出力をインバータ２７４で反転した信号が供給され、所定の時間（所定のカウント数）以降は、一定の頻度で入力バッファイネーブル信号ＩＥＳを発生するようになっている。

図３１に示されるように、分周器２６０’は、カウンタ２７０、各カウンタ出力（Ｘ１，Ｘ２，Ｘ３）のレベルを反転するインバータ２６１〜２６３、各カウンタ出力（Ｘ０，Ｘ１，／Ｘ１，Ｘ２，／Ｘ２，Ｘ３，／Ｘ３）の論理を取るナンドゲート２６４〜２６７、ナンドゲート２６４〜２６６の出力の論理を取るナンドゲート２６８、および、ナンドゲート２６８の出力とインバータ２７４の出力との論理を取るナンドゲート２６９を備えている。分周回路２６０’（ナンドゲート２６９）の出力ＳＳ５およびナンドゲート２６７の出力（ＤＳ４）はナンドゲート２５３に供給され、ナンドゲート２５３から入力バッファイネーブル信号ＩＥＳが出力されるようになっている。ここで、カウンタ２７０は、例えば、信号の立ち下がりエッジを捉えてカウントするダウンエッジカウンタとして構成され、また、そのリセット端子ＲＥＳＥＴには、セルフリフレッシュモード信号ＳＲをインバータ２７１で反転した信号が供給されている。

すなわち、カウンタ２７０は、セルフリフレッシュモード信号ＳＲが低レベル“Ｌ”でリセットされ、信号ＳＲが高レベル“Ｈ”でカウント動作を開始するようになっている。そして、カウンタ２７０は、例えば、内部オシレータ２３０の出力ＳＳ２のダウンエッジを０からカウントし、１６回（１１１１）数えたら再び０からカウントする。

図３２は図３１の入力回路の動作を説明するためのタイミング図であり、図３３は図３１の入力回路におけるカウンタ出力と入力バッファイネーブル信号との関係を説明するための図である。

図３２および図３３に示されるように、セルフリフレッシュモード信号ＳＲが高レベル“Ｈ”になると、カウンタ２７０はカウント動作を開始し、時間の経過に従って、ナンドゲート２５３は、入力バッファイネーブル信号ＩＥＳとして、内部オシレータの出力ＳＳ２を２分周したナンドゲート２６４の出力ＤＳ１、ＳＳ２を４分周したナンドゲート２６５の出力ＤＳ２、ＳＳ２を８分周したナンドゲート２６６の出力ＤＳ３、そして、ＳＳ２を１６分周したナンドゲート２６７の出力ＤＳ４を順次出力する。ここで、一旦、入力バッファイネーブル信号ＩＥＳとして出力ＤＳ４（ＳＳ２を１６分周した信号）が出力されると、それ以降は、この出力ＤＳ４に従った入力バッファイネーブル信号ＩＥＳが出力され、セルフリフレッシュモード信号ＳＲが低レベル“Ｌ”になるまで続けられる。すなわち、入力バッファイネーブル信号ＩＥＳは、ＤＳ１→ＤＳ２→ＤＳ３→ＤＳ４と発生する頻度を時間の経過に従って低減するように変化するが、ナンドゲート２７２および２７３によるラッチの動作により、一度、ＤＳ４になると、以降ＤＳ４となり、内部オシレータの出力ＳＳ２が１６回発生すると入力バッファイネーブル信号ＩＥＳを１回発生するようになっている。

なお、第４実施例においては、分周器２６０’の分周率を段階的に下げているが、例えば、高低２種類の分周率を用意しておき、或る時間が経過したならば分周率を低くする（入力バッファイネーブル信号ＩＥＳの頻度を低くする）ように構成してもよい。

図３４は本発明に係る入力回路の第５実施例を示すブロック図であり、図３５は図３４の入力回路におけるパルス幅調整部の動作を説明するためのタイミング図である。

本第５実施例は、図２７に示す第２実施例において、内部オシレータ２３０とナンドゲート２５３との間にパルス幅調整部２８０を設けるようにしたものである。

図３４に示されるように、パルス幅調整部２８０は、遅延部２８１、インバータ２８２，２８３、および、ノアゲート２８４を備えて構成され、図３５に示されるように、内部オシレータ２３０の出力ＳＳ２のパルス幅（デューティ比）を制御して出力ＳＳ５をナンドゲート２５３へ供給するようになっている。すなわち、本第５実施例は、内部オシレータ２３０の出力ＳＳ２における低レベル“Ｌ”の期間に対してインバータ２８３の出力（ナンドゲート２５３の入力）ＳＳ５における低レベル“Ｌ”の期間を任意に調整し、入力バッファを活性化する期間（入力バッファイネーブル信号ＩＥＳが高レベル“Ｈ”となる期間）をさらに削減して、より一層の消費電力を低減するようになっている。

図３６は本発明に係る入力回路の第６実施例を示すブロック図である。本第６実施例は、前述した第２実施例において、内部制御信号（内部クロック）Ｓ１としてエッジの欠けたクロック波形が発生するのを防止するように構成したものである。

図３６に示されるように、本第６実施例では、内部オシレータ２３０とナンドゲート２５３との間に同期回路２９０を設け、ナンドゲート２５３の出力である第１の入力バッファイネーブル信号ＩＥＳ１をインバータ３２２を介してナンドゲート３２１の一方の入力に供給すると共に、内部オシレータ２３０の出力（ＳＳ２）をナンドゲート３２１の他方の入力に供給するようになっている。そして、このナンドゲート３２１の出力を第２の入力バッファイネーブル信号ＩＥＳ２として入力バッファ２１０へ供給し、内部制御信号Ｓ１の出力制御を行うようになっている。さらに、入力バッファ２１０からの内部制御信号（Ｓ２）はクロック出力部３１０を介して出力（Ｓ１）されるようになっている。

同期回路２９０は、遅延素子（Ｄｅｌａｙ）２９１、インバータ２９２、ノアゲート２９３〜２９６を備えて構成されている。ここで、ノアゲート２９５および２９６はラッチを構成している。また、ノアゲート２９３および２９４の一方の入力には、入力バッファ２１０の出力（Ｓ２）が供給され、また、他方の入力には遅延素子２９１により遅延された内部オシレータ２３０の出力およびその反転信号が供給されている。さらに、遅延素子２９１は、内部オシレータ２３０の出力ＳＳ２および入力バッファ２１０の出力Ｓ２が同期回路２９０のノアゲート２９３および２９４に入力されるタイミングを調節するために挿入されている。すなわち、出力ＳＳ２が出力Ｓ２よりも速いと第１の入力バッファイネーブル信号ＩＥＳ１が発生してしまい、その結果、内部制御信号Ｓ１にエッジの欠けたクロックが発生してしまうため、入力バッファ２１０に相当する分の遅延を与えるようになっている。

図３７は本発明の第６実施例〜第８実施例の動作を説明するタイミング図の対応を示す図である。

図３７は、図２８に対応するタイミング図であり、以下の第６実施例〜第８実施例の動作を説明するタイミング図（図３８、図４０、図４２）における表示領域が、図３７中の破線部分であることを示すものである。

図３８は図３６の入力回路の動作を説明するためのタイミング図である。
すなわち、図３８（下方部分）に示されるように、例えば、前述した第２実施例にいおては、入力バッファイネーブル信号ＩＥＳが低レベル“Ｌ”から高レベル“Ｈ”へ立ち上がるタイミングによっては、内部制御信号Ｓ１が途中で切れる（エッジが欠ける）ことがある。これに対して、上述した本第６実施例によれば、図３８（上方および中央部分）に示されるように、第２の入力バッファイネーブル信号ＩＥＳ２により、入力バッファ２１０の出力Ｓ２にエッジの欠けが生じた場合でも、クロック出力部３１０を介して出力される内部制御信号Ｓ１ではエッジの欠けが生じた部分を無くして一定のパルス幅を有する内部制御信号Ｓ１を発生することが可能となる。

図３９は本発明に係る入力回路の第７実施例を示すブロック図であり、図４０は図３９の入力回路の動作を説明するためのタイミング図である。

図３９に示されるように、本第７実施例は、図２７の第２実施例に対して、クロック検知回路２２０を設け、内部オシレータ２３０の出力ＳＳ２が低レベル“Ｌ”で、且つ、クロック検知回路２２０が外部制御信号（外部クロック）ＣＬＫの動作を検知した場合にのみ入力バッファ２１０を活性化するようにしたものである。ここで、同期回路２９０’は、前述した図３６の同期回路２９０における遅延素子２９１が省略され、第６実施例における入力バッファの出力（Ｓ２）としてクロック検知回路２２０の出力ＳＳ１が使用されている。本第７実施例では、外部制御信号ＣＬＫが動作していない時、入力バッファ２１０は活性化されないので、第２実施例に対してより一層の消費電力の低減が可能である。

さらに、本第７実施例は、同期回路２９０’によりクロック検知回路２２０の出力ＳＳ１および内部オシレータ２３０の出力ＳＳ２の論理合成を行うため、図４０に示されるように、内部制御信号Ｓ１としてエッジの欠けたクロック波形が発生するのを防止するようになっている。

図４１は本発明に係る入力回路の第８実施例を示すブロック図であり、図４２は図４１の入力回路の動作を説明するためのタイミング図である。

図４１に示されるように、本第８実施例は、上述した第７実施例に対して、さらに、クロック検知回路２２０にも内部オシレータ２３０の出力ＳＳ２により制御される活性化信号（ＳＳ４）を供給し、出力ＳＳ２が低レベル“Ｌ”のときにクロック検知回路２２０を活性化するようにしたものである。すなわち、内部オシレータ２３０の出力ＳＳ２をナンドゲート３３１の一方の入力に供給し、入力バッファイネーブル信号ＩＥＳをインバータ３３２で反転してナンドゲート３３１の他方の入力に供給し、そして、ナンドゲート３３１の出力ＳＳ４によりクロック検知回路２２０の活性化を制御するようになっている。

本第８実施例によれば、出力ＳＳ２が高レベル“Ｈ”のとき、クロック検知回路２２０も非活性化されることになるため、第７実施例に対して、より一層の低消費電力化が可能となる。また、クロック検知回路２２０に対する活性化信号ＳＳ４を出力ＳＳ２および入力バッファイネーブル信号ＩＥＳから作っているのは、図４２に示されるように、内部制御信号Ｓ１のクロック波形（特に、最後の波形）のエッジの欠けを防止するためである。

図４３は本発明に係る入力回路の第９実施例を示すブロック図である。本第９実施例は、前述した図１７の第１実施例をＤＲＡＭ以外のデバイスに適用する場合を示すものである。

前述した第１実施例では、例えば、内部オシレータ２３０をＤＲＡＭのセルフリフレッシュ動作用のオシレータと兼用する場合を示したが、この場合には、オシレータはセルフリフレッシュ動作にも兼用するためパワーダウンモード（セルフリフレッシュモード）でオシレータを止めることはできない。

しかしながら、例えば、ＤＲＡＭ以外のＳＲＡＭやフラッシュＥＥＰＲＯＭ等のデバイスでは、メモリセルのリフレッシュ動作を行う必要ないため、オシレータ（内部オシレータ２３０）を止めることができる。本第９実施例は、内部オシレータ２３０をパワーダウン信号ＰＤおよび入力バッファイネーブル信号ＩＥＳにより制御し、パワーダウン時に入力バッファ２１０が活性化している時だけ内部オシレータ２３０を動作させるようになっている。これにより、より一層の消費電力の低減が可能となる。

図４４は本発明に係る入力回路の第１０実施例を示すブロック図である。図４４において、参照符号３３０はパルスカウンタまたは分周器等を示し、また、３４０はＪ−Ｋフリップフロップ（Ｊ−Ｋ Ｆ．Ｆ．）を示している。

図４４に示されるように、本第１０実施例では、クロック検知回路２２０の出力ＳＳ１をパルスカウンタまたは分周器等３３０に供給し、また、パルスカウンタまたは分周器等３３０の出力ＳＳ２をＪ−Ｋフリップフロップ３４０に供給するようになっている。そして、Ｊ−Ｋフリップフロップ３４０の出力ＳＳ６およびパワーダウン信号ＰＤが供給されたナンドゲート２５３の出力（入力バッファイネーブル信号ＩＥＳ）により入力バッファ２１０のイネーブル制御を行うようになっている。ここで、パルスカウンタまたは分周器等３３０には活性化信号（イネーブル信号）としてパワーダウン信号ＰＤが供給されている。また、パルスカウンタまたは分周器等３３０は、例えば、クロック検知回路２２０の出力ＳＳ１を２５６パルスカウントして出力ＳＳ２を１パルス発生するパルスカウンタとして構成することができる。なお、パルスカウンタまたは分周器等３３０への入力信号としては、クロック検知回路２２０の出力ＳＳ１でもよいが、入力バッファ２１０の出力Ｓ１を使用することもできる。

図４５は図４４の入力回路におけるＪ−Ｋフリップフロップの一例を示す回路図であり、図４６は図４５のＪ−Ｋフリップフロップの入出力波形の一例を示すタイミング図である。

図４５に示されるように、Ｊ−Ｋフリップフロップ３４０は、ナンドゲート３４１〜３４８およびインバータ３４９１，３４９２により構成されている。このＪ−Ｋフリップフロップ３４０の入力信号ＳＳ２および出力信号ＳＳ６は、例えば、図４６に示されるような波形となる。

以上の説明では、本発明に係る入力回路が適用される半導体集積回路をシンクロナスＤＲＡＭとして説明したが、本発明はシンクロナスＤＲＡＭおよび半導体記憶装置等に限らず、信号のロックに時間を要するＤＬＬ回路或いはＰＬＬ回路等を有する様々な半導体集積回路に適用することができる。さらに、制御信号としてクロック信号を例に取って説明したが、制御信号としてはクロック信号に限定されるものでないのはもちろんである。

関連技術としての半導体集積回路の一例を示すブロック図である。 図１の半導体集積回路における関連技術としての位相比較回路（位相比較部）の一構成例を説明するための図である。 図２の位相比較回路の動作を説明するためのタイミング図である。 図１の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図である。 図４の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。 図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。 図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。 図４の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。 図１の半導体集積回路における分周回路の一例を示す回路図である。 図９の分周回路の各ノードの信号波形を示す図である。 図９の分周回路を使用した半導体集積回路の動作を説明するためのタイミング図である。 図１の半導体集積回路における遅延回路の一構成例を説明するための図である。 図１の半導体集積回路における遅延制御回路の一構成例を説明するための図である。 図１３の遅延制御回路の動作を説明するためのタイミング図である。 図１の半導体集積回路における入力回路を概念的に示すブロック図である。 図１５の入力回路の一構成例を示す回路図である。 本発明に係る入力回路の第１実施例を示すブロック図である。 図１７の入力回路における入力バッファの一例を示す回路図である。 図１７の入力回路におけるクロック検知回路の一例を示す回路図である。 図１７の入力回路における内部オシレータの一例を示す回路図である。 図１７の入力回路におけるパルス発生回路の一例を示す回路図である。 図１７の入力回路の動作を説明するためのタイミング図である。 本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。 図２３のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。 図２３のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。 図２３のシンクロナスＤＲＡＭにおける出力回路（データ出力バッファ）の一構成例を説明するための図である。 本発明に係る入力回路の第２実施例を示すブロック図である。 図２７の入力回路の動作を説明するためのタイミング図である。 本発明に係る入力回路の第３実施例を示すブロック図である。 図２９の入力回路における分周器の動作を説明するためのタイミング図である。 本発明に係る入力回路の第４実施例を示すブロック図である。 図３１の入力回路の動作を説明するためのタイミング図である。 図３１の入力回路におけるカウンタ出力と入力バッファイネーブル信号との関係を説明するための図である。 本発明に係る入力回路の第５実施例を示すブロック図である。 図３４の入力回路におけるパルス幅調整部の動作を説明するためのタイミング図である。 本発明に係る入力回路の第６実施例を示すブロック図である。 本発明の第６実施例〜第８実施例の動作を説明するタイミング図の対応を示す図である。 図３６の入力回路の動作を説明するためのタイミング図である。 本発明に係る入力回路の第７実施例を示すブロック図である。 図３９の入力回路の動作を説明するためのタイミング図である。 本発明に係る入力回路の第８実施例を示すブロック図である。 図４１の入力回路の動作を説明するためのタイミング図である。 本発明に係る入力回路の第９実施例を示すブロック図である。 本発明に係る入力回路の第１０実施例を示すブロック図である。 図４４の入力回路におけるＪ−Ｋフリップフロップの一例を示す回路図である。 図４５のＪ−Ｋフリップフロップの入出力波形の一例を示すタイミング図である。

符号の説明

１ クロック入力パッド
３ ＤＬＬ回路
６ データ出力パッド
７ ダミー負荷容量
２１ 入力回路
２２ ダミー入力回路（クロックバッファ）
３１ 位相比較回路（ディジタル位相比較器）
３２ 遅延制御回路
３３ 遅延回路（第１の遅延回路）
３４ ダミー遅延回路（第２の遅延回路）
４１ クロック配線（リアル配線）
４２ ダミー配線
５１ 出力回路（出力バッファ）
５２ ダミー出力回路（出力バッファ）
２１０ 入力バッファ
２２０ クロック検知回路
２３０ 内部オシレータ
２４０ パルス発生回路
２６０ 分周器
２７０ カウンタ（ダウンエッジカウンタ）
２８０ パルス幅調整部
２９０，２９０’ 同期回路
３１０ クロック出力部
３３０ パルスカウンタまたは分周器等

Claims (21)

1. 入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、
   前記入力回路は、
   前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、
   該外部クロック信号が動作しているか否かを検知するクロック検知回路と、
   前記クロック検知回路の出力に基づいて前記入力バッファを活性化するための信号を出力する入力バッファ制御部と、を備え、
   前記半導体集積回路は、セルフリフレッシュモードを有するシンクロナスＤＲＡＭであり、
   前記内部回路は、出力回路の出力タイミングを制御するＤＬＬ回路であり、
   前記出力回路は、前記外部クロック信号に同期してデータを出力し、前記入力バッファは、前記クロック検知回路の出力により、前記外部クロック信号が停止している時には前記内部クロック信号を停止し、且つ、該外部クロック信号が動作している時には該内部クロック信号を出力する動作モードを備えることを特徴とする半導体集積回路。
2. 請求項１の半導体集積回路において、
   前記入力回路は、さらに、セルフリフレッシュモード時に所定の周期でパルスを発生してセルフリフレッシュを行わせる内部オシレータを備え、
   前記入力バッファは、セルフリフレッシュモード時でも前記外部クロック信号が動作している時に前記内部クロック信号を出力し、且つ、前記外部クロック信号が停止している時に前記入力バッファを非活性にするようになっていることを特徴とする半導体集積回路。
3. 請求項１の半導体集積回路において、
   前記ＤＬＬ回路は、
   前記内部クロック信号を受け取り、所定の遅延量を与えて出力する遅延回路と、
   前記内部クロック信号を受け取り、前記遅延回路と同じ遅延量を与えた信号を出力するダミー遅延回路と、
   該ダミー遅延回路における遅延量および前記遅延回路における遅延量を同一の値として共に制御する遅延制御回路と、
   前記内部クロック信号に対応した信号を比較基準信号として受け取ると共に、所定の回路を介して供給される前記ダミー遅延回路からの出力信号を比較対象信号として受け取り、該比較基準信号と該比較対象信号との位相差に応じて所定数のパルス信号を前記遅延制御回路に供給し、前記遅延回路および前記ダミー遅延回路における遅延量を制御する位相比較回路と、を具備することを特徴とする半導体集積回路。
4. 請求項３の半導体集積回路において、
   前記ＤＬＬ回路は、さらに、
   前記内部クロック信号が供給された分周回路を備え、該分周回路の出力信号は前記ダミー遅延回路に供給されると共に、前記位相比較回路の比較基準信号として供給されるようになっていることを特徴とする半導体集積回路。
5. 入力するクロック信号を受け取って内部制御信号を出力する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路とを有する入力回路であって、
   前記入力バッファは、前記タイミング信号に従って前記内部制御信号を所定期間出力するようになっており、
   前記タイミング信号発生回路は、オシレータを備え、
   前記入力回路は、さらに、
   前記入力バッファからの前記内部制御信号を受け取って、前記内部回路に出力する内部制御信号出力部と、
   該入力バッファから該内部制御信号を受け取って、当該内部制御信号に同期したタイミング信号を該内部制御信号出力部に出力する同期回路と、を備えることを特徴とする入力回路。
6. 請求項５の入力回路において、
   前記タイミング信号発生回路は、さらに、分周器を備えることを特徴とする入力回路。
7. 請求項６の入力回路において、
   前記分周器は、所定の期間の後に分周率を変化させるようになっていることを特徴とする入力回路。
8. 請求項７の入力回路において、
   前記分周器は、時間の経過に伴って前記タイミング信号の発生頻度を低下させるようになっていることを特徴とする入力回路。
9. 請求項５の入力回路において、
   前記タイミング信号発生回路は、さらに、前記タイミング信号のパルス幅を調整するパルス幅調整部を備えることを特徴とする入力回路。
10. 入力する外部クロック信号を受け取って内部制御信号を出力する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知する制御信号検知回路とを有する入力回路であって、
    前記入力バッファは、前記タイミング信号と前記制御信号検知回路が出力する検知信号に従って、前記内部制御信号を出力するようになっており、
    前記入力バッファは、前記内部制御信号を所定期間出力し、前記タイミング信号に従って該内部制御信号の出力を停止し、
    前記制御信号検知回路は、前記タイミング信号により停止するようになっていることを特徴とする入力回路。
11. 請求項１０の入力回路において、
    前記タイミング信号発生回路は、オシレータ備えることを特徴とする入力回路。
12. 請求項１１の入力回路において、
    前記タイミング信号発生回路は、さらに、分周器を備えることを特徴とする入力回路。
13. 請求項１２の入力回路において、
    前記分周器は、所定の期間の後に分周率を変化させるようになっていることを特徴とする入力回路。
14. 請求項１３の入力回路において、
    前記分周器は、時間の経過に伴って前記タイミング信号の発生頻度を低下させるようになっていることを特徴とする入力回路。
15. 請求項１１の入力回路において、
    前記タイミング信号発生回路は、さらに、前記タイミング信号のパルス幅を調整するパルス幅調整部を備えることを特徴とする入力回路。
16. 請求項１０の入力回路において、
    前記タイミング信号発生回路は、前記外部クロック信号の周波数を落としたタイミング信号を生成するようになっていることを特徴とする入力回路。
17. 入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、
    前記入力回路は、前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知するクロック検知回路と、前記入力バッファの制御に使用するタイミング信号を前記検知信号に同期させる同期回路とを備え、前記入力バッファは、前記タイミング信号と前記クロック検知回路が出力する検知信号に従って、前記内部クロック信号を出力し、且つ、該内部クロック信号を所定期間出力し、前記タイミング信号に従って当該内部クロック信号の出力を停止することを特徴とする半導体集積回路。
18. 入力する外部クロック信号を受け取って内部制御信号を出力する入力バッファと、
    該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、
    該外部クロック信号が動作しているか否かを検知し検知信号を発生する制御信号検知回路と、を有する入力回路であって、
    前記入力バッファは、前記検知信号に従って前記内部制御信号を発生し、該内部制御信号の出力開始および出力停止は前記タイミング信号のタイミングで行うようになっており、
    前記タイミング信号発生回路は、オシレータ備え、
    前記タイミング信号発生回路は、前記外部クロック信号の周波数を落としたタイミング信号を生成するようになっていることを特徴とする入力回路。
19. 入力する外部クロック信号を受け取って内部クロック信号を出力する入力回路と、該内部クロック信号を受け取り、定常状態になるまでに所定の時間を要する内部回路とを具備する半導体集積回路であって、
    前記入力回路は、前記外部クロック信号から前記内部クロック信号を生成する入力バッファと、該入力バッファの制御に使用するタイミング信号を発生するタイミング信号発生回路と、該外部クロック信号が動作しているか否かを検知し検知信号を発生するクロック検知回路とを備え、前記入力バッファは、前記検知信号に従って前記内部クロック信号を発生し、該内部クロック信号の出力開始および出力停止は前記タイミング信号のタイミングで行うようになっていることを特徴とする半導体集積回路。
20. 請求項１９の半導体集積回路において、前記タイミング信号発生回路は、オシレータ備えることを特徴とする半導体集積回路。
21. 請求項１９の半導体集積回路において、前記タイミング信号発生回路は、前記外部クロック信号の周波数を落としたタイミング信号を生成するようになっていることを特徴とする半導体集積回路。

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