KR100269569B1

KR100269569B1 - 반도체 장치 및 신호 입력 상태 검출 회로

Info

Publication number: KR100269569B1
Application number: KR1019970052439A
Authority: KR
Inventors: 마사오 다구치; 야스로 마츠자키; 히로요시 도미타
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-04-21
Filing date: 1997-10-14
Publication date: 2000-10-16
Also published as: EP0878908A3; DE69708845D1; EP0878908A2; TW367654B; EP0878908B1; DE69708845T2; KR19980079412A

Abstract

상보 클록을 사용하는 형식의 시스템에서도, 내부에서 180° 위상 클록을 발생시키는 형식의 시스템에서도 공통으로 사용할 수 있는 반도체 장치의 실현을 과제로 한다.

외부 클록으로부터 상보 관계에 있는 제1 및 제2 내부 클록(CLKl, /CLKl)을 발생시키는 반도체 장치로서, 제1 외부 클록(CLK)이 입력되어 CLK1을 출력하는 제1 클록 입력 회로(11)와, 제2 외부 클록(/CLK)이 입력되어 제2 클록을 출력하는 제2 클록 입력 회로(12)와, CLK1로부터 1/2 위상 시프트 신호를 발생하는 1/2 위상 클록 발생 회로(22)와, 제2 클록 입력 버퍼(12)에 /CLK가 입력되어 있는지를 판정하는 /CLK 상태 검출 회로(21)와, 제2 외부 클록(/CLK)이 입력되어 있을 때에는 제2 클록을, 입력되어 있지 않을 때에는 1/2 위상 시프트 신호를 제2 내부 클록(/CLK1)으로서 출력하도록 전환하는 스위치(23)를 구비한다.

Description

반도체 장치 및 신호 입력 상태 검출 회로{SEMICONDUCTOR DEVICE USING COMPLEMENTARY CLOCK AND SIGNAL INPUT STATE DTECTION CIRCUIT USED FOR THE SAME}

본 발명은 외부 클록을 수신하여 내부 클록을 발생하는 내부 클록 발생 회로를 구비하는 반도체 장치에 관한 것으로, 특히 외부 클록에 동기한 제1 내부 클록(CLK1)과 외부 클록으로부터 180°의 위상차를 갖는(1/2 위상 시프트하였다) 제2 내부 클록을 발생하는 내부 클록 발생 회로를 구비하는 반도체 장치에 관한 것이다.

복수의 반도체 장치를 조합한 시스템으로서는 각부의 동작을 클록에 동기시키는 것이 일반적이다. 그 때문에, 원인이 되는 원클록을 발생시켜서 출력하는 반도체 장치 이외의 반도체 장치는 다른 반도체 장치로부터 출력되는 클록을 수신하여 반도체 장치의 내부에서 사용하는 내부 클록을 발생시키는 내부 클록 발생 회로를 가지고 있다. 여기서는, 외부와의 신호의 입출력 동작 및 내부 동작을 클록에 동기하여 행하는 동기·다이나믹·랜덤·액세스·메모리(SDRAM)를 예로서 설명을 하지만, 본 발명은 이것에 한정되는 것은 아니다.

도 1은 SDRAM의 전체 구성을 나타내는 도면이다. SDRAM은 내부의 동작을 클록에 동기하여 파이프라인 처리함으로써, 데이타 신호의 입출력 동작을 고속화한다. 그 때문에, 도 1에 도시된 바와 같이, 클록 버퍼(101)에 입력되는 외부 클록으로부터 내부 클록을 발생하는 내부 클록 발생 회로(102)가 설치된다. DRAM 코어나 모드 레지스터나 디코더 등으로 구성되는 내부 회로(107), 데이타 입력 회로(105)와 데이타 출력 회로(106)로 구성되는 데이타 입출력 버퍼(104) 및 데이타 신호 이외의 신호가 입력되는 신호 입력 회로(103)에는, 내부 클록 발생 회로(102)에서 발생된 내부 클록이 공급되고, 각부가 동기하여 동작하도록 제어된다.

도 2는 SDRAM에서의 데이타 신호의 입력 동작을 나타내는 도면이다. 도 2의 (a)에 도시된 바와 같이, 외부 클록(CLK)에 동기하여 이 SDRAM에 기록하는 데이타 신호가 입력된다. 데이타 입력 회로(105)는 내부 클록 발생 회로(102)로부터 공급되는 내부 클록에 동기하여 데이타 신호를 래치하여 SDRAM내에 입력한다. 도시된 바와 같이, 데이타 신호는 외부 클록(CLK)의 하강 에지에 동기하여 변화하기 때문에, 내부 클록 발생 회로(102)는 외부 클록(CLK)과 동일한 내부 클록을 데이타 입력 회로(105)에 공급하고, 데이타 입력 회로(105)는 외부 클록(CLK)의 상승 에지에 동기하여 입력 데이타를 입력하고 있었다. 즉, 데이타 신호는 외부 클록(CLK)의 1주기로 변화하고 있었다. 이것은 SDRAM에서 출력되는 데이타 신호에 관해서도 동일하고, 출력 데이타 신호는 외부 클록(CLK)의 1주기로 변화한다.

근래, SDRAM의 데이타 전송 속도의 향상이 요구되고 있고, 클록의 주파수는 매우 높아지고 있다. 그러나, 클록의 주파수를 높게 하면 신호의 열화 등의 문제가 발생한다. 상기한 바와 같이, 데이타 신호는 클록의 주기로 변화하고 있고, 데이타 신호의 주파수는 클록의 반이기 때문에, 데이타 신호를 클록과 동일한 주파수의 신호로 하여, 클록의 상승과 하강의 양방 에지에 동기하여 입력하는 DDR(Double Data Rate) 기술이 제안되고 있다. 도 2의 (b)는 DDR 기술에 의한 데이타 신호의 입력 동작을 나타내는 도면이다.

도 2의 (b)에 도시된 바와 같이, DDR 기술로서는, 클록(CLK)의 상승과 하강 에지의 위상차는 이상적으로는 180°이다. 그러나, 실제로 입력하는 외부 클록(CLK)은 신호선의 부하 등의 관계로, 상승과 하강 에지의 위상차가 180°가 아닌 경우가 많다. 또한, 내부 클록 발생 회로의 특성때문에, 내부 클록은 상승과 하강 에지의 위상차가 180°가 아닌 경우가 많다. 따라서, 내부 클록의 상승과 하강 에지에 동기하여 데이타 신호를 입력하거나 내부 회로를 동작시키면 정상적인 동작을 위한 시간 마진을 충족시킬 수 없는 문제가 생긴다.

그래서, DDR 기술을 사용할 경우, 신호의 송신측은 180° 위상이 어긋난 상보 관계에 있는 제1 클록(CLK)과 제2 클록(/CLK)의 클록을 출력하여, 신호를 받는 측은 CLK과 /CLK의 상승 에지에 동기하여 신호를 입력하는 것이 생각된다. 이 경우, SDRAM은 도 3의 (a)에 도시된 바와 같이, 제1 클록 버퍼(111)로 제1 클록(CLK)을 받아 제1 내부 클록(CLK1)을 발생시키고, 제2 클록 버퍼(112)로 제2 클록(/CLK)을 받아서 제1 내부 클록(/CLK1)을 발생시킨다. 또한 별도의 방법으로서, 외부 클록(CLK)에서 지연·로크·루프(DLL) 등의 기술을 사용하여 SDRAM 내부에서 정확히 180°위상이 어긋난 제2 내부 클록을 발생시키는 것이 생각된다. 이 경우에는, 도 3의 (b)에 도시된 바와 같이, 클록 버퍼(121)로 제1 클록(CLK)을 받아서 제1 내부 클록(CLKl)을 발생시키고, 180° 위상 클록 발생 회로(122)로 180° 위상이 어긋난 제2 내부 클록(/CLKl)을 발생시킨다.

SDRAM을 제조할 경우에는, 상기 어느쪽의 기술을 사용하는 시스템에 탑재될지에 따라서, 도 3의 (a)과 도 3의 (b)에 표시된 내부 클록 발생 회로(클록 입력 회로) 중 어느 하나를 설치하게 된다. 즉, 상보 클록을 사용하는 형식 전용의 SDRAM과, 내부에서 180° 위상 클록을 발생시키는 형식 전용의 SDRAM이 만들어지게 된다.

그러나, 유사한 반도체 장치(디바이스)이면서, 다른 2종류의 규정의 반도체 장치를 제조하는 것은 생산 효율을 저하시키는 동시에 재고 관리 등의 점에서 비용 상승의 요인이 된다. 또한, 이러한 디바이스를 사용하는 시스템을 제조하는 메이커에 있어서도, 재고의 증가 등의 점에서 비용 상승의 요인이 된다. 그 때문에, 상보 클록을 사용하는 형식의 시스템에서도, 내부에서 180° 위상 클록을 발생시키는 형식의 시스템에서도 공통으로 사용할 수 있는 디바이스인 것이 바람직하다.

본 발명은 이러한 문제를 해결하는 것으로, 상보 클록을 사용하는 형식의 시스템에서도, 내부에서 180° 위상 클록을 발생시키는 형식의 시스템에서도 공통으로 사용할 수 있는 반도체 장치(디바이스)의 실현을 목적으로 한다.

도 1은 SDRAM의 전체 구성을 나타내는 도면.

도 2는 SDRAM의 데이타 입력 동작을 나타내는 도면.

도 3은 종래의 상보 클록의 발생 회로를 나타내는 도면.

도 4는 본 발명의 원리 구성도.

도 5는 본 발명의 제1 실시예의 SDRAM의 내부 클록 발생 회로의 구성을 나타내는 도면.

도 6은 제1 실시예의 1/2 위상 시프트 DLL 회로의 구성을 나타내는 도면.

도 7은 제1 실시예의 지연 회로와 지연 제어 회로의 구성예를 나타내는 도면.

도 8은 제1 실시예의 /CLK 상태 검출 회로의 구성을 나타내는 도면.

도 9는 /CLK 상태 검출 회로의 제어 신호를 나타내는 도면.

도 10은 제1 실시예의 /CLK 상태 검출 회로의 동작을 나타내는 타임차트.

도 ll은 제1 실시예의 /CLK 상태 검출 회로의 동작을 나타내는 타임차트.

도 12는 제1 실시예의 입력 회로의 구성을 나타내는 도면.

도 13은 본 발명의 제2 실시예의 SDRAM의 내부 클록 발생 회로의 구성을 나타내는 도면.

도 14는 제2 실시예의 /CLK 상태 검출 회로의 구성을 나타내는 도면.

도 15는 제2 실시예의 /CLK 상태 검출 회로의 동작을 나타내는 타임차트.

도 16은 제2 실시예의 /CLK 상태 검출 회로의 동작을 나타내는 타임차트.

도 17은 본 발명의 제3 실시예의 SDRAM의 내부 클록 발생 회로의 구성을 나타내는 도면.

도 18은 본 발명의 제4 실시예의 SDRAM의 내부 클록 발생 회로의 구성을 나타내는 도면.

도 19는 본 발명의 제5 실시예의 SDRAM의 내부 클록 발생 회로의 구성을 나타내는 도면.

도 20은 제5 실시예의 /CLK 상태 검출 회로의 구성을 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 제1 클록 입력 버퍼

12 : 제2 클록 입력 버퍼

21 : /CLK 상태 검출 회로

22 : 1/2 위상 클록 발생 회로(1/2 위상 시프트 DLL 회로)

23,24 : 스위치

25,26 : 0° DLL 회로

도 4는 본 발명의 원리 구성을 나타내는 도면이다. 도 4에 도시된 바와 같이, 본 발명의 반도체 장치는 외부 클록으로부터 상보 관계에 있는 제1 및 제2 내부 클록(CLKl, /CLKl)을 발생시키는 반도체 장치로서, 제1 외부 클록(CLK)이 입력되어 제1 내부 클록(CLKl)을 출력하는 제1 클록 입력 회로(버퍼)(11)와, 제1 외부 클록(CLK)과 상보 관계에 있는 제2 외부 클록(/CLK)이 입력되어 제2 클록을 출력하는 제2 클록 입력 회로(버퍼)(12)와, 제1 내부 클록(CLK1)으로부터 180° 위상이 다른 1/2 위상 시프트 신호를 발생하는 1/2 위상 클록 발생 회로(22)와, 제2 클록 입력 버퍼(12)에 제2 외부 클록(/CLK)이 입력되어 있는지를 판정하는 /CLK 상태 검출 회로(21)와, /CLK 상태 검출 회로(21)의 판정 결과에 따라서, 제2 외부 클록(/CLK)이 입력되어 있을 때에는 제2 클록을 제2 내부 클록(/CLKl)으로서 출력하고, 제2 외부 클록(/CLK)이 입력되어 있지 않을 때에는 1/2 위상 시프트 신호를 제2 내부 클록(/CLKl)으로서 출력하도록 전환하는 스위치(23)를 구비하는 것을 특징으로 한다.

본 발명의 반도체 장치에서는, 제2 외부 클록(/CLK)이 입력되어 있을 때에는 제2 외부 클록(CLK)에서 발생시킨 신호가 제2 외부 클록(CLK)이 입력되어 있지 않을 때에는 제1 내부 클록(CLKl)에서 발생된 180° 위상이 다른 1/2 위상 시프트 신호가 제2 내부 클록으로서 출력되기 때문에, 어느쪽의 형식의 시스템에도 대응할 수 있다.

제2 외부 클록이 입력되어 있지 않고, 제2 내부 클록으로서 1/2 위상 시프트 신호가 출력될 때에는 제2 클록 입력 회로(12)를 동작시킬 필요가 없기 때문에, 전력 절약을 위해 제2 클록 입력 회로(12)를 불활성화하는 것이 바람직하다.

또한, 제2 외부 클록이 입력되어 있을 때에는 1/2 위상 클록 발생 회로(22)를 동작시킬 필요가 없기 때문에, 전력 절약을 위해 1/2 위상 클록 발생 회로(22)를 정지시키는 것이 바람직하다. 이 경우, 1/2 위상 클록 발생 회로(22)로의 제1 내부 클록의 공급을 중단하면, 실질적으로 정지 상태가 된다.

1/2 위상 클록 발생 회로(22)는 소정의 지연량을 단위로 하여 지연량이 선택가능한 지연 라인을 갖는 지연 로크 로프(DLL) 회로나, PLL 회로로 구성한다.

/CLK 상태 검출 회로(21)의 실현 방법은 여러가지 생각되지만, 예컨대, 제2 클록의 전환 에지를 검출하여 제2 클록의 전환을 검출했을 때에, 제2 외부 클록이 입력되어 있다고 판정하는 구성이나, 제2 외부 클록이 입력되는 입력핀의 전압이 VCC 또는 VSS로 고정되어 있는지, 입력핀이 오픈 상태인 것을 검출했을 때에, 제2 외부 클록이 입력되어 있지 않다고 판정하는 구성 등이 생각된다. 제2 클록의 전환 에지를 검출할 경우, 제2 클록의 주파수가 높아 검출이 어렵기 때문에, /CLK 상태 검출 회로에 분주기를 설치하여, 제2 외부 클록의 주기보다 긴 주기로 제2 클록의 전환 에지를 검출하도록 하는 것이 바람직하다.

/CLK 상태 검출 회로(21)는 전원 투입 후의 일정 기간내에 제2 외부 클록이 입력되어 있는지를 검출하고, 그 후 판정 결과를 유지할지, 제2 외부 클록이 입력되어 있는지를 항상 검출한다.

또한, 클록 신호로서 소진폭의 신호가 입력될 경우에는, /CLK 상태 검출 회로(21)로서 제1 P채널 트랜지스터와 제1 N채널 트랜지스터를 전원의 고전압측 단자와 저전압측 단자의 사이에 직렬로 접속하여, 제1 P채널 트랜지스터와 제1 N채널 트랜지스터의 게이트에 소진폭의 신호가 인가되고, 제1 P채널 트랜지스터의 게이트폭이 제1 N채널 트랜지스터의 게이트폭보다 충분히 큰 제1 인버터와, 제2 P채널 트랜지스터와 제2 N채널 트랜지스터를 전원의 고전압측 단자와 저전압측 단자의 사이에 직렬로 접속하여, 제2 P채널 트랜지스터와 제2 N채널 트랜지스터의 게이트에 소진폭의 신호가 인가되고, 제2 N채널 트랜지스터의 게이트폭이 제2 P채널 트랜지스터의 게이트폭보다 충분히 큰 제2 인버터와, 제1 인버터의 출력이 고전압측 단자의 전위에 가까운 논리치인지, 제2 인버터의 출력이 저전압측 단자의 전위에 가까운 논리치인지를 검출했을 때에, 소진폭의 신호가 입력되어 있는 것을 나타내는 유효 신호를 출력하는 논리 회로를 갖는 신호 입력 상태 검출 회로를 사용할 수 있다.

도 5는 본 발명의 제1 실시예의 반도체 장치에 있어서의 내부 클록 발생 회로의 구성을 나타내는 도면이다. 도시된 바와 같이, 제1 실시예의 회로는 도 4의 구성에 스위치(24)를 추가한 것이고, 도 4의 1/2 위상 클록 발생 회로(22)를 DLL 회로로 실현한 것이다. 이하, 각부에 관해서 설명한다.

도 6은 1/2 위상 시프트 DLL 회로(22)의 회로의 전체 구성을 나타내는 도면이다. 도시된 바와 같이, 1/2 위상 시프트 DLL 회로(22)는 동일한 구성을 갖는 제1 및 제2 지연 회로(31,34)와, 동일한 구성을 갖는 버퍼 회로(32,33,35)와, 위상 비교 회로(36)와, 위상 비교 회로(36)의 판정 결과에 기초하여 지연 회로(31,34)의 지연량을 조정하는 지연 제어 회로(37)를 갖는다. 지연 회로(31,34)와 지연 제어 회로(37)는 도 7에 나타내는 바와 같은 회로 구성을 갖는다. 우선 지연 회로와 지연 제어 회로에 관해서 설명한다.

도 7에 있어서는, 지연 회로(31,34)의 한쪽만을 참조 번호(41)로 나타내고, 다른쪽은 생략한다. 지연 회로(31,34)는 동일한 구성을 가지며, 지연 제어 회로(37)로부터의 제어 신호로 동일한 지연량이 되도록 조정된다. 도시된 바와 같이, 지연 회로(41)는 복수의 인버터를 직렬로 접속한 인버터열(42)과, 입력의 한쪽이 인버터열(42)의 2단마다의 출력을 받도록 설치된 복수의 AND 게이트(43-1,43-2,…,43-n)로 구성되는 AND 게이트열과, 각 AND 게이트의 출력이 게이트에 인가되고, 소스는 접지되며, 드레인이 공통으로 접속되어 있는 N-채널 트랜지스터(44-1,44-2,…,44-n)로 구성되는 트랜지스터열과, 각 N-채널 트랜지스터의 드레인이 공통으로 접속되는 신호선과 전원의 고전위측의 사이에 접속된 저항(45)과, 입력이 이 신호선에 접속되어 내부 클록(CLK2)을 출력하는 버퍼(46)를 구비한다. 지연 제어 회로(37)는 위상 비교 회로(36)의 비교 결과에 따라서, 카운트업과 카운트다운을 전환하는 업·다운 카운터(47)와, 업·다운 카운터(47)의 출력을 디코드하는 디코더(48)를 구비한다. 업·다운 카운터(47)는 필요에 따라서 「H0LD」 신호를 「L」로 함으로써 카운트치를 유지할 수 있다. 「H0LD」 신호가 「H」이고 제1 내부 클록CLK1이 상승할 때에, 위상 비교 회로(36)가 비교 결과에 기초하여 출력하는 「UP/D0WN」 신호에 따라서, 카운트업과 카운트다운 중 어느 하나를 행한다. 디코더(48)는 업·다운 카운터(47)의 출력에 따라서, 어느 1개의 출력을 「H」로 하고, 다른 출력을 「L」로 한다. 업·다운 카운터(47)가 카운트업한 경우에는 「H」로 하는 출력 위치를 오른쪽으로 시프트하고, 카운트다운할 경우에는 「H」로 하는 출력 위치를 왼쪽으로 시프트한다. 디코더(48)의 출력은 순서대로 각 AND 게이트(43-1,43-2,…,43-n)의 또 한쪽의 입력에 접속되어 있고, 디코더(48)로부터 「H」가 입력되는 AND 게이트만이 활성화된다. 그리고, 인버터열의 출력 중 활성화된 AND 게이트에 입력되는 신호가 내부 클록(CLK2)으로서 출력되게 되고, 어떤 AND 게이트를 활성화할지에 의해, 인버터열을 통과하는 단수가 변화하기 때문에, 내부 클록의 지연량을 선택할 수 있다.

이상의 설명과 같이, 지연 회로(31,34)는 지연 제어 회로(37)의 제어에 의해 단계적으로 지연량을 선택할 수 있게 되며, 또한 지연 회로(31,34)의 지연량은 동일하다. 또한, 버퍼 회로(32,35)는 동일 구성이고, 지연 회로(31)와 버퍼 회로(32)에서의 지연량과 지연 회로(34)와 버퍼 회로(35)에서의 지연량은 동일하다. 위상 비교 회로(36)는 지연 회로(31)에 입력되는 제1 내부 클록(CLKl)과 버퍼 회로(35)의 출력을 비교하여, 비교 결과에 따라서 「UP/D0WN」 신호를 지연 제어 회로(37)에 출력한다. 구체적으로는, 제1 내부 클록(CLKl)의 위상이 버퍼 회로(35)의 출력의 위상보다 늦을 때에는 「UP/D0WN」 신호를 「H」로 하고, 지연 회로(31,34)의 지연량을 증가시키고, 제1 내부 클록(CLKl)의 위상이 버퍼 회로(35)의 출력의 위상보다 진행하고 있을 때에는 「UP/D0WN」 신호를 「L」로 하며, 지연 회로(31,34)의 지연양을 감소시킨다. 이러한 처리를 제1 내부 클록(CLKl)의 위상과 버퍼 회로(35)의 출력의 위상이 일치할때까지 반복한다. 상기한 바와 같이, 지연 회로(31)와 버퍼 회로(32)에서의 지연량과, 지연 회로(34)와 버퍼 회로(35)에서의 지연량은 동일하기 때문에, 위상이 일치했을 때에는 버퍼(32)의 출력은 제1 내부 클록(CLK1)에 대하여 180° 위상이 어긋난 상태이다.

버퍼(33)는 버퍼(32)와 동일한 구성이고, 지연량도 동일하기 때문에, 버퍼(33)가 출력하는 1/2 위상 시프트 클록(φ1/2)은 버퍼(32)의 출력과 동일 위상이다. 즉, φ1/2은 제1 내부 클록(CLKl)에 대하여 180° 위상이 어긋난 신호이다.

도 8은 제1 실시예의 /CLK 상태 검출 회로(21)의 회로 구성을 나타내는 도면이고, 도 9는 이 회로의 제어 신호를 나타내는 도면이며, 도 10은 제2 외부 클록( /CLK)이 입력될 경우의 회로 동작을 나타내는 타임차트이고, 도 11은 제2 외부 클록(/CLK)이 입력되지 않은 경우의 회로 동작을 나타내는 타임차트이다.

전원 투입에 따라서, N0R 게이트(68,69)에는 도 9에 나타내는 개시 신호(a)와 모드 레지스터 세트 신호(b)가 입력된다. 이것에 따라서, 전원 투입에서 소정 시간 후에, 상태 래치 신호(c)가 상승 트랜스퍼 게이트(59)를 폐쇄하고, 인버터(63,64)로 구성되는 플립플롭의 논리치를 유지하는 동시에, 트랜스퍼 게이트(65)를 통과 상태로 하여, 인버터(63,64)로 구성되는 플립플롭의 논리치가 출력된다. 또한, 상태 래치 신호(c)가 상승하면, 버퍼(52)는 비활성 상태가 되기 때문에, 제2 외부 클록(/CLK)의 상태 검출은 상태 래치 신호(c)가 상승할 때까지의 사이에 행해지며, 그 이후는 검출한 결과가 유지된다.

도 8 및 도 10에 도시된 바와 같이, 제1 및 제2 클록 입력 버퍼(11,12)가 출력하는 제1 및 제2 내부 클록(CLK1, /CLKl)이 입력되는 2개의 버퍼(51,52)가 설치된다. 버퍼(51,52)의 출력은 각각 H 에지 펄스화 회로(53,54)에 입력된다. H 에지 펄스화 회로(53)는 제1 외부 클록의 상승 에지에 따라서 펄스를 발생한다. 그 펄스는 지연(55)으로 지연된 후 트랜지스터(Q2)에 인가되고, 인버터(57,58)로 구성되는 플립플롭의 입력을 「L」하여, 그 논리 상태가 기억된다. 여기서, 제2 외부 클록이 입력되어 있을(유효일 때) 때에는 H 에지 펄스화 회로(54)는 펄스를 발생하고 트랜지스터(Q1)을 도통시키기 때문에, 인버터(57,58)로 구성되는 플립플롭의 입력은 「H」가 되고, 플립플롭의 논리 상태가 변화한다. 제1 외부 클록이 다시 상승하고 H 에지 펄스화 회로(53)가 펄스를 발생하면, 트랜스퍼 게이트(61)를 통과하여, 트랜스퍼 게이트(59)를 도통 상태로 한다. 이것에 따라서 인버터(57,58)로 구성되는 플립플롭에 기억된 논리 상태가 인버터(63,64)로 구성되는 플립플롭에 전송되어 기억된다. 상기한 바와 같이, H 에지 펄스화 회로(53)가 발생한 펄스는 지연부(55)에서 지연된 후 트랜지스터(Q2)의 게이트에 인가되고, 트랜지스터(Q2)를 도통시키기 때문에, 인버터(57,58)로 구성되는 플립플롭의 입력이 「L」이 되어 상태가 변화하지만, 트랜스퍼 게이트(59)는 이미 폐쇄되어 있기 때문에, 논리 상태가 차단에 전송되는 일은 없으며, 인버터(63,64)로 구성되는 플립플롭은 그대로 논리 상태를 유지한다. 이하, 같은 동작을 반복하기 때문에, 제2 외부 클록이 변화하여 펄스가 발생되는 한, 인버터(63,64)로 구성되는 플립플롭의 논리 상태는 「H」 그대로이다. 상기한 바와 같이, 전원 투입으로부터 소정 시간 후에 상태 래치 신호(c)가 상승하면, 그 시점의 상태가 기억되어 유지되기 때문에, 제2 외부 신호가 입력되어 있으면, 판정 신호(DCK)는 「H」가 되어 그대로 유지된다.

제2 외부 클록이 입력되어 있지 않을(유효가 아니다) 때에는 도 11에 나타내는 바와 같이, H 에지 펄스화 회로(54)는 펄스를 발생하지 않기 때문에, 인버터(57,58)로 구성되는 플립플롭의 입력은 「L」 그대로이고, 논리 상태는 변화하지 않는다. 따라서, 인버터(63,64)로 구성되는 플립플롭의 논리 상태는 「L」그대로이고, 이 상태가 상태 래치 신호(c)의 상승에 따라서 기억되어 유지되기 때문에, 판정 신호(DCK)는 「L」이 된다.

/CLK 상태 검출 회로(21)는 이상과 같이 하여, 제2 외부 클록이 입력되어 있는지를 판정하고, 입력되어 있는 경우에는, 스위치(23)를 제2 클록 입력 버퍼(12)가 출력하는 제2 클록(clkz)이 제2 내부 클록(/CLKl)으로서 출력되도록 전환하는 동시에, 스위치(24)를 차단상태로 하고, 입력되어 있지 않은 경우에는, 스위치(23)를 1/2 위상 시프트 DLL 회로(22)가 출력하는 1/2 위상 시프트 클록(φ1/2)이 제2 내부 클록(/CLK1)으로서 출력되도록 전환하는 동시에, 스위치(24)를 접속 상태로 한다.

도 12는 제2 클록 입력 버퍼(12)를 구성하는 입력 회로의 구성예를 나타내는 도면이다. 이 입력 회로에 정전기에 대한 내부 두께를 향상시키기 위한 ESD 회로 등을 부가하여 입력 버퍼가 구성된다. 도시된 바와 같이, 이 입력 회로는 커런트미러 회로로 구성되어 있다. 이 회로는 널리 사용되고 있기 때문에 상세한 설명은 생략하지만, 트랜지스터(Q15)의 게이트에는 판정 신호(DCK)가 입력되고, 판정 신호(DCK)가 「L」일 때, 즉 제2 외부 클록이 입력되지 않을 때에는 입력 회로를 비활성 상태로 하고 있다. 커런트미러 회로는 입력 신호의 상태에 관계없이 전류가 흐르는 회로이고 소비 전력이 크다. 그 때문에, 사용하지 않을 때에는 비활성 상태로 함으로써 소비 전력을 감소할 수 있다.

도 13은 본 발명의 제2 실시예의 반도체 장치에 있어서의 내부 클록 발생 회로의 구성을 나타내는 도면이다. 도시된 바와 같이, 제2 실시예에서는 제1의 0°위상 조정 회로로서의 0° DLL 회로(25)와 제2의 0°위상 조정 회로로서의 0°DLL 회로(26)가 새롭게 설치되는 점이 제1 실시예와 다르고, 또 /CLK 상태 검출 회로(21)가 제1 실시예의 /CLK 상태 검출 회로와는 다르다. 이들의 다른 점에 관해서만 설명한다.

외부 클록으로부터 내부 클록을 발생시킬 경우, 클록 입력 버퍼나 내부 클록 발생 회로에서 지연이 생긴다. 또한, 클록 입력 버퍼에서 내부 클록 발생 회로까지의 신호 경로에 있어서도 지연이 생긴다. 클록의 주파수가 그다지 높지 않을 경우에는 이러한 지연은 거의 문제가 되지 않지만, 매우 높은 주파수의 클록의 경우에는 큰 문제가 된다. 그래서, 내부 클록 발생 회로에 DLL 회로나 PLL 회로를 설치하여, 외부 클록과 동일 위상의 내부 클록을 발생시키는 것이 행해지고 있다. 구체적으로는, 도 6 및 도 7에 나타낸 DLL 회로를 이용하여, 클록 입력 버퍼와 내부 클록 발생 회로에서의 지연량 및 클록 입력 버퍼에서 내부 클록 발생 회로까지의 신호 경로에서의 지연량과 동일한 지연을 발생시키는 더미 회로를 설치하여, 이 더미 회로를 통과한 지연 회로의 출력과 내부 클록의 위상을 비교하고, 일치하도록 제어함으로써, 외부 클록과 동일 위상의 내부 클록을 발생시키고 있다. 이러한 회로를 0° DLL 회로라고 부르는 것으로 한다. 이러한 회로는 PLL 회로에서도 실현된다.

도 13에 도시된 바와 같이, 제2 실시예에서는 0° DLL 회로(25)가 제1 클록 입력 버퍼(11)가 출력하는 신호의 위상을 조정하고, 제1 외부 클록(CLK)과 정확히 동일 위상의 제1 내부 클록(CLK1)을 발생시키고, 0° DLL 회로(26)가 스위치(23)가 출력하는 신호의 위상을 조정하여, 제2 외부 클록(/CLK)과 정확히 동일 위상의 제2 내부 클록(/CLKl)을 발생시키고 있다.

도 14는 제2 실시예의 /CLK 상태 검출 회로의 구성을 나타내는 도면이다. 도시된 바와 같이, 이 회로는 분주기(80)가 설치되는 점을 제외하면, 도 7에 나타낸 제1 실시예의 /CLK 상태 검출 회로와 동일하다. 도 15와 도 16은 제2 실시예의 /CLK 상태 검출 회로의 동작을 나타내는 타임차트이고, 도 15는 제2 외부 클록이 입력될 경우의 동작을 나타내며, 도 16은 제2 외부 클록이 입력되지 않을 경우의 동작을 나타낸다. 여기서는 1/2 분주할 경우의 예를 나타내고 있다.

분주기(80)는 버퍼(51)의 출력을 분주하여 상보 관계에 있는 신호 P와 Q를 출력한다. 따라서, H 에지 펄스화 회로(53)에서 발생되는 펄스의 주기는 제1 실시예의 경우의 2배이다. H 에지 펄스화 회로(54)는 분주기(80)가 출력하는 신호 Q가 「H」일 때만 활성화된다. 따라서, H 에지 펄스화 회로(54)에서 발생되는 펄스의 주기도 제1 실시예의 경우와 같다. H 에지 펄스화 회로(54)에서 펄스가 발생된 후, H 에지 펄스화 회로(53)에서 펄스가 발생되는 타이밍은 제1 실시예와 동일하고, 이들의 펄스의 그룹에 대해서는, 제1 실시예와 동일한 동작을 행한다. 따라서, 제1 실시예와 동일한 검출 동작이 된다. 이것에 의해, 상태 검출용의 신호는 주파수가 낮게 되기 때문에, /CLK의 상태를 용이하게 검출할 수 있게 된다.

도 17은 본 발명의 제3 실시예의 반도체 장치에 있어서의 내부 클록 발생 회로의 구성을 나타내는 도면이다. 도시된 바와 같이, 제3 실시예에서는, 0° DLL 회로(26)가 제2 클록 입력 버퍼(12) 뒤에 설치되는 점을 제외하면, 제2 실시예와 동일하고 설명은 생략한다.

도 18은 본 발명의 제4 실시예의 반도체 장치에 있어서의 내부 클록 발생 회로의 구성을 나타내는 도면이다. 도시된 바와 같이, 제4 실시예에서는, 0° DLL 회로(25)가 출력하는 정확하게 위상조정된 제1 내부 클록이 스위치(24)를 통해 1/2 위상 시프트 DLL 회로(22)에 공급되는 점을 제외하면, 제3 실시예와 동일하고, 설명은 생략한다.

도 19는 본 발명의 제5 실시예의 반도체 장치에 있어서의 내부 클록 발생 회로의 구성을 나타내는 도면이다. 제5 실시예는 신호가 소진폭의 고속 인터페이스인 SSTL 규격용의 회로이다. SSTL의 경우, 유효 신호의 진폭은 기준 전압(Vref)에 대하여 상하로 ±0.2V 변화하는 신호이다. 도시된 바와 같이, 제5 실시예의 회로는 제1 실시예의 회로와 거의 동일한 구성을 가지지만, /CLK 상태 검출 회로(28)가 다르다. /CLK 상태 검출 회로(28)는 제2 외부 클록(/CLK)이 입력되는 제2 클록 입력핀의 상태를 검출하여, 제2 외부 클록이 입력되어 있는지를 판정한다.

도 20은 제5 실시예의 /CLK 상태 검출 회로(28)의 구성을 나타내는 도면이다. 도시된 바와 같이, 제2 클록 입력핀과 고전압측의 전원 단자(Vcc)와의 사이에는 저항(R1)이 접속되어 있다. P채널 트랜지스터(Q21)와 N채널 트랜지스터(Q22)가 고전압측의 전원 단자(Vcc)와 저전압측의 전원 단자(Vss)의 사이에 직렬로 접속되어 제1 인버터를 구성한다. 또한, P채널 트랜지스터(Q23)와 N채널 트랜지스터(Q24)가 고전압측의 전원 단자(Vcc)와 저전압측의 전원 단자(Vss)의 사이에 직렬로 접속되어 제2 인버터를 구성한다. 각 트랜지스터의 게이트는 저항(R2)을 통해 제2 클록 입력핀에 접속되어 있다. 제1 인버터의 출력은 인버터(91)로 반전된 후 NOR 게이트(92)에 입력되고, 제2 인버터의 출력은 직접 N0R 게이트(92)에 입력된다.

제1 인버터를 구성하는 P채널 트랜지스터(Q21)의 사이즈(게이트폭)는 N채널 트랜지스터(Q22)의 사이즈보다 충분히 크게 만들어져 있고, 제2 인버터를 구성하는 N채널 트랜지스터(Q24)의 사이즈는 P채널 트랜지스터(Q23)의 사이즈보다 충분히 크게 만들어져 있다. 제2 클록 입력핀에 제2 외부 클록이 입력되면, 노드(Nl)는 중간 레벨이 된다. 노드(Nl)가 중간 레벨이 되면, P채널 트랜지스터(Q2l)의 사이즈 쪽이 N채널 트랜지스터(Q22)의 사이즈보다 충분히 크기 때문에, 제1 인버터의 출력(노드 N2)은 「H」가 된다. 동일하게, N채널 트랜지스터(Q24)의 사이즈 쪽이 P채널 트랜지스터(Q23)의 사이즈보다 충분히 크기 때문에, 제2 인버터의 출력(노드 N3)은 「L」이 된다. 따라서, 판정 신호(DCK)는 「H」가 된다.

제2 클록 입력핀의 전위가 Vcc일 때에는 노드 Nl도 Vcc가 되고, 노드 N2와 N3은 모두 「L」이 되며, 판정 신호(DCK)는 「L」이 된다. 제2 클록 입력핀의 전위가 Vss일 때에는 노드 Nl도 Vss가 되고, 노드 N2와 N3은 모두 「H」가 되며, 판정 신호(DCK)는 「L」이 된다. 또, 제2 클록 입력핀이 오픈이었을 때에는 노드 Nl이 Vcc가 되기 때문에, 판정 신호(DCK)는 「L」이 된다. 이와 같이, 판정 신호(DCK)는 제2 외부 클록이 입력될 때에는 「H」이고 그 이외일 때에는 「L」이다.

이상 설명한 바와 같이, 본 발명의 반도체 장치는 상보 클록을 사용하는 형식의 시스템에서도, 내부에서 180° 위상 클록을 발생시키는 형식의 시스템에서도 공통으로 사용할 수 있기 때문에, 각각의 규정의 반도체 장치로 할 필요가 없다. 따라서, 본 발명의 반도체 장치를 생산하는 메이커에 있어서는, 생산 효율을 높일 수 있는 동시에 재고 관리가 용이해지고, 비용 절감이 도모된다. 또한, 본 발명의 반도체 장치를 사용하는 장치 메이커에 있어서는, 부품의 공통화가 도모되기 때문에, 재고 관리가 용이해지고, 비용 절감이 도모된다.

Claims

외부 클록으로부터 상보 관계에 있는 제1 내부 클록(CLK1) 및 제2 내부 클록(/CLK1)을 발생시키는 반도체 장치에 있어서,

제1 외부 클록이 입력되어 상기 제1 내부 클록을 출력하는 제1 클록 입력 회로와,

상기 제1 외부 클록과 상보 관계에 있는 제2 외부 클록이 입력되어 제2 클록을 출력하는 제2 클록 입력 회로와,

상기 제1 내부 클록으로부터 180° 위상이 다른 1/2 위상 시프트 신호를 발생하는 1/2 위상 클록 발생 회로와,

상기 제2 클록 입력 버퍼에 상기 제2 외부 클록이 입력되어 있는지를 판정하는 /CLK 상태 검출 회로와,

상기 /CLK 상태 검출 회로의 판정 결과에 따라서, 상기 제2 외부 클록이 입력되어 있을 때에는 상기 제2 클록을 상기 제2 내부 클록으로서 출력하고, 상기 제2 외부 클록이 입력되어 있지 않을 때에는 상기 1/2 위상 시프트 신호를 상기 제2 내부 클록으로서 출력하도록 전환하는 스위치를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2 외부 클록이 입력되어 있지 않을 때에는 상기 제2 클록 입력 회로를 불활성화하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2 외부 클록이 입력되어 있을 때에는 상기 1/2 위상 클록 발생 회로를 정지시키는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 1/2 위상 클록 발생 회로는 소정의 지연량을 단위로 하여 지연량이 선택가능한 지연 라인을 갖는 지연 로크 루프(DLL) 회로로 구성되어 있는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 항 항에 있어서, 상기 /CLK 상태 검출 회로는 상기 제2 클록의 전환 에지를 검출하고, 상기 제2 클록의 전환을 검출했을 때에, 상기 제2 외부 클록이 입력되어 있다고 판정하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 /CLK 상태 검출 회로는 분주기를 구비하고, 상기 제2 외부 클록의 주기보다 긴 주기로 상기 제2 클록의 전환 에지를 검출하는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 /CLK 상태 검출 회로는 상기 제2 외부 클록이 입력되는 입력핀의 전압이 VCC 또는 VSS로 고정되어 있거나, 상기 입력핀이 오픈 상태인 것을 검출했을 때에, 상기 제2 외부 클록이 입력되어 있지 않다고 판정하는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 /CLK 상태 검출 회로는 전원 투입 후의 일정 기간내에 상기 제2 외부 클록이 입력되어 있는지를 검출하여, 그 후 판정 결과를 유지하는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 /CLK 상태 검출 회로는 상기 제2 외부 클록이 입력되어 있는지를 항상 검출하는 것을 특징으로 하는 반도체 장치.
소진폭의 신호가 입력되어 있는지를 검출하는 신호 입력 상태 검출 회로에 있어서,

제1 P채널 트랜지스터와 제1 N채널 트랜지스터를 전원의 고전압측 단자와 저전압측 단자의 사이에 직렬로 접속하고, 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터의 게이트에 상기 소진폭의 신호가 인가되며, 상기 제1 P채널 트랜지스터의 게이트폭이 상기 제1 N채널 트랜지스터의 게이트폭보다 충분히 큰 제1 인버터와,

제2 P채널 트랜지스터와 제2 N채널 트랜지스터를 전원의 고전압측 단자와 저전압측 단자의 사이에 직렬로 접속하고, 상기 제2 P채널 트랜지스터와 상기 제2 N채널 트랜지스터의 게이트에 상기 소진폭의 신호가 인가되며, 상기 제2 N채널 트랜지스터의 게이트폭이 상기 제2 P채널 트랜지스터의 게이트폭보다 충분히 큰 제2 인버터와,

상기 제1 인버터의 출력이 상기 고전압측 단자의 전위에 가까운 논리치이고, 상기 제2 인버터의 출력이 상기 저전압측 단자의 전위에 가까운 논리치인지를 검출했을 때에, 상기 소진폭의 신호가 입력되어 있는 것을 나타내는 유효 신호를 출력하는 논리 회로를 구비하는 것을 특징으로 하는 신호 입력 상태 검출 회로.
제1 클록 단자 및 제2 클록 단자를 갖는 반도체 장치에 있어서,

제1클록 단자에 접속되어 제1 내부 클록을 발생하는 제1 클록 입력 회로와,

제2 클록 단자에 접속되어 외부 클록 신호가 제2 클록 단자에 인가될 때, 제1 내부 클록과 상보 관계에 있는 제2 내부 클록을 발생하는 제2 클록 입력 회로와,

상기 제1 내부 클록으로부터 180° 위상이 다른 1/2 위상 시프트 신호를 발생하는 1/2 위상 시프트 회로와,

상기 제2 클록 단자에 상기 외부 클록 신호가 인가되는지를 판정하는 검출 회로와,

제2 클록 입력 회로의 출력과 1/2 위상 시프트 회로의 출력에 접속되고, 상기 검출 회로의 검출 신호에 응답하여 제2 내부 클록과 1/2 위상 시프트 신호 중 하나를 선택하는 스위치를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 내부 클록을 조정하여 상기 제1 외부 클록과 동일한 위상이 되도록 하는 제1의 0°위상 조정 회로(25)와,

상기 제2 클록을 조정하여 상기 제2 외부 클록과 동일한 위상이 되도록 하는 제2의 0°위상 조정 회로(26)를 더 구비하는 것을 특징으로 하는 반도체 장치.
외부 소스로부터 서로 상보 관계에 있는 제1 및 제2 외부 클록이 입력되는 반도체 장치에 있어서,

상기 제1 외부 클록(CLK)을 입력하여 제1 내부 클록(CLK1)을 출력하는 제1 클록 입력 회로(11)와,

상기 제2 외부 클록(/CLK)을 입력하여 제2 내부 클록(/CLK1)을 출력하는 제2 클록 입력 회로(12)와,

상기 제1 내부 클록(CLK1)을 조정하여 상기 제1 외부 클록(CLK)과 동일한 위상이 되도록 하는 제1의 0°위상 조정 회로(25)와,

상기 제2 내부 클록(/CLK1)을 조정하여 상기 제2 외부 클록(/CLK)과 동일한 위상이 되도록 하는 제2의 0°위상 조정 회로(26)를 구비하는 것을 특징으로 하는 반도체 장치.