KR20080043562A - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL 회로는, 위상 비교 신호의 입력에 대응하여 클럭 선택 신호와 초기화 신호를 생성하는 클럭 선택 제어 수단; 복수 개의 분할 클럭 중 상기 클럭 선택 신호에 대응되는 하나의 분할 클럭을 지연 기준 클럭으로서 출력하는 클럭 선택 수단; 상기 초기화 신호의 인에이블 여부에 따라 외부 공급전원으로부터 초기 전압을 생성하는 초기 전압 생성 수단; 풀업 신호, 풀다운 신호 및 상기 초기 전압을 입력 받아 제어 전압을 생성하는 지연 제어 수단; 및 상기 제어 전압의 제어에 따라 상기 지연 기준 클럭을 지연시키는 지연 수단;을 포함하는 것을 특징으로 한다.
Figure P1020060112262
DLL 회로, 제어 전압, 초기 전압

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method for Controlling the Same}
도 1a 및 도 1b는 종래의 기술에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 초기 전압 생성 수단 및 지연 제어 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 수단 20 : 클럭 분할 수단
30 : 제 1 위상 비교 수단 40 : 클럭 선택 제어 수단
50 : 클럭 선택 수단 60 : 지연 수단
70 : 클럭 구동 수단 80 : 지연 보상 수단
90 : 제 2 위상 비교 수단 100 : 초기 전압 생성 수단
110 : 지연 제어 수단
본 발명은 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 동작 초기의 제어 전압을 제어하여 오동작을 방지하는 아날로그 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기 되어 동작하기 위하여 생성된다.
보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 버퍼로 입력되면 클럭 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
아날로그 DLL 회로는 기준 클럭의 위상을 분할하여 복수 개의 분할 클럭을 생성한 후, 상기 기준 클럭과 피드백 클럭의 위상 비교 결과에 따라 상기 복수 개의 분할 클럭 중 하나의 클럭을 선택하여 지연 라인에 입력한다. 그리고 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 그 비교 결과에 따라 제어 전압을 생성하여 상기 지연 라인에 공급한다. 이 때, 상기 제어 전압의 전위 레벨에 따라 상기 지연 라인이 생성하는 지연 클럭의 위상이 제어된다. 예를 들어, 상기 제어 전압의 전위 레벨이 기준 레벨을 초과하면 상기 지연 라인은 입력 클럭의 위상을 뒤로 미는 동작을 수행하고, 상기 제어 전압의 전위 레벨이 기준 레벨에 미달되면 상기 지연 라인은 상기 입력 클럭의 위상을 앞으로 당기는 동작을 수행한다.
이하, 종래의 기술에 따른 DLL 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래의 기술에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
도 1a 및 도 1b에는 기준 클럭(clk_ref)과 피드백 클럭(clk_fb)이 각각 도시되어 있다.
도 1a와 같이, 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞서 있는 경우, 상기 피드백 클럭(clk_fb)의 위상을 뒤로 밀어 상기 기준 클럭(clk_ref)의 위상에 동기시켜야 한다. 따라서 이 경우에는 지연 장치의 지연량을 증가시켜야 하며, 이를 위해 제어 전압의 전위를 높이는 동작을 수행한다.
도 1b와 같이, 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서 있는 경우, 상기 피드백 클럭(clk_fb)의 위상을 앞으로 당겨 상기 기준 클럭(clk_ref)의 위상에 동기시켜야 한다. 따라서 이 경우에는 지연 장치의 지연량을 감소시켜야 하며, 이를 위해 제어 전압의 전위를 낮추는 동작을 수행한다.
종래의 기술에 따른 DLL 회로는 그 환경에 따라 동작 초기의 상기 기준 클럭(clk_ref)의 위상과 상기 피드백 클럭(clk_fb)의 위상이 같을 수 있다. 이러한 경우 지연 제어 장치에서 생성되는 제어 전압은 그라운드 전압의 전위를 갖는다. 이후 상기 DLL 회로가 구비된 반도체 집적 회로의 일반적인 동작을 수행하여 DLL 전원의 전압 강하가 발생하면, 상기 피드백 클럭(clk_fb)이 지연되어 도 1b와 같은 위상 관계가 형성된다. 도 1b와 같이 상기 피드백 클럭(clk_fb)의 위상을 앞으로 당겨야 하는 경우, 상기 제어 전압의 전위를 낮추어야 하지만, 상기 제어 전압의 전위가 상기 그라운드 전압과 같으므로 이러한 동작이 수행되지 않는다. 이 경우, 상기 DLL 회로는 클럭의 위상 고정 동작을 제대로 수행할 수 없게 된다. 이처럼 종래의 기술에 따른 DLL 회로에는 동작 초기의 제어 전압의 전위와 클럭의 위상에 따라 오동작의 발생 가능성이 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 동작 초기에 그라운드 전압보다 소정 레벨 높은 전위를 형성하는 제어 전압을 생성함으로써 클럭의 위상에 무관하게 안정적인 위상 지연 고정 동작을 수행하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 위상 비교 신호의 입력에 대응하여 클럭 선택 신호와 초기화 신호를 생성하는 클럭 선택 제어 수단; 복수 개의 분할 클럭 중 상기 클럭 선택 신호에 대응되는 하나의 분할 클럭을 지연 기준 클럭으로서 출력하는 클럭 선택 수단; 상기 초기화 신호의 인에이블 여부에 따라 외부 공급전원으로부터 초기 전압을 생성하는 초기 전압 생성 수단; 풀업 신호, 풀다운 신호 및 상기 초기 전압을 입력 받아 제어 전압을 생성하는 지연 제어 수단; 및 상기 제어 전압의 제어에 따라 상기 지연 기준 클럭을 지연시키는 지연 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 기준 클럭과 피드백 클럭의 위상차에 따라 클럭 선택 신호를 생성하고 상기 클럭 선택 신호의 생성이 완료되면 초기화 신호를 생성하는 클럭 선택 제어 수단; 및 상기 초기화 신호의 인에이블시 외부 공급전원의 분배로 인해 생성되는 초기 전압을 제어 전압으로서 지연 수단에 전달하여 상기 클럭 선택 신호에 의해 선택된 지연 기준 클럭의 지연 동작을 제어하는 지연 제어 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 DLL 회로의 제어 방법은, a) 위상 비교 신호의 입력에 대응하여 클럭 선택 신호와 초기화 신호를 생성하는 단계; b) 복수 개의 분할 클럭 중 상기 클럭 선택 신호에 대응되는 하나의 분할 클럭을 지연 기준 클럭으로서 출력하는 클럭 선택 단계; c) 상기 초기화 신호의 인에이블 여부에 따라 외부 공급전 원으로부터 초기 전압을 생성하는 단계; d) 풀업 신호, 풀다운 신호 및 상기 초기 전압을 입력 받아 제어 전압을 생성하는 단계; 및 e) 상기 제어 전압의 제어에 따라 상기 지연 기준 클럭을 지연시키는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 DLL 회로는 외부 클럭(clk_ext)을 입력 받아 기준 클럭(clk_ref)을 출력하는 클럭 입력 수단(10), 상기 기준 클럭(clk_ref)의 위상을 분할하여 복수 개의 분할 클럭(clk_div)을 출력하는 클럭 분할 수단(20), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신호(pcm)를 생성하는 제 1 위상 비교 수단(30), 상기 위상 비교 신호(pcm)의 입력에 대응하여 클럭 선택 신호(sel)와 초기화 신호(init)를 생성하는 클럭 선택 제어 수단(40), 상기 복수 개의 분할 클럭(clk_div) 중 상기 클럭 선택 신호(sel)에 대응되는 하나의 분할 클럭(clk_div)을 지연 기준 클럭(clk_dlrf)으로서 출력하는 클럭 선택 수단(50), 제어 전압(Vctrl)의 제어에 따라 상기 지연 기준 클럭(clk_dlrf)을 지연시켜 지연 클럭(clk_dly)을 출력하는 지연 수단(60), 상기 지연 클럭(clk_dly)을 구동하여 DLL 클럭(clk_dll)으로서 출력하는 클럭 구동 수단(70), 상기 지연 클럭(clk_dly)이 반도체 집적 회로의 외부에 출력되기까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 지연 클럭(clk_dly) 을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(80), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 신호(plup)와 풀다운 신호(pldn)를 생성하는 제 2 위상 비교 수단(90), 제 1 테스트 신호(tst1), 제 2 테스트 신호(tst2) 및 상기 초기화 신호(init)의 인에이블 여부에 따라 외부 공급전원(VDD)으로부터 초기 전압(Vinit)을 생성하는 초기 전압 생성 수단(100) 및 상기 풀업 신호(plup), 풀다운 신호(pldn) 및 상기 초기 전압(Vinit)을 입력 받아 상기 제어 전압(Vctrl)을 생성하는 지연 제어 수단(110)을 포함한다.
이와 같이 구성된 DLL 회로에서, 상기 클럭 분할 수단(20)은 상기 기준 클럭(clk_ref)의 위상을 분할하는 기능을 수행한다. 예를 들어, 상기 기준 클럭(clk_ref)을 8등분하여 서로의 라이징 에지 간격이 균등한 8개의 분할 클럭(clk_div)을 생성한다.
상기 제 1 위상 비교 수단(30)은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차를 비교하여, 그 레벨에 두 클럭 중 어떤 클럭의 위상이 앞서는지에 대한 정보를 담는 상기 위상 비교 신호(pcm)를 생성하여 출력한다. 상기 클럭 선택 제어 수단(40)은 상기 위상 비교 신호(pcm)가 전달하는 정보에 따라 상기 복수 개의 분할 클럭(clk_div) 중 어느 하나를 선택하기 위한 상기 클럭 선택 신호(sel)를 생성하여 출력한다. 이후 상기 클럭 선택 신호(sel)가 상기 클럭 선택 수단(50)에서 상기 복수 개의 분할 클럭(clk_div) 중 어느 하나를 선택하는 동작이 완료되면, 상기 클럭 선택 제어 수단(40)은 상기 초기화 신호(init)를 인에이블 시킨다.
상기 클럭 선택 수단(50)에서 출력되는 상기 지연 기준 클럭(clk_dlrf)은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차에 따라 선택된 하나의 분할 클럭(clk_div)이다. 이와 같은 방법으로 상기 지연 기준 클럭(clk_dlrf)을 생성함에 따라 상기 기준 클럭(clk_ref)의 지연 동작이 간소화되고, 그 효율이 향상되는 것이다.
상기 제 2 위상 비교 수단(90)은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 상기 풀업 신호(plup)와 상기 풀다운 신호(pldn)를 생성한다. 즉, 상기 풀업 신호(plup)와 상기 풀다운 신호(pldn)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차에 따라 그 인에이블 여부가 결정된다. 예를 들어, 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상보다 앞서게 되면, 상기 풀업 신호(plup)는 인에이블 되고 상기 풀다운 신호(pldn)는 디스에이블 된다. 그러나 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상보다 앞서게 되면, 상기 풀업 신호(plup)는 디스에이블 되고 상기 풀다운 신호(pldn)는 인에이블 된다.
상기 초기 전압 생성 수단(100)은 상기 초기화 신호(init)가 인에이블 되면 상기 외부 공급전원(VDD)으로부터 그라운드 전압보다 높은 레벨을 갖는 상기 초기 전압(Vinit)을 생성한다. 이 때 상기 제 1 테스트 신호(tst1)와 상기 제 2 테스트 신호(tst2)는 상기 초기 전압(Vinit)의 적정 레벨을 찾아내기 위해 설계자가 테스트할 때 쓰이는 신호이다. 상기 제 1 테스트 신호(tst1)와 상기 제 2 테스트 신호(tst2)는 테스트 이후 퓨즈 옵션 등을 통해 그 인에이블 여부가 고정된다.
상기 지연 제어 수단(110)은 상기 풀업 신호(plup)가 인에이블 되면 상기 외부 공급전원(VDD)을 구동하여 상기 제어 전압(Vctrl)을 생성하고, 상기 풀다운 신호(pldn)가 인에이블 되면 상기 그라운드 전압(VSS)을 구동하여 상기 제어 전압(Vctrl)을 생성한다. 그러나 상기 DLL 회로의 초기 동작시 상기 풀업 신호(plup)와 상기 풀다운 신호(pldn)가 모두 디스에이블 된 상태에서는 상기 초기 전압(Vinit)을 상기 제어 전압(Vctrl)으로서 출력한다. 이 때 상기 초기 전압(Vinit)은 상술한 것처럼 그라운드 전압보다 높은 레벨의 전위를 갖는다. 따라서, 상기 제어 전압(Vctrl)의 전위를 낮춰 DLL 회로의 지연 라인의 지연량을 줄여야 하는 경우에도 정상적인 동작을 수행할 수 있게 된다.
도 3은 도 2에 도시한 초기 전압 생성 수단 및 지연 제어 수단의 상세 구성도이다.
도시한 것과 같이, 상기 초기 전압 생성 수단(100)은 상기 외부 공급전원(VDD)을 저항비에 따라 분배하여 제 1 분배 전압(Vdiv1)과 제 2 분배 전압(Vdiv2)을 생성하는 전압 분배부(102) 및 상기 제 1 분배 전압(Vdiv1) 또는 상기 제 2 분배 전압(Vdiv2)을 입력 받아 상기 제 1 테스트 신호(tst1), 상기 제 2 테스트 신호(tst2) 및 상기 초기화 신호(init)의 인에이블 여부에 따라 상기 초기 전압(Vinit)을 출력하는 스위칭부(104)를 포함한다.
여기에서 상기 전압 분배부(102)는 상기 외부 공급전원(VDD)의 공급단과 접지단 사이에 직렬로 연결되는 복수 개의 저항을 포함한다. 여기에서는 상기 복수 개의 저항이 네 개(R1 ~ R4)인 것을 예로 들어 나타내었다. 상기 네 개의 저항 (R1 ~ R4) 중 제 2 저항(R2)과 제 3 저항(R3)의 사이에 제 1 노드(N1)가 구비되고, 상기 제 3 저항(R3)과 제 4 저항(R4)의 사이에 제 2 노드(N2)가 구비된다. 이 때 상기 제 1 노드(N1)에 형성되는 전압이 상기 제 1 분배 전압(Vdiv1)이고, 상기 제 2 노드(N2)에 형성되는 전압이 상기 제 2 분배 전압(Vdiv2)이다.
상기 스위칭부(104)는 상기 제 1 테스트 신호(tst1)가 인에이블 되면 상기 제 1 분배 전압(Vdiv1)을 제 3 노드(N3)에 전달하는 제 1 패스게이트(PG1), 상기 제 2 테스트 신호(tst2)가 인에이블 되면 상기 제 2 분배 전압(Vdiv2)을 상기 제 3 노드(N3)에 전달하는 제 2 패스게이트(PG2) 및 상기 초기화 신호(init)가 인에이블 되면 상기 제 3 노드(N3)에 인가된 전압을 상기 초기 전압(Vinit)으로서 출력하는 제 3 패스게이트(PG3)를 포함한다.
한편, 상기 지연 제어 수단(110)은 상기 초기 전압(Vinit)을 입력 받고, 상기 풀업 신호(plup)와 상기 풀다운 신호(pldn)의 인에이블 여부에 따라 상기 외부 공급전원(VDD) 또는 상기 그라운드 전압(VSS)을 구동하는 구동부(112) 및 상기 구동부(112)로부터 출력되는 전압을 필터링하여 상기 제어 전압(Vctrl)으로서 출력하는 필터링부(114)를 포함한다.
여기에서 상기 구동부(112)는 게이트 단에 상기 풀업 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 4 노드(N4)와 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 풀다운 신호(pldn)가 입력되고 드레인 단이 상기 제 4 노드(N4)와 연결되며 소스 단이 접지되는 제 2 트랜지스터(TR2)를 포함한다. 상기 제 4 노드(N4)에는 상기 초기 전압 생성 수단(20)으로부 터 상기 초기 전압(Vinit)이 입력되고, 출력 전압이 형성된다.
그리고 상기 필터링부(114)는 상기 제 4 노드(N4)와 접지단 사이에 구비되는 캐패시터(CAP)를 포함한다.
상술한 바와 같이, 상기 초기 전압 생성 수단(100)의 상기 전압 분배부(102)는 상기 제 1 분배 전압(Vdiv1)과 상기 제 2 분배 전압(Vdiv2)을 생성한다. 이 때, 상기 제 1 분배 전압(Vdiv1)의 전위가 상기 제 2 분배 전압(Vdiv2)의 전위보다 높다는 것을 도면을 통해 알 수 있다. 이후, 상기 제 1 테스트 신호(tst1)가 인에이블 되면 상기 스위칭부(104)의 상기 제 1 패스게이트(PG1)가 턴 온(Turn On) 되므로 상기 제 1 분배 전압(Vdiv1)이 상기 제 3 노드(N3)에 전달되고, 상기 제 2 테스트 신호(tst2)가 인에이블 되면 상기 제 2 패스게이트(PG2)가 턴 온 되므로 상기 제 2 분배 전압(Vdiv2)이 상기 제 3 노드(N3)에 전달된다.
상기 DLL 회로의 동작 초기에 상기 초기화 신호(init)가 인에이블 되면 상기 제 3 패스게이트(PG3)가 턴 온 되고, 이에 따라 상기 제 3 노드(N3)에 기 인가된 상기 제 1 분배 전압(Vdiv1) 또는 상기 제 2 분배 전압(Vdiv2)이 상기 초기 전압(Vinit)으로서 출력된다. 설계자는 테스트를 통해 상기 제 1 분배 전압(Vdiv1)과 상기 제 2 분배 전압(Vdiv2) 중 상기 초기 전압(Vinit)의 전위 레벨을 형성하기에 적절한 전압을 선택하여 상기 제 1 테스트 신호(tst1) 또는 상기 제 2 테스트 신호(tst2)의 인에이블 상태를 고정시킨다.
상기 지연 제어 수단(110)의 상기 구동부(112)에 입력되는 상기 풀업 신호(plup)가 인에이블 되면 상기 제 1 트랜지스터(TR1)가 턴 온 되므로 상기 제 4 노드(N4)에 상기 외부 공급전원(VDD)이 공급된다. 반대로, 상기 풀다운 신호(pldn)가 인에이블 되면 상기 제 2 트랜지스터(TR2)가 턴 온 되므로 상기 제 4 노드(N4)에 상기 그라운드 전압(VSS)이 공급된다. 이후, 상기 필터링부(114)의 상기 캐패시터(CAP)는 상기 제 4 노드(N4)에 형성되는 전압을 필터링하여 상기 제어 전압(Vctrl)으로서 출력한다.
상기 DLL 회로의 동작 초기에 상기 초기화 신호(init)가 인에이블 되는 동안에는 상기 풀업 신호(plup)와 상기 풀다운 신호(pldn)가 모두 디스에이블 된다. 이 때에는 상기 제 4 노드(N4)에 상기 초기 전압(Vinit)이 공급되며, 상기 초기 전압(Vinit)은 필터링 된 이후 상기 제어 전압(Vctrl)으로서 출력된다.
즉, 본 발명의 DLL 회로의 지연 제어 장치는 DLL 회로의 동작 초기에 그라운드 전압(VSS)보다 높은 전위를 갖는 초기 전압(Vinit)을 생성하고, 상기 초기 전압(Vinit)을 상기 제어 전압(Vctrl)으로 활용함으로써, DLL 회로의 동작 초기에도 상기 제어 전압(Vctrl)의 전위가 상기 그라운드 전압(VSS)보다 높은 전위 레벨을 갖는다. 따라서 상기 제 2 위상 비교 수단(90)에 입력되는 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서는 경우, 상기 제어 전압(Vctrl)의 전위 레벨을 낮추어 지연 라인의 지연량을 제어하는 동작을 정상적으로 수행할 수 있다.
이처럼 본 발명의 DLL 회로의 지연 제어 장치는 DLL 회로의 동작 초기에 제어 전압의 전위와 클럭의 위상에 따라 발생하던 오동작에 대한 기술적 한계를 극복함으로써, DLL 회로의 동작의 안정성을 향상시키는 이점을 확보한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로 및 그 제어 방법은, DLL 회로의 동작 초기에 그라운드 전압보다 소정 레벨 높은 전위를 형성하는 제어 전압을 생성함으로써 클럭의 위상에 무관하게 안정적인 위상 지연 고정 동작을 수행하는 효과가 있다.

Claims (34)

  1. 위상 비교 신호의 입력에 대응하여 클럭 선택 신호와 초기화 신호를 생성하는 클럭 선택 제어 수단;
    복수 개의 분할 클럭 중 상기 클럭 선택 신호에 대응되는 하나의 분할 클럭을 지연 기준 클럭으로서 출력하는 클럭 선택 수단;
    상기 초기화 신호의 인에이블 여부에 따라 외부 공급전원으로부터 초기 전압을 생성하는 초기 전압 생성 수단;
    풀업 신호, 풀다운 신호 및 상기 초기 전압을 입력 받아 제어 전압을 생성하는 지연 제어 수단; 및
    상기 제어 전압의 제어에 따라 상기 지연 기준 클럭을 지연시키는 지연 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  2. 제 1 항에 있어서,
    상기 클럭 선택 제어 수단은, 상기 위상 비교 신호가 전달하는 정보에 따라 상기 복수 개의 분할 클럭 중 어느 하나를 선택하기 위한 상기 클럭 선택 신호를 생성하여 출력하고, 상기 클럭 선택 신호가 상기 클럭 선택 수단에서 상기 복수 개의 분할 클럭 중 어느 하나를 선택하는 동작이 완료되면, 상기 초기화 신호를 인에이블 시키는 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 초기 전압 생성 수단은 상기 초기화 신호의 인에이블시 그라운드 전압보다 높은 전위 레벨을 갖는 상기 초기 전압을 생성하는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 초기 전압 생성 수단은,
    상기 외부 공급전원을 저항비에 따라 분배하여 적어도 하나 이상의 분배 전압을 생성하는 전압 분배부; 및
    상기 분배 전압을 입력 받아 상기 초기화 신호의 인에이블 여부에 따라 상기 초기 전압을 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 전압 분배부는 상기 외부 공급전원의 공급단과 접지단 사이에 직렬로 연결되는 복수 개의 저항을 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 4 항에 있어서,
    상기 스위칭부는 상기 초기화 신호가 인에이블 되면 상기 분배 전압을 상기 초기 전압으로서 출력하는 제 1 패스게이트를 포함하는 것을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    제 1 테스트 신호가 인에이블 되면 상기 분배 전압 중 제 1 분배 전압을 상기 제 1 패스게이트에 전달하는 제 2 패스게이트; 및
    제 2 테스트 신호가 인에이블 되면 상기 분배 전압 중 제 2 분배 전압을 상기 제 1 패스게이트에 전달하는 제 3 패스게이트;
    를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 제 1 테스트 신호와 상기 제 2 테스트 신호는 상기 초기 전압의 전위 레벨 테스트시 사용된 후, 퓨즈 회로를 통해 그 전위가 고정되는 신호인 것을 특징으로 하는 것을 특징으로 하는 DLL 회로.
  9. 제 1 항에 있어서,
    상기 지연 제어 수단은,
    상기 초기 전압을 입력 받고, 상기 풀업 신호와 상기 풀다운 신호의 인에이블 여부에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 구동하는 구동부; 및
    상기 구동부로부터 출력되는 전압을 필터링하여 상기 제어 전압으로서 출력하는 필터링부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  10. 제 9 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 풀업 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 풀다운 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드에 상기 초기 전압이 입력되고 상기 구동부의 출력 전압이 형성되는 것을 특징으로 하는 DLL 회로.
  11. 제 1 항에 있어서,
    외부 클럭을 입력 받아 기준 클럭을 출력하는 클럭 입력 수단; 및
    상기 기준 클럭의 위상을 분할하여 상기 복수 개의 분할 클럭을 출력하는 클럭 분할 수단;
    을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 기준 클럭과 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 제 1 위상 비교 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  13. 기준 클럭과 피드백 클럭의 위상차에 따라 클럭 선택 신호를 생성하고 상기 클럭 선택 신호의 생성이 완료되면 초기화 신호를 생성하는 클럭 선택 제어 수단; 및
    상기 초기화 신호의 인에이블시 외부 공급전원의 분배로 인해 생성되는 초기 전압을 제어 전압으로서 지연 수단에 전달하여 상기 클럭 선택 신호에 의해 선택된 지연 기준 클럭의 지연 동작을 제어하는 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  14. 제 13 항에 있어서,
    상기 초기 전압은 그라운드 전압보다 높은 전위 레벨을 갖는 것을 특징으로 하는 DLL 회로.
  15. 제 13 항에 있어서,
    상기 지연 제어 수단은,
    상기 초기 전압을 입력 받고, 풀업 신호와 풀다운 신호의 인에이블 여부에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 구동하는 구동부; 및
    상기 구동부로부터 출력되는 전압을 필터링하여 상기 제어 전압으로서 출력 하는 필터링부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 15 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 풀업 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 풀다운 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드에 상기 초기 전압이 입력되고 상기 구동부의 출력 전압이 형성되는 것을 특징으로 하는 DLL 회로.
  17. 제 13 항에 있어서,
    상기 초기화 신호의 인에이블 여부에 따라 상기 외부 공급전원으로부터 상기 초기 전압을 생성하여 상기 지연 제어 수단에 전달하는 초기 전압 생성 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  18. 제 17 항에 있어서,
    상기 초기 전압 생성 수단은,
    상기 외부 공급전원을 저항비에 따라 분배하여 적어도 하나 이상의 분배 전 압을 생성하는 전압 분배부; 및
    상기 분배 전압을 입력 받아 상기 초기화 신호의 인에이블 여부에 따라 상기 초기 전압을 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  19. 제 18 항에 있어서,
    상기 전압 분배부는 상기 외부 공급전원의 공급단과 접지단 사이에 직렬로 연결되는 복수 개의 저항을 포함하는 것을 특징으로 하는 DLL 회로.
  20. 제 18 항에 있어서,
    상기 스위칭부는 상기 초기화 신호가 인에이블 되면 상기 분배 전압을 상기 초기 전압으로서 출력하는 제 1 패스게이트를 포함하는 것을 특징으로 하는 DLL 회로.
  21. 제 20 항에 있어서,
    제 1 테스트 신호가 인에이블 되면 상기 분배 전압 중 제 1 분배 전압을 상기 제 1 패스게이트에 전달하는 제 2 패스게이트; 및
    제 2 테스트 신호가 인에이블 되면 상기 분배 전압 중 제 2 분배 전압을 상기 제 1 패스게이트에 전달하는 제 3 패스게이트;
    를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  22. 제 21 항에 있어서,
    상기 제 1 테스트 신호와 상기 제 2 테스트 신호는 상기 초기 전압의 전위 레벨 테스트시 사용된 후, 퓨즈 회로를 통해 그 전위가 고정되는 신호인 것을 특징으로 하는 것을 특징으로 하는 DLL 회로.
  23. 제 13 항에 있어서,
    상기 클럭 선택 신호를 입력 받아 복수 개의 분할 클럭 중 어느 하나를 상기 지연 기준 클럭으로서 출력하는 클럭 선택 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  24. 제 13 항에 있어서,
    외부 클럭을 입력 받아 기준 클럭을 출력하는 클럭 입력 수단; 및
    상기 기준 클럭의 위상을 분할하여 상기 복수 개의 분할 클럭을 출력하는 클럭 분할 수단;
    을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  25. 제 12 항 또는 제 15 항에 있어서
    상기 지연 수단에서 출력되는 지연 클럭을 구동하여 DLL 클럭으로서 출력하는 클럭 구동 수단;
    상기 지연 클럭이 반도체 집적 회로의 외부에 출력되기까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 지연 클럭을 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 수단; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 풀업 신호와 상기 풀다운 신호를 생성하는 제 2 위상 비교 수단;
    을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  26. 제 25 항에 있어서,
    상기 제 2 위상 비교 수단은 상기 피드백 클럭의 위상이 상기 기준 클럭의 위상에 앞서면 상기 풀업 신호를 인에이블 시키고, 상기 기준 클럭의 위상이 상기 피드백 클럭의 위상에 앞서면 상기 풀다운 신호를 인에이블 시키며, 상기 초기화 신호가 인에이블 되는 동안 상기 풀업 신호와 상기 풀다운 신호를 모두 디스에이블 시키는 것을 특징으로 하는 DLL 회로.
  27. a) 위상 비교 신호의 입력에 대응하여 클럭 선택 신호와 초기화 신호를 생성하는 단계;
    b) 복수 개의 분할 클럭 중 상기 클럭 선택 신호에 대응되는 하나의 분할 클럭을 지연 기준 클럭으로서 출력하는 클럭 선택 단계;
    c) 상기 초기화 신호의 인에이블 여부에 따라 외부 공급전원으로부터 초기 전압을 생성하는 단계;
    d) 풀업 신호, 풀다운 신호 및 상기 초기 전압을 입력 받아 제어 전압을 생성하는 단계; 및
    e) 상기 제어 전압의 제어에 따라 상기 지연 기준 클럭을 지연시키는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  28. 제 27 항에 있어서,
    상기 a) 단계는, 상기 위상 비교 신호가 전달하는 정보에 따라 상기 복수 개의 분할 클럭 중 어느 하나를 선택하기 위한 상기 클럭 선택 신호를 생성하여 출력하고, 상기 클럭 선택 신호가 상기 클럭 선택 수단에서 상기 복수 개의 분할 클럭 중 어느 하나를 선택하는 동작이 완료되면, 상기 초기화 신호를 인에이블 시키는 것을 특징으로 하는 DLL 회로의 제어 방법.
  29. 제 27 항에 있어서,
    상기 c) 단계는 상기 초기화 신호의 인에이블시 그라운드 전압보다 높은 전위 레벨을 갖는 상기 초기 전압을 생성하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  30. 제 29 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 외부 공급전원을 저항비에 따라 분배하여 적어도 하나 이상의 분 배 전압을 생성하는 단계; 및
    c-2) 상기 분배 전압을 입력 받아 상기 초기화 신호의 인에이블 여부에 따라 상기 초기 전압을 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  31. 제 27 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 초기 전압을 입력 받고, 상기 풀업 신호와 상기 풀다운 신호의 인에이블 여부에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 구동하는 단계; 및
    d-2) 상기 d-1) 단계로부터 출력되는 전압을 필터링하여 상기 제어 전압으로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  32. 제 27 항에 있어서,
    f) 외부 클럭을 입력 받아 기준 클럭을 출력하는 단계; 및
    g) 상기 기준 클럭의 위상을 분할하여 상기 복수 개의 분할 클럭을 출력하는 단계;
    를 추가로 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  33. 제 32 항에 있어서,
    h) 상기 기준 클럭과 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  34. 제 33 항에 있어서
    i) 상기 e) 단계에서 출력되는 지연 클럭을 구동하여 DLL 클럭으로서 출력하는 단계;
    j) 상기 지연 클럭이 반도체 집적 회로의 외부에 출력되기까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 지연 클럭을 지연시켜 상기 피드백 클럭을 생성하는 단계; 및
    k) 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 풀업 신호와 상기 풀다운 신호를 생성하는 단계;
    를 추가로 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
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