KR100605588B1 - 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 - Google Patents

반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 Download PDF

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Abstract

본 발명은 고주파 동작시에 지터를 줄일 수 있고, 지연 고정 루프의 초기 동작시에 홀의 발생을 억제할 수 있으며, 리셋 명령 신호가 정상적으로 수행될 수 있는 지연 고정 루프를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 고정 루프는, 지연 라인부 및 리플리커 모델을 포함하는 반도체 기억 소자의 지연 고정 루프에 있어서, 외부로부터 인가되는 리셋 명령 신호를 이용하여 비교 인에이블 신호 - 상기 비교 인에이블 신호는 상기 리셋 명령 신호를 소정 기간 연장시킨 신호임 - 를 출력하기 위한 비교 인에이블 신호 발생부; 및 상기 비교 인에이블 신호의 논리상태에 제어되는 세미 록킹 명령 신호를 출력하기 위한 세미 록킹 검출부를 포함하고, 상기 비교 인에이블 신호가 제1 논리상태인 경우, 상기 세미 록킹 명령 신호에 제어되어 위상 비교부가 상기 위상 비교부에 입력되는 라이징 클럭의 위상과 피드백 클럭의 위상을 비교한 결과와 무관한 신호를 출력할 수 있다.
반도체 기억 소자, 지연 고정 루프, 홀, 리셋 명령, 지터

Description

반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭 록킹 방법{DELAY LOCKED LOOP IN SEMICINDUCTOR MEMORY DEVICE AND ITS CLOCK LOCKING METHOD}
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도,
도 2의 종래기술에 따른 클럭 타이밍도,
도 3은 본 발명에 따른 DLL의 전체 블럭도,
도 4는 도 3에 개시된 클럭 분주기의 세부 회로도,
도 5는 도 3에 개시된 비교기 인에이블 발생기의 세부 회로도,
도 6은 도 3에 개시된 세미 록킹 검출기의 세부 회로도,
도 7은 도 3에 개시된 위상 비교기 및 지연 제어기의 세부 회로도,
도 8은 본 발명에 따른 위상 비교기에서의 클럭 타이밍도,
도 9는 본 발명에 따른 지연 고정 루프의 전체 타이밍도.
* 도면의 주요 부분에 대한 설명 *
301: 클럭 버퍼 302: 클럭 분주기
303: 비교 인에이블 신호 발생기 304: 세미 록킹 검출기
305: 위상 비교기 306: 지연 제어기
307: 지연 라인 308: 리플리커 모델
309: 출력 버퍼
본 발명은 리셋 명령 신호(Reset)에 따라 지연 고정 루프(DLL)을 안정적으로 초기화시키는 기술에 관한 것으로, DDR/DDRⅡ/DDRⅢ SDRAM에 사용되는 DLL에 적용될 수 있다.
지연 고정 루프(DLL: Delay Locked Loop)를 사용하는 반도체 기억 소자에 있어서, 반도체 기억 소자의 외부로부터 인가되는 외부 클럭의 위상과 내부 클럭의 위상은 여러 가지의 이유로 인하여 달라지게 된다. 예를 들어, 외부 클럭이 반도체 기억 소자 내부로 들어오면서 거치는 입력 클럭 버퍼(input clock buffer)와 라인 로딩(line loading), 반도체 기억 소자 내부의 데이터가 외부로 출력되기 위해 거치는 데이터 출력 버퍼(data output buffer)와 그 외의 로직 회로들에 의해 클럭의 위상이 지연된다.
이와 같이 반도체 기억 소자 내부의 회로에 의해 지연된 위상을 클럭 스큐(clock skew)라 하며, DLL은 이를 보상하여 반도체 기억 소자 내부에서 외부로 나가는 데이터의 위상이 클럭의 위상과 차이가 나지 않도록 하는 기능을 수행한다. 즉, DLL은 데이터를 오류 없이 외부의 칩셋에 전달하기 위해서 반도체 기억 소자 내에서 사용되는 클럭과 칩셋의 클럭을 동기화시키기 위하여 사용된다. 예를 들어, 데이터를 리드(READ)하는 경우, DLL은 외부의 클럭에 기초하여 반도체 기억 소자 내 코어(CORE)에서 읽혀진 데이터가 데이터 출력 버퍼를 거쳐서 나가는 시각이 외부에서 들어오는 클럭의 타이밍과 동일하게 만들어 준다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도로서, 클럭 버퍼(101), 클럭 분주기(102), 위상 비교기(103), 지연 제어기(104), 지연 라인(105), 더미 지연 라인(106), 리플리커 모델(107) 및 출력 버퍼(108)를 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
클럭 버퍼(101)는 외부 클럭(CLK)과 외부 반전 클럭(/CLK)을 이용하여 내부 클럭인 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성한다. 한편, 더미 지연 라인(106)에서 사용되는 클럭을 위한 클럭 버퍼가 있으나 본 발명의 요지와 무관하므로 생략한다.
클럭 분주기(102)는 라이징 클럭(rclk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력한다.
위상 비교기(103)는 리플리커 모델(107)로부터 출력되는 피드백 클럭(feedback)의 라이징 에지와 기준 클럭(ref)의 라이징 에지의 위상을 비교한다.
지연 제어기(104)는 위상 비교기(103)로부터 출력되는 제어신호(ctrl)에 응답하여 지연 라인(105, 106)의 클럭의 위상을 천이시킴으로써 지연 라인(105, 106) 의 지연량을 조절한다.
지연 라인(105)은 클럭 버퍼(101)로부터 병렬로 출력되는 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 각각 지연시킨다. 이 때 위상 지연의 정도는 위상 비교기(103)를 통해 결정되며, 지연 제어기(104)에 의해 제어를 받아 위상 지연을 결정하는 지연 경로(delay path)를 형성한다.
더미 지연 라인(106)은 위상 비교기(103)에 입력되는 피드백 클럭(feedback)을 지연시키기 위한 지연 라인으로서, 지연 라인(105)의 구성과 동일하나, 분주된 클럭이 입력되기 때문에 전력 소모가 적다.
리플리커 모델(107)은 외부 클럭(clk)이 입력되어 지연 라인(105)전까지 그리고 지연 라인(105)으로부터 출력되는 클럭이 출력 버퍼(108)을 통해 외부로 출력될 때까지 발생되는 지연 요소들을 모델링한 것으로, 복제회로(replica circuit)라고도 불린다. 이에 따라 더미 지연 라인(106)으로부터 출력되는 클럭이 실제 클럭 경로와 동일한 조건의 지연을 거쳐 위상 비교기(103)에 입력된다.
출력 버퍼(108)는 반도체 기억 소자 내 코어(Core)로부터 데이터를 받아 지연 라인(105)으로부터 출력되는 클럭에 동기되어 외부의 출력 단자로 출력한다.
한편, 도면 부호가 없는 클럭 신호 라인는 지연 라인(105)으로부터 출력되는 클럭이 출력 버퍼(108)까지 전달되는 경로이다.
그런데 도 1의 종래기술에 따른 DLL은 다음과 같은 문제점들을 안고 있다.
우선, 도 1와 같이 분주기를 사용하는 DLL에서 고주파 동작하는 경우에는 클 럭에 발생하는 지터를 줄이기가 어려운 문제점이 있다. 따라서, DLL의 구성 중 분주기를 제거함으로써 위상 비교의 회수를 증가시킴으로써 지터를 줄일 필요가 있다.
또한, 고속 동작을 행할수록 1클럭의 주기가 짧아지므로 홀(Hole)이 발생하여 DLL이 동작 불능의 상태에 놓일 수가 있다. 이에 대하여 도 2의 종래기술에 따른 클럭 타이밍도를 참조하여 설명하면 다음과 같다.
분주기(102)로부터 출력되는 기준 클럭(ref)이 더미 지연 라인(106)과 리플리커 모델(107)을 거쳐 피드백 클럭(feedback)으로 출력되면, 위상 비교기(103)에서는 기준 반전 클럭(refb)의 상향 에지의 위상과 피드백 클럭(feedback)의 상향 에지의 위상을 비교하고, 지연 제어기(104)에서는 위상 비교기(103)에서의 출력에 응하여 지연을 증가 또는 감소시키게 된다.
즉, 통상적으로 동작 주파수가 저주파인 DLL의 경우, 초기 동작시에는 피드백 클럭1(feedback1)과 같이 최초로 피드백되는 피드백 클럭의 상향 에지가 기준 반전 클럭(refb)의 상향에지보다 앞서게 된다. 이 때에는 피드백 클럭1(feedback1)을 소정 시간(t1)만큼 지연을 증가시켜 기준 클럭(ref)에 고정시킨다.
그런데, 동작 주파수가 고주파인 DLL의 경우에는, 초기 동작시, 피드백 클럭2(feedback2)과 같이 최초로 피드백되는 피드백 클럭의 상향 에지가 기준 반전 클럭(refb)의 상향에지보다 뒤지게 된다. 이 때에는 피드백 클럭2(feedback2)을 소정 시간(t2)만큼 지연을 감소시켜 기준 클럭(ref)에 고정시켜야 되나, 지연 라인 및 더미 지연 라인에서 클럭의 지연을 위해 최소 개수의 단위 지연 소자를 사용하 는 초기 상태이므로 더 이상 지연을 감소시킬 수 없는 상태이다. 결국 홀(Hole)이 발생하여 DLL이 동작불능의 상태에 놓이게 되는 문제점이 있다.
또한, 일반적으로 DLL에서는 외부에서 인가되는 리셋 명령 신호이 지연 제어기와 분주기에 입력되어 지연 제어기와 분주기를 리셋시킨다. 그런데 도 1과 같은 종래기술에 따른 DLL에서는 좁은 폭의 "H"펄스를 갖는 리셋 명령 신호을 사용하기 때문에 리셋동작시에 에러가 발생할 가능성이 높다. 예를 들어, 좁은 폭의 "H"펄스를 갖는 리셋 명령 신호(reset)이 입력되는 시점에, 지연 라인으로부터 출력되어 리플리커 모델(107)에 입력되는 피드백 클럭(feedback)은 리셋 명령 신호(reset)에 의해 리셋되지 않을 수도 있다. 즉, 리셋 명령 신호(reset)이 입력되면, 위상 비교기는 기준 클럭(ref)과 피드백 클럭(feedback)간의 위상을 비교하지 않는 것이 정상적이지만, 위상 비교를 수행함으로써 비정상적인 동작을 수행하게 되는 문제점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결할 수 있는 반도체 기억 소자에서 적용되는 지연 고정 루프를 제공함에 있다.
또한, 본 발명은 고주파 동작시에 지터를 줄일 수 있는 지연 고정 루프를 제공함에 다른 목적이 있다.
또한, 본 발명은 지연 고정 루프의 초기 동작시에 홀의 발생을 억제할 수 있도록 함에 또 다른 목적이 있다.
또한, 본 발명은 리셋 명령 신호가 정상적으로 수행될 수 있는 지연 고정 루프를 제공함에 또 다른 목적이 있다.
본원의 제1 발명에 따른 지연 고정 루프는, 지연 라인부 및 리플리커 모델을 포함하는 반도체 기억 소자의 지연 고정 루프에 있어서, 외부로부터 인가되는 리셋 명령 신호를 이용하여 비교 인에이블 신호 - 상기 비교 인에이블 신호는 상기 리셋 명령 신호를 소정 기간 연장시킨 신호임 - 를 출력하기 위한 비교 인에이블 신호 발생부; 및 상기 비교 인에이블 신호의 논리상태에 제어되는 세미 록킹 명령 신호를 출력하기 위한 세미 록킹 검출부를 포함하고, 상기 비교 인에이블 신호가 제1 논리상태인 경우, 상기 세미 록킹 명령 신호에 제어되어 위상 비교부가 상기 위상 비교부에 입력되는 라이징 클럭의 위상과 피드백 클럭의 위상을 비교한 결과와 무관한 신호를 출력할 수 있다.
바람직하게는, 상기 비교 인에이블 신호가 제2 논리상태인 경우, 상기 세미 록킹 명령 신호에 제어되어 상기 위상 비교부는 상기 위상 비교부에 입력되는 상기 라이징 클럭과 상기 피드백 클럭의 위상 비교 결과를 출력할 수 있다.
바람직하게는, 상기 비교 인에이블 신호가 포함하는 소정 기간은, 적어도 상기 리셋 명령 신호가 인가된 후 상기 리셋 명령 신호가 인가되기 전에 이미 상기 지연 라인부에 입력되어 있던 클럭이 상기 지연 라인부로부터 출력되어 상기 위상 비교부에서 비교되기까지 소요되는 시간적 길이 정도일 수 있다.
바람직하게는, 상기 리셋 명령 신호를 소정 기간 연장하기 위해 사용되는 분주 클럭을 생성하기 위한 클럭 분주부를 더 포함하며, 상기 분주 클럭은, 상기 라이징 클럭을 4분주 및 8분주한 제1 및 제2 4분주 클럭과 8분주 클럭이고, 상기 제1 및 제2 4분주 클럭과 8분주 클럭은 1클럭 동안 상기 제2 논리상태를 유지하고, 상기 제1 및 제2 4분주 클럭은 각기 다른 구간동안 상기 제2 논리상태를 유지한다.
또한, 본원의 제2 발명에 따른 지연 고정 루프의 클럭 록킹 방법은, 지연 라인부 및 리플리커 모델을 포함하는 반도체 기억 소자의 지연 고정 루프에 있어서, 외부로부터 인가되는 리셋 명령 신호를 이용하여 비교 인에이블 신호 - 상기 비교 인에이블 신호는 상기 리셋 명령 신호를 소정 기간 연장시킨 신호임 - 를 출력하는 제1 단계; 및 상기 비교 인에이블 신호의 논리상태에 제어되는 세미 록킹 명령 신호를 출력하는 제2 단계를 포함하고, 상기 비교 인에이블 신호가 제1 논리상태인 경우, 상기 세미 록킹 명령 신호에 제어되어 위상 비교부가 상기 위상 비교부에 입력되는 라이징 클럭의 위상과 피드백 클럭의 위상을 비교한 결과와 무관한 신호를 출력할 수 있다.
바람직하게는, 상기 비교 인에이블 신호가 제2 논리상태인 경우, 상기 세미 록킹 명령 신호에 제어되어 상기 위상 비교부는 상기 위상 비교부에 입력되는 상기 라이징 클럭과 상기 피드백 클럭의 위상 비교 결과를 출력할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명에 따른 DLL의 전체 블럭도로서, DLL의 초기 동작시 불안정하거나 비정상적으로 동작하는 것을 배제하기 위한 비교기 인에이블 발생기(303)와 DLL의 초기 동작시 홀(Hole)의 발생을 억제하기 위한 세미 록킹 검출기(304)가 추가된다.
이하에서는 도 3의 DLL을 구성하는 주요 블럭에 대하여 구체적으로 살펴보기로 한다.
도 4는 도 3에 개시된 클럭 분주기의 세부 회로도이다.
클럭 분주기(302)는 라이징 클럭(rclk)을 분주하여 제1 및 제2의 4분주된 클럭(clk_v4_p1, clk_v4_p2)과 8분주된 클럭(clk_v8)을 출력한다. 제1 및 제2의 4분주된 클럭(clk_v4_p1, clk_v4_p2)은 1클럭 동안 "H"상태를 가지며 나머지 클럭 동안 "L"상태를 유지한다. 한편, 제1 및 제2의 4분주된 클럭(clk_v4_p1, clk_v4_p2)은 "H"상태를 갖는 부분의 위상이 상이하다는 데에 차이가 있다. 그리고 8분주된 클럭(clk_v8)은 1 클럭 동안 "H"상태를 가지며, 나머지 7 클럭 동안 "L"상태를 유지한다.
도 5는 도 3에 개시된 비교기 인에이블 발생기의 세부 회로도이다.
비교기 인에이블 발생기(303, Comparator enable generator)는 리셋 명령 신호(reset)를 입력받아 리셋 명령 신호(reset)를 소정 기간 연장시킨 비교 인에이블 신호(cmp_en)를 출력한다. 비교 인에이블 신호(cmp_en)는 리셋 명령 신호(reset)가 입력된 후 DLL에 남아 있는 클럭에 의해 DLL이 오동작을 일으키지 않도록 하기 위하여 이용된다. 따라서, 비교 인에이블 신호(cmp_en)의 폭은 적어도 리셋 명령 신호(reset)가 인가된 후 리셋 명령 신호(reset)가 인가되기 전에 이미 지연 라인부에 입력되어 있던 클럭이 지연 라인부(307)로부터 출력되어 리플리커 모델(308)을 통과하고 위상 비교부(305)에서 비교되기까지 소요되는 시간적 길이를 가질 필요가 있다. 예를 들어, 비교기 인에이블 발생기(303)는 도 4와 같은 구성을 갖는 클럭 분주기(302, Clock divider)의 출력을 이용함으로써 비교 인에이블 신호가 4클럭의 "L"펄스폭을 가질 수 있다.
우선, 리셋 명령 신호(reset)가 인가되면 피모스 트랜지스터(501)가 턴온되므로 전원전압(VDD)이 반전되어 비교 인에이블 신호(cmp_en)는 "L"상태가 된다. 이 후, 제2의 4분주된 클럭(clk_v4_p2)이 전달게이트(502)를 턴온시키면 제1 래치(503)의 출력은 "H"상태가 되고, 마지막으로 8분주된 클럭(clk_v8)이 전달게이트(504)를 턴온시키면 제2 래치(505)의 출력은 "H"상태가 되어 비교 인에이블 신호(cmp_en)의 논리상태가 천이된다.
도 6은 도 3에 개시된 세미 록킹 검출기의 세부 회로도이다.
세미 록킹 검출기(304, Semi lock detector)는 클럭 분주기(302)와 비교기 인에이블 발생기(303) 그리고 위상 비교기(305)의 출력을 입력받아 세미 록킹 명령 신호(semi_lock)을 출력한다. "L"상태를 갖는 비교 인에이블 신호(cmp_en)가 인가되면 피모스 트랜지스터(601)가 턴온되고, 따라서 전원전압(VDD)을 반전시킨 세미 록킹 명령 신호(semi_lock)은 "L"상태를 갖게 된다. 이 후 비교 인에이블 신호(cmp_en)가 "H"상태가 되면, 세미 록킹 명령 신호(semi_lock)는 위상 비교기(305)로부터의 출력(out1)에 따르게 된다.
도 7은 도 3에 개시된 위상 비교기 및 지연 제어기의 세부 회로도이다.
위상 비교기(305)는 "H"상태의 비교인에이블신호(cmp_en)가 인가되면 동작을 시작한다. 위상 비교기(305)는 라이징 클럭(rclk)과 피드백 클럭(feedback)의 위상을 비교하여 지연 라인(307)에서 클럭의 위상을 쉬프트 라이트(shift right)할 것인지 혹은 쉬프트 레프트(shift left)할 것인지를 결정하기 위한 제1 D 플립플롭(DFF1)과, 쉬프트 라이트 혹은 쉬프트 레프트를 빠르게 할 것인지 느리게 할 것인지를 결정하기 위한 제2 및 제3 D 플립플롭(DFF2, DFF3)을 포함한다.
즉, 제1 D 플립플롭(DFF1)은 라이징 클럭(rclk)과 피드백 클럭(feedback)의 위상을 비교하여 라이징 클럭(rclk)이 피드백 클럭(feedback)보다 앞서는 경우 "L"를 출력한다. 다시 말해서, 피드백 클럭(feedback)의 상향 에지의 위상이 라이징 클럭(ref)의 하향 에지의 위상보다 뒤지게 될 때 "L"에서 "H"로 천이하게 된다. 이에 따라 피드백 클럭(feedback)의 상향 에지의 위상이 라이징 클럭(ref)의 하향 에 지의 위상보다 뒤지게 될 때까지 지연 라인(307)에서 피드백 클럭(feedback)의 위상을 일방적으로 증가시킬 수 있다.
제2 D 플립플롭(DFF2)은 라이징 클럭(rclk)을 소정 시간 지연시킨 지연 라이징 클럭과 피드백 클럭(feedback)의 위상을 비교하고, 제3 D 플립플롭(DFF3)은 피드백 클럭(feedback)을 소정 시간 지연시킨 지연 피드백 클럭과 라이징 클럭(rclk)의 위상을 비교한다.
그리하여, 도 8의 케이스 1 및 6과 같이, 피드백 클럭(feedback)이 라이징 클럭(rclk)에 근접한 경우((DFF2, DFF3)=(0,1))에는 제2의 4분주된 클럭(clk_v4_p2)을 지연 제어기(306)내 T 플립플롭(TFF)으로 출력하여 피드백 클럭(feedback)의 위상을 느리게 이동시킨다. 반면, 케이스2,3,4,5와 같이, 피드백 클럭(feedback)이 라이징 클럭(rclk)으로부터 소정 간격 이상 벌어진 경우에는 라이징 클럭(rclk)을 지연 제어기(306)의 T 플립플롭(TFF)으로 출력시킴으로써 피드백 클럭(feedback)의 위상을 빠르게 이동시킨다.
한편, 위상 비교기(305)는 세미 록킹 검출기(304)로부터 출력되는 세미 록킹 명령 신호(semi_lock)에 제어되는 멀티플렉서(MUX1, MUX2)를 포함한다. 세미 록킹 명령 신호(semi_lock)가 "L"상태값을 가지면, 위상 비교기(305)는 전원전압(VDD)과 접지전압(GND)을 출력하고, 세미 록킹 명령 신호(semi_lock)가 "H"상태로 전환되면 위상 비교기(305)는 비로소 제1 D 플립플롭(DFF1)의 출력을 출력한다.
도 9는 본 발명에 따른 지연 고정 루프의 타이밍도이다.
먼저 리셋 명령 신호(reset)가 인가되면, 리셋 명령 신호(reset)를 연장시킨 비교 인에이블 신호(cmp_en)에 제어되는 지연라인부, 위상 비교기, 세미 록킹 검출기 등은 비교 인에이블 신호(cmp_en)에 따라 리셋 시간이 연장된다. 즉, 비교 인에이블 신호(cmp_en)가 "L"상태에 놓인 동안, 지연라인부, 위상 비교기, 세미 록킹 검출기 등은 인가되는 입력과 무관하게 소정 출력을 갖는다. 이 후 비교 인에이블 신호(cmp_en)이 "H"상태로 천이하면, 지연라인부, 위상 비교기, 세미 록킹 검출기 등에 인가되는 입력에 응하여 출력하게 된다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 기준 클럭을 분주하지 않고 피드백 클럭과 위상을 비교하기 때문에 클럭 분주기를 사용하는 종래기술에 비해 위상 비교의 빈도가 높다. 따라서, 클럭의 지터를 줄일 수 있는 효과가 있다. 또한, 본 발명은 지연 고정 루프의 초기 동작시에 홀의 발생을 억제할 수 있고, 리셋 명령 신호이 정상적으로 기능하게 할 수 있다. 더불어, 본 발명에 따른 지연 고정 루프는 더미 지연 라인을 제거함으로써 동작 전류를 줄일 수 있다.

Claims (16)

  1. 지연 라인부, 리플리커 모델 및 위상 비교부를 포함하는 반도체 기억 소자의 지연 고정 루프에 있어서,
    외부로부터 인가되는 리셋 명령 신호를 이용하여 비교 인에이블 신호 - 상기 비교 인에이블 신호는 상기 리셋 명령 신호를 소정 기간 연장시킨 신호임 - 를 출력하기 위한 비교 인에이블 신호 발생부; 및
    상기 비교 인에이블 신호에 응답하여 상기 위상 비교부를 제어하기 위한 세미 록킹 명령 신호를 생성하는 세미 록킹 검출부
    를 포함하고,
    상기 세미 록킹 명령 신호는 상기 비교 인에이블 신호가 제1 논리상태인 경우, 상기 위상 비교부가 입력되는 라이징 클럭의 위상과 피드백 클럭의 위상을 비교한 결과와 무관한 신호를 출력하도록 상기 위상 비교부를 제어하는 것
    을 특징으로 하는 지연 고정 루프.
  2. 제1항에 있어서,
    상기 세미 록킹 명령신호는 상기 비교 인에이블 신호가 제2 논리상태인 경우, 상기 위상 비교부가 입력되는 상기 라이징 클럭과 상기 피드백 클럭의 위상 비교 결과를 출력하도록 상기 위상 비교부를 제어하는 것을 특징으로 하는 지연 고정 루프.
  3. 제2항에 있어서,
    상기 비교 인에이블 신호가 포함하는 소정 기간은, 적어도 상기 리셋 명령 신호가 인가된 후 상기 리셋 명령 신호가 인가되기 전에 이미 상기 지연 라인부에 입력되어 있던 클럭이 상기 지연 라인부로부터 출력되어 상기 위상 비교부에서 비교되기까지 소요되는 시간적 길이 정도인 것을 특징으로 하는 지연 고정 루프.
  4. 제3항에 있어서,
    상기 비교 인에이블 신호가 포함하는 소정 기간은, 상기 라이징 클럭의 4주기 정도인 것을 특징으로 하는 지연 고정 루프.
  5. 제4항에 있어서,
    상기 리셋 명령 신호를 소정 기간 연장하기 위해 사용되는 분주 클럭을 생성하기 위한 클럭 분주부를 더 포함하며,
    상기 분주 클럭은, 상기 라이징 클럭을 4분주 및 8분주한 제1 및 제2 4분주 클럭과 8분주 클럭이고, 상기 제1 및 제2 4분주 클럭과 8분주 클럭은 1클럭 동안 상기 제2 논리상태를 유지하고, 상기 제1 및 제2 4분주 클럭은 각기 다른 구간동안 상기 제2 논리상태를 유지하는 것을 특징으로 하는 지연 고정 루프.
  6. 제5항에 있어서, 상기 비교 인에이블 신호 발생부는,
    상기 리셋 명령 신호에 제어되어 상기 제1 논리 상태를 갖는 비교 인에이블 신호를 출력하기 위한 스위치;
    상기 제2 4분주 클럭에 제어되어 전원전압을 출력하기 위한 제1 전달게이트;
    상기 리셋 명령 신호의 반전 신호와 상기 제1 전달게이트의 출력을 입력으로 하는 낸드게이트;
    상기 낸드게이트의 반전 출력을 상기 제1 전달게이트의 출력측에 전달하기 위한 제1 인버터;
    상기 8분주 클럭에 제어되어 상기 낸드게이트의 출력을 출력하기 위한 제2 전달게이트; 및
    상기 제2 전달게이트의 출력을 래칭하기 위한 래치
    를 포함하는 지연 고정 루프.
  7. 제6항에 있어서,
    상기 스위치는 전원전압을 출력하기 위한 피모스 트랜지스터인 지연 고정 루프.
  8. 제5항에 있어서, 상기 세미 록킹 검출부는,
    상기 비교 인에이블 신호에 제어되고 소스측이 전원전압단과 연결될 수 있는 피모스 트랜지스터;
    상기 제2 4분주 클럭에 제어되고 드레인측이 상기 피모스 트랜지스터의 드레인측과 연결되는 제1 엔모스 트랜지스터;
    상기 위상 비교부에 입력되는 상기 라이징 클럭과 상기 피드백 클럭의 위상 비교 결과와 상기 비교 인에이블 신호를 입력으로 하는 논리곱 게이트;
    상기 논리곱 게이트의 출력에 제어되고, 드레인측이 상기 제1 엔모스 트랜지스터의 소스측과 연결되며, 소스측이 접지전압단과 연결될 수 있는 제2 엔모스 트랜지스터; 및
    상기 피모스 트랜지스터의 드레인측과 연결되어 래칭할 수 있는 래치
    를 포함하는 지연 고정 루프.
  9. 제2항에 있어서, 상기 위상 비교부는,
    상기 라이징 클럭과 상기 피드백 클럭을 입력받아 지연 라인부에서 상기 피드백 클럭의 위상을 쉬프트 라이트할 것인지 혹은 쉬프트 레프트할 것인지를 결정하기 위한 제1 D 플립플롭; 및
    상기 라이징 클럭과 상기 피드백 클럭을 입력받아 상기 피드백 클럭의 위상 쉬프트를 빠르게 혹은 느리게 할 것인지를 결정하기 위한 제2 및 제3 D 플립플롭
    를 포함하는 지연 고정 루프.
  10. 제9항에 있어서,
    상기 제1 D 플립플롭은 상기 피드백 클럭을 입력단에, 상기 라이징 클럭을 클럭단에 입력받는 지연 고정 루프.
  11. 제10항에 있어서, 상기 위상 비교부는,
    상기 세미 록킹 검출 신호에 제어되어 제1 D 플립플롭의 출력과 전원전압 중 어느 하나를 출력하기 위한 멀티플렉서를 더 포함하는 지연 고정 루프.
  12. 제9항에 있어서,
    상기 제2 D 플립플롭은 상기 라이징 클럭을 소정 시간 지연시킨 지연 라이징 클럭과 상기 피드백 클럭의 위상을 비교하고, 상기 제3 D 플립플롭은 상기 피드백 클럭을 소정 시간 지연시킨 지연 피드백 클럭과 상기 라이징 클럭의 위상을 비교하는 지연 고정 루프.
  13. 지연 라인부, 리플리커 모델 및 위상 비교부를 포함하는 반도체 기억 소자의 지연 고정 루프에 있어서,
    외부로부터 인가되는 리셋 명령 신호를 이용하여 비교 인에이블 신호 - 상기 비교 인에이블 신호는 상기 리셋 명령 신호를 소정 기간 연장시킨 신호임 - 를 출력하는 제1 단계; 및
    상기 비교 인에이블 신호에 응답하여 상기 위상 비교부를 제어하는 세미 록킹 명령 신호를 출력하는 제2 단계
    를 포함하고,
    상기 세미 록킹 명령 신호는 상기 비교 인에이블 신호가 제1 논리상태인 경우, 상기 위상 비교부가 입력되는 라이징 클럭의 위상과 피드백 클럭의 위상을 비교한 결과와 무관한 신호를 출력하도록 상기 위상비교부를 제어하는 것을 특징으로 하는 지연 고정 루프의 클럭 록킹 방법.
  14. 제13항에 있어서,
    상기 세미 록킹 명령 신호는 상기 비교 인에이블 신호가 제2 논리상태인 경우, 상기 위상 비교부가 입력되는 상기 라이징 클럭과 상기 피드백 클럭의 위상 비교 결과를 출력하도록 상기 위상 비교부를 제어하는 것을 특징으로 하는 지연 고정 루프의 클럭 록킹 방법.
  15. 제14항에 있어서,
    상기 비교 인에이블 신호가 포함하는 소정 기간은, 적어도 상기 리셋 명령 신호가 인가된 후 상기 리셋 명령 신호가 인가되기 전에 이미 상기 지연 라인부에 입력되어 있던 클럭이 상기 지연 라인부로부터 출력되어 상기 위상 비교부에서 비교되기까지 소요되는 시간적 길이 정도인 것을 특징으로 하는 지연 고정 루프의 클럭 록킹 방법.
  16. 제15항에 있어서,
    상기 비교 인에이블 신호가 포함하는 소정 기간은 상기 라이징 클럭의 4주기 정도인 것을 특징으로 하는 지연 고정 루프의 클럭 록킹 방법.
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