KR100845784B1 - 지연 고정 루프의 지연 장치 - Google Patents

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Abstract

본 발명은 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 복수개의 신호 처리 구성들을 모델링한 복수개의 지연수단을 구비하며, 상기 복수개의 지연수단 중 적어도 하나를 동작전압의 변동에 상응하여 지연시간이 가변되는 가변 지연수단으로 구성한다.
지연, 전압, 모델링

Description

지연 고정 루프의 지연 장치{Delay Apparatus for Delay Locked Loop}
도 1은 종래의 기술에 따른 지연 고정 루프의 지연 장치의 블록도,
도 2는 본 발명의 제 1 실시예에 따른 지연 고정 루프의 지연 장치의 블록도,
도 3은 도 2의 가변 지연부의 회로도,
도 4는 본 발명의 제 2 실시예에 따른 지연 고정 루프의 지연 장치의 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20: 지연 장치 11: 제 1 모델링(Modeling) 지연부
12: 제 2 모델링 지연부 13: 제 3 모델링 지연부
21, 31: 가변 지연부 100: 전압 검출수단
300: 제 1 지연수단 400: 제 2 지연수단
500: 제 3 지연수단 600: 지연시간 제어수단
700: 신호 출력수단
본 발명은 지연 고정 루프에 관한 것으로서, 특히 지연 고정 루프에서 출력되는 클럭이 반도체 메모리 장치의 데이터 출력단까지 도달하는데 소요되는 시간을 보상하기 위한 지연 고정 루프의 지연 장치에 관한 것이다.
지연 고정 루프(Delay Locked Loop: DLL)는 반도체 메모리 장치 외부에서 공급되는 외부 클럭(CLK)과 반도체 메모리 장치 내부에서 사용되는 내부 클럭(iclk)의 위상을 동기시키는 회로이다.
상기 외부 클럭(CLK)과 내부 클럭(iclk)의 위상 동기는 다음과 같은 방식으로 이루어진다. 상기 지연 고정 루프는 상기 외부 클럭(CLK)을 버퍼링하여 상기 내부 클럭(iclk)을 생성한다. 상기 지연 고정 루프는 상기 내부 클럭(iclk)을 소정 신호처리 시간을 모델링한 지연 장치를 통과시킨다. 상기 지연 고정 루프는 상기 지연 장치를 통과한 내부 클럭(iclk)을 피드백시켜 상기 외부 클럭(CLK)과 동기시키는 과정을 반복하고, 상기 내부 클럭(iclk)이 상기 외부 클럭(CLK)과 동기되면 이를 지연 고정 루프 클럭(fclk, rclk)으로 출력한다.
상기 지연 고정 루프 클럭(fclk)은 상기 외부 클럭(CLK)의 폴링 엣지(Falling Edge)에 동기된 클럭이며, 상기 지연 고정 루프 클럭(rclk)은 상기 외부 클럭(CLK)의 라이징 엣지(Rising Edge)에 동기된 클럭이다.
일반적인 지연부는 인버터 체인 또는 저항과 커패시터를 반복 구성한 형태이다. 이에 반하여 상기 지연 장치는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력단까지 도달하는데 경유하는 신호처리 구성들을 모델링한 리플리카(Replica) 지연부로서, 주로 지연 고정 루프의 종단에 구비될 수 있다.
종래의 기술에 따른 지연 고정 루프의 지연 장치는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력단까지 도달하는데 경유하는 각종 신호 처리 구성들을 모델링한 것으로, 도 1은 제 1 내지 제 3 모델링 지연부(11 ~ 13)로 구성한 예를 보여준다.
예를 들어, 제 3 모델링 지연부(13)가 버퍼(Buffer)를 모델링한 것이라면, 제 3 모델링 지연부(13)의 구성은 상기 버퍼와 유사한 형태로 구성된다. 제 1 및 제 2 모델링 지연부(11, 12)의 경우에도 자신에 해당하는 신호처리 구성과 유사한 형태의 구성을 갖는다.
상기 모델링 지연부의 수는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력단까지 도달하는데 경유하는 신호 처리 구성의 수에 따라 달라질 수 있다.
상기와 같이 각 신호처리 구성의 수에 맞도록 모델링 지연부를 구성하는 이유는 지연 고정 루프 클럭을 실제의 신호처리 지연시간과 동일하게 지연시키기 위함이다.
이와 같이 구성된 종래기술에 따른 지연 고정 루프의 지연 장치는 제 1 내지 제 3 모델링 지연부(11 ~ 13)가 입력신호를 순차적으로 각각의 지연시간 만큼 지연시켜 출력한다.
한편, 상기 지연 고정 루프가 사용되는 반도체 메모리 장치는 동작 중 공급되는 동작전압의 변동이 발생할 수 있다.
그러나 상술한 바와 같이, 종래의 기술에 따른 지연 고정 루프의 지연 장치는 상기 동작전압의 변동에 상관없이 고정된 지연시간만큼 입력신호를 지연시켜 출력한다.
따라서 종래의 기술에 따른 지연 고정 루프의 지연 장치는 상기 동작전압의 변동에 따라 상기 위상 고정 루프 클럭을 정상적인 위상에 비해 우측 또는 좌측으로 쉬프트시켜 출력하는데, 상기 쉬프트에 따른 위상차가 제한기준을 벗어나므로 반도체 메모리 장치의 동작 오류를 발생시킬 수 있는 문제점이 있다.
본 발명은 동작전압의 변동에 따른 지연 고정 루프 클럭의 위상 오류를 방지할 수 있도록 한 지연 고정 루프의 지연 장치를 제공함에 그 목적이 있다.
본 발명에 따른 지연 고정 루프의 지연 장치는 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 복수개의 신호 처리 구성들을 모델링한 복수개의 지연수단을 구비하며, 상기 복수개의 지연수단 중 적어도 하나를 동작전압의 변동에 상응하여 지연시간이 가변되는 가변 지연수단으로 구성함을 특징으로 한다.
본 발명에 따른 지연 고정 루프의 지연 장치는 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 적어도 하나의 신호 처리 구성을 모델링한 지연 고정 루프의 지연장치로서, 동작전압의 변동을 검출하는 전압 검출수단, 상기 전압 검출 수단의 출력에 응답하여 지연시간 제어신호를 출력하는 지연시간 제어수단, 상기 지연시간 제어신호에 따라 선택적으로 동작하여 그에 상응하는 지연시간 만큼 상기 클럭을 지연시켜 출력하는 복수개의 지연수단, 및 상기 복수개의 지연수단 중 선택된 지연수단의 출력을 조합하여 출력하는 신호 출력수단을 구비함을 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 고정 루프의 지연 장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명의 제 1 실시예에 따른 지연 고정 루프의 지연 장치는 입력신호를 순차적으로 지연시켜 출력하는 복수개의 지연수단을 구비한다. 상기 복수개의 지연수단은 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력단까지 도달하는데 경유하는 각종 신호 처리 구성들을 모델링한 것이며, 그 중 하나는 동작전압에 변동에 상응하여 지연시간이 가변되는 가변 지연수단으로 구성한다.
본 발명의 제 1 실시예에 따른 지연 고정 루프의 지연 장치는 도 2에 도시된 바와 같이, 도 1의 지연 장치(10)의 제 1 내지 제 3 모델링 지연부(11 ~ 13) 중에서 어느 하나, 예를 들어, 제 1 모델링 지연부(11)를 동작전압의 변동에 따라 지연시간이 가변되는 가변 지연부(21)로 대체한 것이다.
상기 가변 지연부(21)는 도 3에 도시된 바와 같이, 동작전압의 변동을 검출하는 전압 검출수단(100), 상기 전압 검출수단(100)의 출력에 응답하여 지연시간 제어신호를 출력하는 지연시간 제어수단(600), 상기 지연시간 제어신호에 따라 선 택적으로 동작하여 그에 상응하는 지연시간 만큼 입력신호를 지연시켜 출력하는 제 1 내지 제 3 지연수단(300 ~ 500), 및 상기 제 1 내지 제 3 지연수단(300 ~ 500) 중 선택된 지연수단의 출력을 조합하여 출력하는 신호 출력수단(700)을 구비한다.
상기 전압 검출수단(100)은 동작전압 레벨이 노말(Normal) 전압 레벨에 비해 낮은 저전압 레벨이 되는 것을 검출하는 제 1 전압 검출수단(110), 및 상기 동작전압 레벨이 상기 노말 전압에 비해 높은 고전압 레벨이 되는 것을 검출하는 제 2 전압 검출수단(120)을 구비한다.
상기 제 1 전압 검출수단(110)은 상기 동작전압을 분배하고 그 분배된 전압을 상기 저전압 레벨에 상응하도록 설정된 기준전압과 비교하여 그 비교결과를 출력하는 비교기로 구성할 수 있다. 상기 제 2 전압 검출수단(120)은 상기 동작전압을 분배하고 그 분배된 전압을 상기 고전압 레벨에 상응하도록 설정된 기준전압과 비교하여 그 비교결과를 출력하는 비교기로 구성할 수 있다.
상기 제 1 전압 검출수단(110)은 저전압을 감지할 경우 소정 레벨(예를 들어, 로우 레벨) 신호를 출력하고, 상기 제 2 전압 검출수단(120)은 고전압을 감지할 경우 소정 레벨(예를 들어, 하이 레벨) 신호를 출력하도록 구성된다.
상기 지연시간 제어수단(600)은 상기 제 1 전압 검출수단(110)의 출력을 가변 지연부(21)의 지연시간을 감소시키기 위한 제 1 지연시간 제어신호로 출력하는 제 1 제어수단(610), 및 상기 제 2 전압 검출수단(120)의 출력을 가변 지연부(21)의 지연시간을 증가시키기 위한 제 2 지연시간 제어신호로 출력하는 제 2 제어수단(620)을 구비한다.
상기 제 1 제어수단(610)은 상기 제 1 전압 검출수단(110)의 출력에 따른 제 1 지연시간 제어신호를 상기 제 1 지연수단(300)에 입력시키는 신호 라인, 상기 제 1 전압 검출수단(110)의 출력을 입력받는 인버터(IV61), 및 상기 입력신호와 상기 인버터(IV61)의 출력에 따른 제 1 지연시간 제어신호를 상기 제 2 지연수단(400)에 입력시키는 낸드 게이트(ND61)를 구비한다.
상기 제 2 제어수단(620)은 상기 제 2 전압 검출수단(120)의 출력에 따른 제 2 지연시간 제어신호를 상기 제 3 지연수단(500)에 입력시키는 신호 라인, 및 반전된 상기 제 2 전압 검출수단(120)의 출력에 따른 제 2 지연시간 제어신호를 상기 제 2 지연수단(400)에 입력시키는 인버터(IV62)를 구비한다.
상기 제 1 지연수단(300)은 상기 입력신호와 상기 제 1 전압 검출수단(110)의 출력을 입력받는 낸드 게이트(ND31), 상기 낸드 게이트(ND31)의 출력을 입력받는 제 1 인버터(IV31), 및 상기 제 1 인버터(IV31)의 출력을 입력받는 제 2 인버터(IV32)를 구비한다.
상기 제 2 지연수단(400)은 상기 제 1 지연수단(300)의 출력과 상기 제 1 제어부(610)의 출력을 입력받는 제 1 낸드 게이트(ND41), 상기 제 1 낸드 게이트(ND41)의 출력을 입력받는 제 1 인버터(IV41), 상기 제 1 인버터(IV41)의 출력을 입력받는 제 2 인버터(IV42), 및 상기 제 2 인버터(IV42)의 출력을 입력받는 제 2 낸드 게이트(ND42)를 구비한다.
상기 제 3 지연수단(500)은 상기 제 2 지연수단(400)의 제 2 인버터(IV42)의 출력과 상기 제 2 전압 검출수단(120)의 출력을 입력받는 낸드 게이트(ND51), 상기 낸드 게이트(ND51)의 출력을 입력받는 제 1 인버터(IV51), 및 상기 제 1 인버터(IV51)의 출력을 입력받는 제 2 인버터(IV52)를 구비한다.
상기 제 1 내지 제 3 지연수단(300 ~ 500)의 구성은 일예를 든 것으로, 실제 회로 구성시 동일한 지연시간과 정해진 논리를 벗어나지 않는 범위내에서 변경이 가능하다.
상기 신호 출력수단(700)은 상기 제 2 지연수단(400)과 상기 제 3 지연수단(500)의 출력을 입력받아 그 연산결과를 출력하는 낸드 게이트(ND71)를 구비한다.
이와 같이 구성된 본 발명에 따른 지연 고정 루프의 지연 장치의 동작을 설명하면 다음과 같다.
예를 들어, 노멀 전압 레벨이 2.5V, 저전압 레벨이 2.2V, 고전압 레벨이 2.7V이며, 동작전압은 외부전압(VDD)이라고 가정한다.
먼저, 외부전압(VDD) 레벨이 노멀 전압 레벨인 경우, 즉, 외부전압(VDD) 레벨이 2.2V를 초과하고 2.7V 미만인 경우 입력신호가 제 1 지연수단(300) 및 제 2 지연수단(400)에 해당하는 지연시간 만큼 지연되어 출력된다. 상기 입력신호는 내부 클럭(iCLK)이 될 수 있다. 상기 제 1 지연수단(300) 및 제 2 지연수단(400)에 해당하는 지연시간은 상기 도 1의 제 1 모델링 지연부(11)와 동일하다.
상기 제 1 전압 검출수단(110)은 저전압을 감지하지 못하므로 하이 레벨 신호를 출력하고, 제 2 전압 검출수단(120) 또한 고전압을 감지하지 못하므로 로우 레벨 신호를 출력한다.
상기 제 1 전압 검출수단(110)에서 출력된 하이 레벨 신호에 따라 상기 제 1 제어수단(610)은 제 1 지연수단(300)과 제 2 지연수단(400)에 하이 레벨 신호를 출력한다.
상기 제 2 전압 검출수단(120)에서 출력된 로우 레벨 신호에 따라 상기 제 2 제어수단(620)은 상기 제 3 지연수단(500)에 로우 레벨 신호를 출력하고 상기 제 2 지연수단(400)에 하이 레벨 신호를 출력한다.
상기 제 1 지연수단(300)은 낸드 게이트(ND31)에 하이 레벨 신호가 입력되므로 입력신호를 내부 구성(ND31, IV31, IV32)의 신호처리 시간만큼 지연시켜 출력한다. 즉, 제 1 지연수단(300)이 지연동작을 수행한다.
상기 제 2 지연수단(400)은 제 1 및 제 2 낸드 게이트(ND41, ND42)에 하이 레벨 신호가 입력되므로 상기 제 1 지연수단(300)의 출력을 내부 구성(ND41, IV41, IV42, ND42)의 신호처리 시간만큼 지연시켜 출력한다. 즉, 제 2 지연수단(400)이 지연동작을 수행한다.
상기 제 3 지연수단(500)은 낸드 게이트(ND51)의 입력단 중 하나에 로우 레벨 신호가 입력되므로 다른 입력단의 입력신호 레벨에 상관없이 하이 레벨 신호를 상기 신호 출력부(700)로 출력한다. 즉, 제 3 지연수단(500)은 지연동작을 수행하지 못한다.
상기 신호 출력부(700)는 상기 제 2 지연수단(400)의 출력을 입력받아 반전시켜 원래의 위상으로 출력한다. 상기 입력신호가 전송되는 전체 논리소자(ND31, IV31, IV32, ND41, IV41, IV42, ND42, ND71)가 짝수개이며, 그 중에서 낸드 게이트 가 인버터로 동작하므로 신호 출력부(700)의 출력신호의 위상이 입력신호와 동일하게 된다.
다음으로, 외부전압(VDD) 레벨이 저전압 레벨인 경우, 즉, 외부전압(VDD) 레벨이 2.2V 이하인 경우 입력신호가 제 2 지연수단(400)에 해당하는 지연시간 만큼 지연되어 출력된다. 즉, 외부전압(VDD) 레벨이 노멀 전압 레벨인 경우에 비해 지연시간을 감소시켜 상기 신호 출력부(700)에서 출력되는 신호의 위상 보정을 수행한다.
상기 제 1 전압 검출수단(110)은 저전압을 감지하여 로우 레벨 신호를 출력하고, 제 2 전압 검출수단(120)은 고전압을 감지하지 못하여 로우 레벨 신호를 출력한다.
상기 제 1 전압 검출수단(110)에서 출력된 로우 레벨 신호에 따라 상기 제 1 제어수단(610)은 제 1 지연수단(300)에 로우 레벨 신호를 출력하고, 제 2 지연수단(400)에 입력신호를 반전시켜 출력한다.
상기 제 2 전압 검출수단(120)에서 출력된 로우 레벨 신호에 따라 상기 제 2 제어수단(620)은 상기 제 3 지연수단(500)에 로우 레벨 신호를 출력하고 상기 제 2 지연수단(400)에 하이 레벨 신호를 출력한다.
상기 제 1 지연수단(300)은 낸드 게이트(ND31)의 입력단 중 하나에 로우 레벨 신호가 입력되므로 다른 입력단의 입력신호 레벨에 상관없이 하이 레벨 신호를 상기 제 2 지연수단(400)에 출력한다. 즉, 제 1 지연수단(300)은 지연동작을 수행하지 못한다.
상기 제 2 지연수단(400)은 제 1 및 제 2 낸드 게이트(ND41, ND42)에 하이 레벨 신호가 입력되므로 상기 제 1 제어수단(610)을 통해 반전된 입력신호를 내부 구성(ND41, IV41, IV42, ND42)의 신호처리 시간만큼 지연시켜 출력한다. 즉, 제 2 지연수단(400)이 지연동작을 수행한다.
상기 제 3 지연수단(500)은 낸드 게이트(ND51)의 입력단 중 하나에 로우 레벨 신호가 입력되므로 다른 입력단의 입력신호 레벨에 상관없이 하이 레벨 신호를 상기 신호 출력부(700)로 출력한다. 즉, 제 3 지연수단(500)은 지연동작을 수행하지 못한다.
상기 신호 출력부(700)는 상기 제 2 지연수단(400)의 출력을 입력받아 반전시켜 원래의 위상으로 출력한다. 상기 입력신호가 전송되는 전체 논리소자(ND61, ND41, IV41, IV42, ND42, ND71)가 짝수개이며, 그 중에서 낸드 게이트가 인버터로 동작하므로 신호 출력부(700)의 출력신호의 위상이 입력신호와 동일하게 된다.
다음으로, 외부전압(VDD) 레벨이 고전압 레벨인 경우, 즉, 외부전압(VDD) 레벨이 2.7V 이상인 경우 입력신호가 제 1 지연수단(300), 제 2 지연수단(400) 및 제 3 지연수단(500)에 해당하는 지연시간 만큼 지연되어 출력된다. 즉, 외부전압(VDD) 레벨이 노멀 전압 레벨인 경우에 비해 지연시간을 증가시켜 상기 신호 출력부(700)에서 출력되는 신호의 위상 보정을 수행한다.
상기 제 1 전압 검출수단(110)은 저전압을 감지하지 못하므로 하이 레벨 신호를 출력하고, 제 2 전압 검출수단(120)은 고전압을 감지하므로 하이 레벨 신호를 출력한다.
상기 제 1 전압 검출수단(110)에서 출력된 하이 레벨 신호에 따라 상기 제 1 제어수단(610)은 제 1 지연수단(300)과 제 2 지연수단(400)에 하이 레벨 신호를 출력한다.
상기 제 2 전압 검출수단(120)에서 출력된 하이 레벨 신호에 따라 상기 제 2 제어수단(620)은 상기 제 3 지연수단(500)에 하이 레벨 신호를 출력하고 상기 제 2 지연수단(400)에 로우 레벨 신호를 출력한다.
상기 제 1 지연수단(300)은 낸드 게이트(ND31)에 하이 레벨 신호가 입력되므로 입력신호를 내부 구성(ND31, IV31, IV32)의 신호처리 시간만큼 지연시켜 출력한다. 즉, 제 1 지연수단(300)이 지연동작을 수행한다.
상기 제 2 지연수단(400)은 제 1 낸드 게이트(ND41)에 하이 레벨 신호가 입력되므로 상기 제 1 지연수단(300)의 출력을 내부 구성(ND41, IV41, IV42)의 신호처리 시간만큼 지연시켜 상기 제 3 지연수단(500)으로 출력한다. 한편, 제 2 지연수단(400)은 제 2 낸드 게이트(ND42)에 로우 레벨 신호가 입력되므로 상기 신호 출력부(700)에 하이 레벨 신호를 출력한다. 즉, 제 2 지연수단(400)이 지연동작을 수행한다.
상기 제 3 지연수단(500)은 낸드 게이트(ND51)에 하이 레벨 신호가 입력되므로 상기 제 2 지연수단(400)의 출력을 내부 구성(ND51, IV51, IV52)의 신호처리 시간만큼 지연시켜 상기 신호 출력부(700)로 출력한다. 즉, 제 3 지연수단(500)이 지연동작을 수행한다.
상기 신호 출력부(700)는 상기 제 3 지연수단(500)의 출력을 입력받아 반전 시켜 원래의 위상으로 출력한다. 상기 입력신호가 전송되는 전체 논리소자(ND31, IV31, IV32, ND41, IV41, IV42, ND51, IV51, IV52, ND71)가 짝수개이며, 그 중에서 낸드 게이트가 인버터로 동작하므로 신호 출력부(700)의 출력신호의 위상이 입력신호와 동일하게 된다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 지연 고정 루프의 지연 장치는 동작전압의 변동에 따라 가변된 지연시간으로 입력신호를 지연시켜 최종적으로 위상 보정된 지연 고정 루프 클럭을 출력한다.
이하, 본 발명의 제 2 실시예에 따른 지연 고정 루프의 지연 장치를 설명하면 다음과 같다.
본 발명의 제 2 실시예에 따른 지연 고정 루프의 지연 장치는 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 신호 처리 구성들을 하나의 구성으로 모델링한 것이다.
즉, 본 발명의 제 2 실시예에 따른 지연 고정 루프의 지연 장치는 도 4에 도시된 바와 같이, 도 1의 지연 장치(10)의 제 1 내지 제 3 모델링 지연부(11 ~ 13)를 동작전압의 변동에 따라 지연시간이 가변되는 하나의 가변 지연부(31)로 모델링한 것이다.
상기 가변 지연부(31)의 회로구성은 도 3과 동일하게 구성할 수 있다. 다만, 상기 가변 지연부(31)는 도 1의 지연 장치(10)의 제 1 내지 제 3 모델링 지연부(11 ~ 13) 전체를 하나로 모델링한 것이므로 그에 맞도록 제 1 내지 제 3 지연수 단(300 ~ 500)의 지연시간을 본 발명의 제 1 실시예에 비해 훨씬 크게 설계해야 한다. 지연시간을 크게 설계하는 것은 내부 소자들의 사이즈 변경 또는 정해진 논리를 벗어나지 않는 범위내에서 논리소자의 수를 증가시키는 방식을 사용하면 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 지연 고정 루프의 지연 장치는 동작전압의 변동에 따라 가변된 지연시간으로 입력신호를 지연시켜 출력하므로 동작전압이 급격하게 변하더라도 신뢰성있는 지연 고정 루프 클럭을 출력할 수 있는 효과가 있다. 또한 신뢰성 있는 지연 고정 루프 클럭이 출력되므로 이를 사용하는 반도체 메모리 장치의 성능을 향상시킬 수 있는 효과가 있다.

Claims (15)

  1. 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 복수개의 신호 처리 구성들을 모델링한 복수개의 지연수단을 구비하며, 상기 복수개의 지연수단 중 적어도 하나를 동작전압의 변동에 상응하여 지연시간이 가변되는 가변 지연수단으로 구성한 지연 고정 루프의 지연 장치.
  2. 제 1 항에 있어서,
    상기 가변 지연수단은
    동작전압의 변동을 검출하는 전압 검출수단,
    상기 전압 검출수단의 출력에 응답하여 지연시간 제어신호를 출력하는 지연시간 제어수단,
    상기 지연시간 제어신호에 따라 선택적으로 동작하여 그에 상응하는 지연시간 만큼 입력신호를 지연시켜 출력하는 복수개의 지연수단, 및
    상기 복수개의 지연수단 중 선택된 지연수단의 출력을 조합하여 출력하는 신호 출력수단을 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  3. 지연 고정 루프에서 출력되는 지연 고정 루프 클럭이 지연 고정 루프의 출력단에서 반도체 메모리 장치의 출력회로까지 도달하는데 경유하는 적어도 하나의 신 호 처리 구성을 모델링한 지연 고정 루프의 지연장치로서,
    동작전압의 변동을 검출하는 전압 검출수단;
    상기 전압 검출수단의 출력에 응답하여 지연시간 제어신호를 출력하는 지연시간 제어수단;
    상기 지연시간 제어신호에 따라 선택적으로 동작하여 그에 상응하는 지연시간 만큼 상기 클럭을 지연시켜 출력하는 복수개의 지연수단; 및
    상기 복수개의 지연수단 중 선택된 지연수단의 출력을 조합하여 상기 지연 고정 루프 클럭으로 출력하는 신호 출력수단을 구비하는 지연 고정 루프의 지연 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 전압 검출수단은
    상기 동작전압 레벨이 노말(Normal) 전압 레벨에 비해 낮은 제 1 전압 레벨이 되는 것을 검출하는 제 1 전압 검출수단, 및
    상기 동작전압 레벨이 상기 노말 전압에 비해 높은 제 2 전압 레벨이 되는 것을 검출하는 제 2 전압 검출수단을 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 지연시간 제어수단은
    상기 전압 검출수단의 출력에 따라 지연시간 감소와 관련된 제 1 지연시간 제어신호를 출력하는 제 1 제어부, 및
    상기 전압 검출수단의 출력에 따라 지연시간 증가와 관련된 제 2 지연시간 제어신호를 출력하는 제 2 제어부를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  6. 제 5 항에 있어서,
    상기 제 1 제어부는
    상기 전압 검출수단의 출력에 따른 상기 제 1 지연시간 제어신호를 상기 복수개의 지연수단 중 지연시간 감소와 관련된 지연수단에 입력시키는 신호 입력수단,
    상기 전압 검출수단의 출력을 입력받는 반전소자, 및
    상기 입력신호와 상기 반전소자의 출력에 따른 상기 제 1 지연시간 제어신호를 상기 복수개의 지연수단 중 기본 지연수단에 입력시키는 논리소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  7. 제 5 항에 있어서,
    상기 제 2 제어부는
    상기 전압 검출수단의 출력에 따른 상기 제 2 지연시간 제어신호를 상기 복수개의 지연수단 중 지연시간 증가와 관련된 지연수단에 입력시키는 신호 입력수 단, 및
    상기 전압 검출수단의 출력에 따른 상기 제 2 지연시간 제어신호를 상기 복수개의 지연수단 중 기본 지연수단에 입력시키는 반전소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 신호 입력수단은 신호 라인인 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 복수개의 지연수단은
    상기 동작전압이 낮아짐을 감지한 전압 검출수단의 출력에 상응하는 상기 지연시간 제어신호에 따라 동작하는 제 1 지연수단,
    상기 지연시간 제어신호에 상관없이 동작하는 제 2 지연수단, 및
    상기 동작전압이 높아짐을 감지한 전압 검출수단의 출력에 상응하는 상기 지연시간 제어신호에 따라 동작하는 제 3 지연수단을 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  10. 제 9 항에 있어서,
    상기 제 1 지연수단은
    상기 입력신호와 상기 동작전압이 낮아짐을 감지한 전압 검출수단의 출력에 상응하는 상기 지연시간 제어신호를 입력받는 논리소자, 및
    직렬 연결되어 상기 논리소자의 출력을 입력받는 복수개의 반전소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  11. 제 9 항에 있어서,
    상기 제 2 지연수단은
    상기 제 1 지연수단의 출력과 상기 동작전압이 낮아짐을 감지한 전압 검출수단의 출력에 상응하는 상기 지연시간 제어신호를 입력받는 제 1 논리소자,
    직렬 연결되어 상기 제 1 논리소자의 출력을 입력받는 복수개의 반전소자, 및
    상기 복수개의 반전소자 중 최종 반전소자의 출력과 상기 동작전압이 높아짐을 감지한 전압 검출수단의 출력에 상응하는 상기 지연시간 제어신호를 입력받는 제 2 논리소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 논리소자는 낸드 게이트인 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  13. 제 9 항에 있어서,
    상기 제 3 지연수단은
    상기 제 2 지연수단의 출력과 상기 동작전압이 높아짐을 감지한 전압 검출수단의 출력을 입력받는 논리소자, 및
    직렬 연결되어 상기 논리소자의 출력을 입력받는 복수개의 반전소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  14. 제 6 항, 제 10 항, 또는 제 13 항 중 어느 한 항에 있어서,
    상기 논리소자는 낸드 게이트인 것을 특징으로 하는 지연 고정 루프의 지연 장치.
  15. 제 2 항 또는 제 3 항에 있어서,
    상기 신호 출력수단은
    상기 복수개의 지연수단 중 선택된 지연수단의 출력을 입력받는 논리소자를 구비하는 것을 특징으로 하는 지연 고정 루프의 지연 장치.
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