KR100837814B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 Download PDF

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Abstract

본 발명은 데이터 클럭을 생성하는 데이터 클럭 생성 수단, 상기 데이터 클럭을 입력 받고 외부 전압 레벨을 감지하여 복수개의 감지 신호를 생성하며, 상기 복수개의 감지 신호 조합에 따라 상기 데이터 클럭을 지연시켜 지연 클럭으로서 출력하는 지연 클럭 생성 수단, 및 상기 지연 클럭에 동기시킨 데이터를 출력 데이터로서 출력하는 클럭 동기 수단을 포함한다.
데이터 클럭, 데이터, 외부 전압

Description

반도체 메모리 장치의 데이터 출력 회로{Circuit for Outputting Data of Semiconductor Memory Apparatus}
도 1은 종래 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 3은 도 2의 지연 클럭 생성 수단의 블록도,
도 4는 도 3의 전압 감지부의 회로도,
도 5는 도 3의 클럭 지연부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 클럭 생성 수단 100: 지연 클럭 생성 수단
20: 클럭 동기 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 DLL(Delay Locked Loop) 회로를 구비하지 않는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
반도체 메모리 장치는 저장된 데이터를 출력할 경우 클럭에 동기시켜 출력한 다.
도 1은 종래 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
클럭 생성 수단(10)은 반도체 메모리 장치가 제공하는 데이터 입출력 모드에 따라 데이터 클럭(CLK_data)을 생성한다. 예를 들어 한번에 4개의 데이터를 입출력하는 데이터 입출력 모드인 DDR의 경우 한번의 리드 명령에 2주기의 데이터 클럭(CLK_data)을 생성한다. 이때, DDR은 데이터 클럭(CLK_data)의 라이징과 폴링 타이밍에 데이터를 출력한다.
클럭 동기 수단(20)은 상기 데이터 클럭(CLK_data)과 데이터(DATA)를 입력 받아 상기 데이터(DATA)를 상기 데이터 클럭(CLK_data)에 동기시켜 출력 데이터(DATA_out)로서 출력한다.
이때, 클럭 동기 수단(20)은 상기 데이터(DATA)를 상기 데이터 클럭(CLK_data)에 동기시키는 과정에서 외부 전압(VDD) 레벨 변화에 따라 출력 데이터(DATA_out)의 출력 타이밍이 늦어지거나 빨라지거나 하는 문제점이 발생한다. 출력 데이터(DATA_out)의 출력 타이밍이 늦어지거나 빨라지면 반도체 메모리 장치의 출력 데이터(DATA_out)를 입력 받는 외부 장치는 상기 출력 데이터(DATA_out)를 올바로 인식하지 못한다. 이러한 문제점은 DLL을 사용하지 않는 반도체 메모리 장치가 고속화되어 가면서 더욱 심각한 문제점으로 부각되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 외부 전압 레벨의 변화에 따라 데이터의 출력 타이밍을 제어하는 반도체 메모리 장치의 데이터 출 력 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 데이터 클럭을 생성하는 데이터 클럭 생성 수단, 상기 데이터 클럭을 입력 받고 외부 전압 레벨을 감지하여 복수개의 감지 신호를 생성하며, 상기 복수개의 감지 신호 조합에 따라 상기 데이터 클럭을 지연시켜 지연 클럭으로서 출력하는 지연 클럭 생성 수단, 및 상기 지연 클럭에 동기시킨 데이터를 출력 데이터로서 출력하는 클럭 동기 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
데이터 클럭 생성 수단(10)은 반도체 메모리 장치의 데이터 입출력 모드에 따라 데이터 클럭(CLK_data)을 생성한다. 예를 들어 한번에 4개의 데이터를 입출력하는 데이터 입출력 모드인 DDR의 경우 한번의 리드 명령에 2주기의 데이터 클럭(CLK_data)을 생성한다. 이때, DDR은 데이터 클럭(CLK_data)의 라이징과 폴링 타이밍에 데이터를 출력한다.
지연 클럭 생성 수단(100)은 상기 데이터 클럭(CLK_data)을 입력으로 하여 외부 전압(VDD) 레벨에 따라 상기 데이터 클럭(CLK_data)의 출력 타이밍을 결정하고 출력 타이밍이 결정된 상기 데이터 클럭(CLK_data)을 지연 클럭(CLK_D)으로서 출력한다.
클럭 동기 수단(20)은 상기 지연 클럭(CLK_D)과 데이터(DATA)를 입력으로 하 여 상기 데이터(DATA)를 상기 지연 클럭(CLK_D)에 동기시켜 출력 데이터(DATA_out)로서 출력한다.
도 3은 도 2의 지연 클럭 생성 수단의 블록도이다.
지연 클럭 생성 수단(100)은 외부 전압(VDD) 레벨을 감지하여 외부 전압(VDD) 레벨에 따른 제 1 내지 제 3 감지 신호(DET<0:2>)를 생성하는 전압 감지부(110), 및 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 데이터 클럭(CLK_data)의 출력 타이밍 즉, 지연값을 결정하고 출력 타이밍이 결정된 데이터 클럭(CLK_data)을 지연 클럭(CLK_D)으로서 출력하는 클럭 지연부(120)를 포함한다.
이때, 상기 제 1 감지 신호(DET0)는 다른 감지 신호(DET1, DET2)에 비해 외부 전압(VDD) 레벨이 가장 낮을 때 하이로 인에이블된다. 또한 제 3 감지 신호(DET2)는 다른 감지 신호(DET0, DET1)에 비해 외부 전압(VDD) 레벨이 가장 높을 때 하이로 인에이블된다. 따라서 상기 제 1 감지 신호(DET0)만 하이로 인에이블되었을 경우 상기 클럭 지연부(120)는 상기 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로서 출력하고 상기 제 3 감지 신호(DET2)가 하이로 인에이블되었을 경우 상기 클럭 지연부(120)는 상기 클럭 지연부(120)가 갖고 있는 가장 긴 지연시간으로 상기 데이터 클럭(CLK_data)을 지연시켜 상기 지연 클럭(CLK_D)으로서 출력한다.
도 4는 도 3의 전압 감지부의 회로도이다.
전압 감지부(110)는 외부 전압(VDD)을 분배하여 제 1 내지 제 3 분배 전압(V_div<1:3>)을 생성하는 전압 분배부(111), 및 상기 제 1 내지 제 3 분배 전 압(V_div<1:3>) 각각에 응답하여 제 1 내지 제 3 감지 신호(DET<0:2>)를 생성하는 감지 신호 생성부(112)를 포함한다.
상기 전압 분배부(111)는 외부 전압(VDD)과 접지단(VSS) 사이에 제 1 내지 제 4 저항 소자(R1~R4)가 직렬로 연결된다. 이때, 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드에서 상기 제 1 분배 전압(V_div1)이 출력되고 상기 제 2 저항 소자(R2)와 상기 제 3 저항 소자(R3)가 연결된 노드에서 상기 제 2 분배 전압(V_div2)이 출력되며 상기 제 3 저항 소자(R3)와 상기 제 4 저항 소자(R4)가 연결된 노드에서 상기 제 3 분배 전압(V_div3)이 출력된다.
상기 감지 신호 생성부(112)는 상기 제 1 분배 전압(V_div1) 레벨에 응답하여 상기 제 1 감지 신호(DET<0>)를 생성하는 제 1 신호 생성부(112-1), 상기 제 2 분배 전압(V_div2) 레벨에 응답하여 상기 제 2 감지 신호(DET<1>)를 생성하는 제 2 신호 생성부(112-2), 및 상기 제 3 분배 전압(V_div3) 레벨에 응답하여 상기 제 3 감지 신호(DET<3>)를 생성하는 제 3 신호 생성부(112-3)를 포함한다.
상기 제 1 신호 생성부(112-1)는 상기 제 1 분배 전압(V_div1)을 인가 받기 때문에 다른 신호 생성부(112-2, 112-3)에 비해 상기 제 1 감지 신호(DET0)를 제일 먼저 하이로 인에이블 시킨다.
상기 제 3 신호 생성부(112-3)는 상기 제 3 분배 전압(V_div3)을 인가 받기 때문에 다른 신호 생성부(112-1, 112-2)에 비해 상기 제 3 감지 신호(DET2)를 제일 늦게 하이로 인에이블 시킨다.
따라서 상기 제 1 감지 신호(DET0)는 다른 감지 신호(DET1, DET 2)에 비해 가장 낮은 외부 전압(VDD)에서 하이로 인에이블되며 상기 제 3 감지 신호(DET2)는 다른 감지 신호(DET1, DET2)에 비해 가장 높은 외부 전압(VDD)에서 하이로 인에이블된다.
상기 제 1 신호 생성부(112-1)는 게이트단에 상기 제 1 분배 전압(V_div1)을 인가 받고 소오스단에 외부 전압(VDD)을 인가 받는 제 1 트랜지스터(P1), 게이트단에 상기 제 1 분배 전압(V_div1)을 인가 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 1 트랜지스터(P1)의 드레인단이 연결된 제 2 트랜지스터(N1), 입력단에 상기 제 1 트랜지스터(P1)와 상기 제 2 트랜지스터(N1)가 연결된 노드가 연결되며 출력단이 상기 제 1 감지 신호(DET0)를 출력하는 제 1 인버터(IV1)를 포함한다.
상기 제 2 신호 생성부(112-2)는 게이트단에 상기 제 2 분배 전압(V_div2)을 인가 받고 소오스단에 외부 전압(VDD)을 인가 받는 제 3 트랜지스터(P2), 게이트단에 상기 제 2 분배 전압(V_div2)을 인가 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 3 트랜지스터(P2)의 드레인단이 연결된 제 4 트랜지스터(N2), 입력단에 상기 제 3 트랜지스터(P2)와 상기 제 4 트랜지스터(N2)가 연결된 노드가 연결되며 출력단이 상기 제 2 감지 신호(DET1)를 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 3 신호 생성부(112-3)는 게이트단에 상기 제 3 분배 전압(V_div3)을 인가 받고 소오스단에 외부 전압(VDD)을 인가 받는 제 5 트랜지스터(P3), 게이트단에 상기 제 3 분배 전압(V_div3)을 인가 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 5 트랜지스터(P3)의 드레인단이 연결된 제 6 트랜지스터(N3), 입력단에 상기 제 5 트랜지스터(P3)와 상기 제 6 트랜지스터(N3)가 연결된 노드가 연결되며 출력단이 상기 제 3 감지 신호(DET2)를 출력하는 제 3 인버터(IV3)를 포함한다.
도 5는 도 3의 클럭 지연부의 회로도이다.
클럭 지연부(120)는 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로 출력시키기 위한 선택부(121), 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 상기 데이터 클럭(CLK_data)의 출력 타이밍 즉, 지연값을 결정하고 출력 타이밍이 결정된 상기 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로서 출력시키기 위한 지연 클럭 생성부(129), 및 상기 선택부(121)의 출력 신호를 입력으로 하여 상기 데이터 클럭(CLK_data) 또는 상기 지연 클럭 생성부(129)의 출력 신호 즉, 출력 타이밍이 결정된 상기 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로서 선택적으로 출력하기 위한 출력 선택부(126)를 포함한다. 이때, 상기 클럭 지연부(120)는 상기 선택부(121)의 출력 신호를 반전시키는 제 4 인버터(IV13)를 더 포함한다.
상기 선택부(121)는 상기 제 1 내지 제 3 감지 신호(DET<0:2>)를 입력으로 하는 제 1 노어 게이트(NOR1)를 포함한다. 따라서 상기 제 1 내지 제 3 감지 신호(DET<0:2>)가 모두 로우 레벨일 경우 상기 선택부(121)는 하이 값을 출력하여 상기 데이터 클럭(CLK_data)이 상기 지연 클럭(CLK_D)으로서 그대로 출력할 수 있게 한다.
상기 지연 클럭 생성부(129)는 제 1 내지 제 3 지연기(Delay1, Delay2, Delay3)가 직렬로 연결되며 상기 제 1 지연기(Delay1)는 상기 데이터 클럭(CLK_data)을 입력 받는 딜레이 체인(127), 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 상기 제 1 지연기(Delay1)의 출력 신호를 반전시켜 출력하는 제 1 출력 지시부(122), 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 상기 제 2 지연기(Delay2)의 출력 신호를 반전시켜 출력하는 제 2 출력 지시부(123), 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 상기 제 3 지연기(Delay3)의 출력 신호를 반전시켜 출력하는 제 3 출력 지시부(124), 상기 제 1 내지 제 3 출력 지시부(122, 123, 124)의 출력 신호에 응답하여 선택된 출력 신호만을 반전시켜 상기 지연 클럭(CLK_D)으로서 출력시키기 위한 신호 조합부(125)를 포함한다.
상기 제 1 출력 지시부(122)는 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 제 1 조합 신호(com1)를 생성하는 제 1 감지 신호 조합부(122-1), 상기 제 1 조합 신호(com1)에 응답하여 상기 제 1 지연기(Delay1)의 출력 신호를 반전시켜 출력하는 제 1 출력 결정부(122-2)를 포함한다.
상기 제 1 감지 신호 조합부(122-1)는 상기 제 1 감지 신호(DET0)를 반전시키는 제 5 인버터(IV11), 상기 제 5 인버터(IV11)의 출력 신호와 상기 제 2 감지 신호(DET1)와 상기 제 3 감지 신호(DET2)를 입력으로 하여 상기 제 1 조합 신호(com1)를 생성하는 제 2 노어 게이트(NOR2)를 포함한다. 이때, 상기 제 1 감지 신호(DET0)만이 하이값을 갖고 다른 감지 신호(DET1, DET2)는 로우값을 갖을 때 상 기 제 1 조합 신호(com1)는 하이로 인에이블된다.
상기 제 1 출력 결정부(122-2)는 상기 제 1 조합 신호(com1)와 상기 제 1 지연기(Delay1)의 출력 신호를 입력으로 하는 제 1 낸드 게이트(ND1)를 포함한다. 이때, 상기 제 1 조합 신호(com1)가 하이 값을 갖을 경우 상기 제 1 출력 결정부(122-2)는 상기 제 1 지연기(Delay1)의 출력 신호를 반전시켜 출력하고 상기 제 1 조합 신호(com1)가 로우 값을 갖을 경우 하이로 일정한 레벨의 신호를 출력한다.
상기 제 2 출력 지시부(123)는 상기 제 1 내지 제 3 감지 신호(DET<0:2>)에 응답하여 상기 제 2 조합 신호(com2)를 생성하는 제 2 감지 신호 조합부(123-1), 및 상기 제 2 조합 신호(com2)에 응답하여 상기 제 2 지연기(Delay2)의 출력 신호를 반전시켜 출력하는 제 2 출력 결정부(123-2)를 포함한다.
상기 제 2 감지 신호 조합부(123-1)는 상기 제 2 감지 신호(DET1)가 하이값을 갖을 경우 상기 제 1 감지 신호(DET0)는 당연히 하이 값을 가지므로 입력에서 제외한다.
상기 제 2 감지 신호 조합부(123-1)는 상기 제 2 감지 신호(DET1)를 반전시키는 제 6 인버터(IV12), 상기 제 6 인버터(IV12)의 출력 신호와 상기 제 3 감지 신호(DET2)를 입력으로 하여 상기 제 2 조합 신호(com2)를 생성하는 제 3 노어 게이트(NOR3)를 포함한다. 따라서 상기 제 2 조합 신호(com2)는 상기 제 2 감지 신호(DET1)가 하이값을 갖고 상기 제 3 감지 신호(DET2)가 로우 값을 갖을 경우 상기 제 2 조합 신호(com2)는 하이 값을 갖는다.
상기 제 2 출력 결정부(123-2)는 상기 제 2 조합 신호(com2)가 하이 값을 갖 을 경우 상기 제 2 지연기(Delay2)의 출력 신호를 반전시켜 출력하고 상기 제 2 조합 신호(com2)가 로우 값을 갖을 경우 하이로 일정한 레벨을 출력한다.
상기 제 2 출력 결정부(123-2)는 상기 제 2 조합 신호(com2)와 상기 제 2 지연기(Delay2)의 출력 신호를 입력으로 하는 제 2 낸드 게이트(ND2)를 포함한다.
상기 제 3 출력 지시부(124)는 상기 제 3 감지 신호(DET2)가 하이 값을 갖을 경우 다른 감지 신호(DET0, DET1)는 모두 하이 값을 가지므로 입력에서 제외한다. 따라서 상기 제 3 출력 지시부(124)는 상기 제 3 감지 신호(DET2)에 응답하여 상기 제 3 지연기(Delay3)의 출력 신호를 반전시켜 출력한다. 결국, 상기 제 3 출력 지시부(124)는 상기 제 3 감지 신호(DET2)가 하이 레벨일 경우 상기 제 3 지연기(Delay3)의 출력 신호를 반전시켜 출력하고 상기 제 3 감지 신호(DET2)가 로우 값을 갖을 경우 하이로 일정한 레벨의 신호를 출력한다.
상기 제 3 출력 지시부(124)는 상기 제 3 감지 신호(DET2)와 상기 제 3 지연기(Delay3)의 출력 신호를 입력 받는 제 3 낸드 게이트(ND3)를 포함한다.
상기 신호 조합부(125)는 상기 제 1 내지 제 3 출력 지시부(122, 123, 124)의 출력 신호를 입력으로 하는 제 4 낸드 게이트(ND4)를 포함한다. 예를 들어 상기 제 1 출력 지시부(122)가 상기 제 1 지연기(Delay1)의 출력 신호를 반전시켜 출력하고 다른 출력 지시부(123, 124)는 하이 값을 출력할 경우 상기 신호 조합부(125)는 상기 제 1 출력 지시부(122)의 출력 신호를 반전시켜 출력한다.
상기 출력 선택부(126)는 상기 선택부(121)의 출력 신호가 하이일 경우 즉, 모든 감지 신호(DET<0:2>)가 로우 레벨일 경우 상기 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로서 출력하는 제 1 스위칭 소자(즉 제 1 패스 게이트(PG1)), 상기 선택부(121)의 출력 신호가 로우일 경우 즉, 상기 제 1 내지 제 3 감지 신호(DET<0:2>) 중 어느 하나의 신호라도 하이 값을 가지면 상기 지연 클럭 생성부(129)의 출력 신호를 상기 지연 클럭(CLK_D)으로서 출력하는 제 2 스위칭 소자(즉, 제 2 패스 게이트(PG2))를 포함한다.
이와 같은 본 발명의 데이터 출력 회로는 외부 전압(VDD) 레벨이 가장 낮을 경우 즉, 제 1 내지 제 3 감지 신호(DET<0:2>) 레벨이 모두 로우일 경우 데이터 클럭(CLK_data)을 그대로 지연 클럭(CLK_D)으로서 출력하여 데이터(DATA)를 상기 지연 클럭(CLK_D)에 동기시켜 출력한다. 또한 외부 전압(VDD) 레벨이 가장 높을 경우 즉, 상기 제 3 감지 신호(DET2) 레벨이 하이일 경우 제 1 지연기(Delay1), 제 2 지연기(Delay2), 제 3 지연기(Delay3)를 모두 통과한 즉, 제일 많은 지연 시간으로 지연시킨 상기 데이터 클럭(CLK_data)을 상기 지연 클럭(CLK_D)으로서 출력한다.
결국, 외부 전압(VDD) 레벨이 높아지거나 낮아지거나 함에 따라 상기 데이터 클럭(CLK_data)의 출력 타이밍을 조절함으로써 데이터(DATA)의 출력 타이밍을 조절할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구 범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 외부 전압의 레벨 변화에 따라 데이터의 출력 타이밍을 제어함으로써 안정적인 데이터를 출력하여 반도체 메모리 장치의 신뢰성을 높이는 효과가 있다.

Claims (18)

  1. 데이터 클럭을 생성하는 데이터 클럭 생성 수단;
    상기 데이터 클럭을 입력 받고 외부 전압 레벨을 감지하여 복수개의 감지 신호를 생성하며, 상기 복수개의 감지 신호 조합에 따라 상기 데이터 클럭을 지연시켜 지연 클럭으로서 출력하는 지연 클럭 생성 수단; 및
    상기 지연 클럭에 동기시킨 데이터를 출력 데이터로서 출력하는 클럭 동기 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 지연 클럭 생성 수단은
    상기 외부 전압 레벨을 감지하여 상기 복수개의 감지 신호를 생성하는 전압 감지부, 및
    상기 복수개의 감지 신호를 입력 받아 상기 데이터 클럭을 지연시켜 상기 지연 클럭으로서 출력하는 클럭 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 전압 감지부는
    복수개의 분배 전압을 생성하는 전압 분배부, 및
    상기 복수개의 분배 전압 각각의 레벨에 응답하여 상기 복수개의 감지 신호를 생성하는 감지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 전압 분배부는
    복수개의 저항 소자가 외부 전원단과 접지단 사이에 연결되어 저항 소자와 저항 소자가 연결된 노드에서 상기 복수개의 분배 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 3 항에 있어서,
    상기 감지 신호 생성부는
    상기 복수개의 분배 전압 중 하나의 분배 전압에 응답하여 하나의 감지 신호를 생성하는 신호 생성부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 신호 생성부는
    입력되는 분배 전압 레벨이 트랜지스터의 문턱 전압 레벨보다 높아지면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출 력 회로.
  7. 제 6 항에 있어서,
    상기 신호 생성부는
    게이트단에 상기 신호 생성부에 입력되는 분배 전압을 인가 받고 소오스단에 외부 전압을 인가 받는 제 1 트랜지스터,
    게이트단에 상기 신호 생성부에 입력되는 분배 전압을 인가 받고 소오스단에 접지단이 연결되며 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결된 제 2 트랜지스터,
    입력단에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드가 연결되며 출력단이 상기 감지 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 2 항에 있어서,
    상기 클럭 지연부는
    상기 복수개의 감지 신호에 응답하여 상기 데이터 클럭을 상기 지연 클럭으로서 출력시키기 위한 선택부,
    상기 복수개의 감지 신호에 응답하여 지연값을 결정하고 결정된 지연값에 따라 상기 데이터 클럭을 지연시켜 상기 지연 클럭으로서 출력시키기 위한 지연 클럭 생성부, 및
    상기 선택부의 출력 신호에 응답하여 상기 데이터 클럭을 상기 지연 클럭으로서 출력하거나 상기 지연 클럭 생성부의 출력 신호를 상기 지연 클럭으로서 출력하는 출력 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 선택부는
    상기 복수개의 감지 신호를 입력으로 하는 노어 게이트인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 8 항에 있어서,
    상기 지연 클럭 생성부는
    복수개의 지연기가 직렬로 연결되며 첫번째 지연기는 상기 데이터 클럭을 입력 받는 딜레이 체인,
    상기 복수개의 지연기의 각 출력 신호를 상기 복수개의 감지 신호에 응답하여 선택적으로 출력하는 지연 결정부, 및
    상기 지연 결정부의 출력 신호를 입력으로 하여 상기 지연 클럭으로서 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 지연 결정부는
    상기 복수개의 지연기 중 해당하는 하나의 지연기의 출력 신호를 입력으로 하고 상기 복수개의 감지 신호의 조합에 응답하여 입력된 지연기의 출력 신호를 출력하는 출력 지시부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 11 항에 있어서,
    상기 출력 지시부는
    상기 복수개의 감지 신호의 조합이 상기 출력 지시부에 해당하는 경우 상기 입력된 지연기의 출력 신호를 출력하고 해당하지 않는 경우 일정한 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 12 항에 있어서,
    상기 출력 지시부는
    상기 복수개의 감지 신호의 조합에 응답하여 조합 신호를 생성하는 감지 신호 조합부, 및
    상기 조합 신호에 응답하여 상기 입력된 지연기의 출력 펄스를 출력하거나 상기 일정한 레벨의 신호를 출력하는 출력 결정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 감지 신호 조합부는
    상기 복수개의 감지 신호의 조합이 상기 감지 신호 조합부에 해당하는 경우 상기 조합 신호를 인에이블 시키고 해당하지 않는 경우 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 감지 신호 조합부는
    상기 복수개의 감지 신호의 조합을 입력 받는 노어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제 13 항에 있어서,
    상기 출력 결정부는
    상기 복수개의 지연기중 해당하는 지연기의 출력 신호와 상기 조합 신호를 입력으로 하는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제 10 항에 있어서,
    상기 신호 조합부는
    상기 지연 결정부의 출력 신호를 입력으로 하고 상기 복수개의 감지 신호에 응답하여 선택되어진 지연기의 출력 신호를 출력하는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  18. 제 8 항에 있어서,
    상기 출력 선택부는
    상기 선택부의 출력 신호에 응답하여 상기 데이터 클럭을 상기 지연 클럭으로서 출력하는 제 1 스위칭 소자,
    상기 선택부의 출력 신호에 응답하여 상기 지연 클럭 생성부의 출력 신호를 상기 지연 클럭으로서 출력하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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