KR100513806B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 패키지까지 된 상태에서 고전압을 인가하지 않고도 모사딜레이의 지연시간을 조정할 수 있는 지연고정루프를 구비하는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명의 지연고정루프를 구비하는 동기형 반도체 장치에 있어서, 실제 내부 회로의 지연시간을 모사하기 위한 모사딜레이 상기 모사딜레이에서 모사된 지연시간을 제어하기 위한 안티퓨즈 회로부; 및 상기 안티퓨즈 회로부에 고전압을 인가하기 위한 고전압 발생기를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{Semiconductor Device}
본 발명은 고속 동작용 동기형 반도체 장치에 관한 것으로, 특히 패키지 한 상태에서 위상 옵셋을 조정할 수 있는 지연고정루프를 구비하는 반도체 장치에 관한 것이다.
외부 클럭에 동기되어 동작하는 동기형 반도체 장치들은 클럭 버퍼와 클럭 드라이버를 이용하여 내부 클럭을 발생하기 때문에 통상적으로 내부 클럭은 외부 클럭에 비해 일정 시간 지연되고, 이로 인하여 반도체 장치의 동작 성능을 저하된다. 즉, 반도체 장치의 데이터의 액세스 시간(tAC)은 칩내부의 클럭버퍼등으로 인한 소정의 지연시간만큼 증가되는 문제점을 가지고 있다. 따라서 칩내부에 외부 클럭에 동기시키는 내부클럭 발생 회로를 구비하게 되는데, 이 때 사용하는 회로가 지연 고정 루프(DLL;Delay Locked Loop)이다.
도1은 통상적인 지연고정루프의 블록 구성도이다.
도1을 참조하여 살펴보면, 지연고정루프는 외부 클럭이 입력되는 클럭 버퍼(10)와, 클럭버퍼(10)의 출력을 소정의 시간동안 지연시키는 전압제어 딜레이 라인(Voltage controlled delay line)(20)과, 전압제어 딜레이 라인(VCDL)(20)의 출력에 따라 디램코어에서 출력되는 데이터를 외부로 출력하는 데이터 출력버퍼(80)와, 전압제어 딜레이 라인(VCDL)(20)의 출력을 입력받아 데이터 스트로브 신호로 출력하는 데이터 스트로브 신호 출력버퍼(70)와, 클럭버퍼(10)와 데이터 출력버퍼(80)의 지연시간을 모니터하는 모사 딜레이(replica delay)(40)와, 모사딜레이(40)의 출력과 클럭 버퍼(10)의 출력을 입력 받아서 위상을 비교하는 위상 검출기(30)와, 위상 검출기(30)의 출력에 따라 전압제어 딜레이 라인(VCDL)(20)의 딜레이 정도를 조절하는 차지펌프(50) 및 루프 필터(60)로 구성되어 있다. 여기서 데이터 출력버퍼(80)와 스트로브 신호 출력버퍼(70)의 딜레이는 같도록 구성된다.
이하 도1을 참조하여 전술한 지연고정루프의 동작을 살펴본다.
먼저 외부의 클럭(ext_clk)은 클럭 버퍼(10)에서 버퍼링되고 전압제어 딜레이 라인(VCDL)(20)과 모사딜레이(40)를 거처 위상 검출기(30)로 입력된다. 위상검출기(30)에서는 클럭버퍼(10)의 출력과 모사딜레이(40)를 거친 출력을 비교하고 여기서 비교한 결과값에 따라 차지펌프(50)와 루프필터(60)에서 전압제어 딜레이 라인(VCDL)(20)의 지연값을 조정한다. 상기의 과정을 반복해서 위상검출기(30)의 두 입력값이 위상 락킹(locking)되도록 하고, 위상 락킹이 된 후에 전압제어 딜레이 라인(VCDL)(20)에서 출력되는 클럭값을 외부클럭과 동기된 내부 클럭으로 사용한다. 이후 데이터 출력버퍼(80)에서 동기된 내부클럭에 따라 데이터를 출력한다.
그런데 내부클럭이 동기되는 과정을 살펴보면, 외부 클럭 신호(Ext_clk)와 위상이 일치되는 내부 클럭 신호를 발생시키기 위해서 클럭버퍼(10)와 데이터 출력버퍼(80) 때문에 생기는 지연시간만큼 위상이 앞선 클럭을 발생시키고 이후에 후단에 접속된 데이터 출력버퍼(80)를 거치게 되면서 외부 클럭 신호(ext_clk)에 동기된 내부 클럭 신호를 발생시키게 되는 것이다. 이를 위해서 모사딜레이(20)은 클럭 버퍼(10)에서의 딜레이 시간(Ta)과 데이터 출력 버퍼(40)에서의 딜레이 시간(Td)과 같은 딜레이를 가지도록 구성된다.
그러나 모사 딜레이(20)가 가지는 지연 시간(tAC=Ta+Td)을 클럭 버퍼(10)에서의 딜레이 시간(Ta)과 데이터 출력 버퍼(40)에서의 딜레이 시간(Td)에 정확히 일치되도록 만드는 것이 PVT(Process, Voltage, Temperature)등의 공정환경과 패키지등의 문제로 실제로는 거의 불가능하기 때문에, 위상락 이후에도 내부클럭은 외부클럭에 정확히 동기되지 않고 일정한 옵셋을 가지게 된다.
도2는 도1의 지연고정루프에서 생기는 옵셋을 나타내는 클럭도이다.
도2를 참조하여 살펴보면, 위상락 이후에도 외부클럭과 일정한 옵셋을 가지며 내부클럭이 출력되는 것을 볼 수 있는데, 이를 통상적으로 클럭 스큐(Skew)라 하고, 보다 상세한 도시가 'A' 부분에 나와 있다. 전술한 바와 같이 클럭 스큐는 클럭버퍼(10) 및 데이터출력버퍼(80)와, 모사딜레이(40)가 모사한 클럭버퍼 및 데이터출력버퍼와의 미스매치로 인하여 주로 생기고, 패키지나 다른 공정상의 환경으로도 생길 수 있다. 따라서 메모리 장치가 제조되고 난 후 지연고정루프에서 출력되는 내부클럭이 외부클럭에 정확히 동기되도록 조정하는 과정이 필요하며, 통상적으로 웨이퍼상에서 모사딜레이의 지연시간을 조정하는 방법과 패키지 후에 모사딜레이의 지연시간을 조정하는 방법이 있다.
도3a은 웨이퍼상에서 지연고정루프에 구비된 모사딜레이(40)의 지연시간을 조정하는 방법을 도시한 도면이다.
도3a를 참조하여 살펴보면, 웨이퍼 레벨상에서 모사딜레이(40)의 지연시간을 조정 할 경우에는 퓨즈부(41)를 모사 딜레이(40)에 구비하여 지연고정루프가 위상락킹된 후의 외부클러에 동기된 내부클럭의 위상 옵셋을 측정하고, 측정된 위상옵셋값 만큼의 퓨즈를 레이저로 블로윙(Blowing)한다. 이 경우에는 퓨즈(41)의 블로윙 여부를 조절하기 위한 고가의 레이저 장비가 요구되며, 또한 웨이퍼 레벨상에서의 위상 옵셋을 최소화시켜 외부 클럭 신호과 내부클럭 사이의 위상 동기를 실현한다 할지라도, 패키지후에 다시 동작특성이 달라질 수 있는 문제점을 가지고 있다.
도3b은 패키지가 끝난 상태에서 지연고정루프에 구비된 모사딜레이(40)의 지연시간을 조정하는 방법을 도시한 도면이다.
도3b을 참조하여 살펴보면, 패키지까지 한 상태에서 모사딜레이(40)의 지연시간을 조정하는 경우에는 모사딜레이(40)에 안티퓨즈(41)를 구비하고, 측정된 차이값만큼 안티퓨즈(41)를 단락시킨다. 이 때에는 외부에서 특정한 입력핀에 고전압을 인가하여 안티퓨즈(41)의 절연체를 파괴하여 단락시키게 된다. 이 경우에는 웨이퍼 상태에서의 지연시간 조정에서 요구되던 고가의 레이저 장비는 불필요하고, 패키지까지 한 상태에서 조정하기 때문에 실제 동작시와 오차를 최대한 줄일 수 있다.
그러나 고전압 인가를 위한 별도의 전용핀이 사용되면서, 한정된 핀중에서 실제로 동작하는데 필요하지 않고 지연시간 조정을 위하여 전용핀이 사용되는 것은 부적합하고, 패키지까지 된 상태에서 외부에서 고전압을 인가하는 것은 다른 소자들의 신뢰성에 크게 영향을 줄 수 있다.
본 발명은 패키지까지 된 상태에서 고전압을 인가하지 않고도 모사딜레이의 지연시간을 조정할 수 있는 지연고정루프를 구비하는 반도체 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해, 본 발명의 지연고정루프를 구비하는 동기형 반도체 장치에 있어서, 실제 내부 회로의 지연시간을 모사하기 위한 모사딜레이 상기 모사딜레이에서 모사된 지연시간을 제어하기 위한 안티퓨즈 회로부; 및 상기 안티퓨즈 회로부에 고전압을 인가하기 위한 고전압 발생기를 포함하는 반도체 장치를 제공한다.
본 발명은 지연고정루프가 위상 락킹한 상태 이후에도 외부클럭와 내부클럭의 위상간에 서로 일치하지 않아 생기는 옵셋을 조정하는데 있어서, 지연고정루프에 고전압발생기와 안티퓨즈 회로부를 구비하고 안티퓨즈의 단락을 제어하여 지연고정루프에 구비된 모사딜레이의 딜레이를 조정하는 것에 관한 것이다. 상기의 과정은 칩을 패키지 한 상태에서 별도의 외부 고전압 핀을 사용하지 않고 내부적으로 발생된 고전압을 이용하여 모사딜레이의 지연시간을 조정하기 때문에 실제 동기형 메모리 소자의 오차를 최대한 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 일 실시예에 따른 지연고정루프의 블록 구성도이다.
도4을 참조하여 설명하면, 지연고정루프는 외부 클럭이 입력되는 클럭 버퍼(800)와, 클럭버퍼(800)의 출력을 소정의 시간동안 지연시키는 전압제어 딜레이 라인(VCDL)(700)과, 외부클럭에 동기된 내부클럭에 따라 디램코어에서 출력되는 데이터를 외부로 출력시키는 데이터 출력버퍼(900)와, 전압제어 딜레이 라인(VCDL)(700)의 출력을 입력받아 데이터 스트로브 신호로 출력하는 데이터 스트로브 신호 출력버퍼(1000)와, 클럭버퍼(800) 및 데이터 출력버퍼(900)의 지연시간을 모사하고 제어신호(fd1,..,fdn, bd1,..,bdn)에 따라 지연시간이 조정가능한 모사 딜레이(replica delay)(100)와, 모사딜레이(100)의 출력과 클럭 버퍼(800)의 출력을 입력 받아서 위상을 비교하는 위상 검출기(400)와, 위상 검출기(400)의 출력에 따라 전압제어 딜레이 라인(VCDL)(700)의 딜레이 정도를 조절하는 차지펌프(500) 및 루프 필터(600)와, 모사딜레이(100)가 가지는 옵셋을 조정하기 위해 외부에서 다수의 어드레스 신호(A1,A2,...,An)를 입력받아 다수의 제어신호(fd1,..,fdn, bd1,..,bdn)를 출력하는 안티퓨즈 회로부(200)와, 안티퓨즈 회로부(200)로 고전압을 인가하는 고전압 발생기(300)로 구성되어 있다. 또한 도4에는 패키지 후 모사딜레이(100)의 옵셋을 측정하기 위한 테스트 장비(1200)가 함께 도시되어 있다.
도5는 도4의 안티 퓨즈 회로부(200)에서, 어드레스(A1)에 입력되는 신호에 따라 제어신호(fd1,bd1)을 발생시키는 회로를 나타내는 도면이다.
도5를 참조하여 살펴보면, 제어신호(fd1,bd1)을 발생시키는 회로는 모사딜레이(100)의 지연시간을 증가시키기 위한 제1 제어신호(fd1)를 출력하는 제1 제어신호 생성부(210)와, 모사딜레이(100)의 지연시간을 감소시키기 위한 제2 제어신호(bd1)를 출력하는 제2 제어신호 생성부(220)로 구성된다.
제1 제어신호 생성부(210)은 외부에서 어드레스(A1)에 입력되는 신호를 받아 안티퓨즈 사용여부를 결정하는 선택신호를 출력하는 제1 안티퓨즈 선택부(211)와, 제1 안티퓨즈 선택부(211)의 출력에 따라 안티퓨즈를 절연 또는 단락시키는 제1 안티퓨즈부(212)와, 제1 안티퓨즈부(212)의 신호를 래치하여 모사딜레이(100)의 제어신호(fd1)로 출력하는 제1 출력부(213)로 이루어진다.
제1 안티퓨즈 선택부(211)는 칩 외부에서 어드레스(A1)에 입력되는 신호와 옵셋 조정 인에이블 신호(PGM)와 모사딜레이(100)의 옵셋이 증가 또는 감소를 되는지를 선택하는 선택제어신호(LSRS)를 입력받는 3입력 제1 낸드게이트(Nand1)와, 어드레스 신호(A1)에 입력된 신호를 반전한 신호와 옵셋 조정 인에이블 신호(PGM)와 선택제어신호(LSRS)를 입력받는 제2 낸드게이트(Nand2)와, 게이트로 제1 낸드게이트(Nand1)의 출력을 입력받으며 전압전원과 노드(N1)를 연결하는 제1 피채널 모스 트랜지스터(MP1)와, 게이트로 반전된 제2 낸드게이트(Nand2)의 출력을 입력받으며 접지전원과 노드(N1)를 연결하는 제1 앤채널 모스 트랜지스터(MN1)로 구성된다.
제1 안티퓨즈부(212)는 게이트로 리셋신호를 입력받으며 전원전압과 노드(N1)를 연결하는 제2 피채널 모스 트랜지스터(MP2)와, 게이트가 접지전원과 연결되며 노드(N1)와 제1 퓨즈(fuse1)를 연결하는 제3 피채널 모스 트랜지스터(MP3)와, 일측으로 고전압을 인가받고 타측으로는 제3 피채널 모스 트랜지스트(MP3)와 연결되는 제1 퓨즈(fuse1)로 구성된다. 제1 출력부(213)는 노드(N1)의 전압을 래치하는 제1,2 인버터(I1,I2)와, 제1 인버터(I1)의 출력을 반전하여 출력하는 제3 인버터(I3)로 구성된다.
또한, 제2 제어신호 생성부(220)은 외부에서 어드레스(A1)에 입력된 신호를 받아 안티퓨즈 사용여부를 결정하는 선택신호를 출력하는 제2 안티퓨즈 선택부(221)와, 제2 안티퓨즈 선택부(221)의 출력에 따라 안티퓨즈를 절연 또는 단락시키는 제2 안티퓨즈부(222)와, 제2 안티퓨즈부(221)의 신호를 래치하여 모사딜레이(100)의 제어신호(bd1)로 출력하는 제2 출력부(223)로 이루어진다.
제2 안티퓨즈 선택부(221)는 칩외부에서 어드레스(A1)에 입력되는 신호와 옵셋 조정 인에이블 신호(PGM)와 반전된 선택제어신호(LSRS)를 입력받는 제3 낸드게이트(Nand3)와, 어드레스(A1)에 입력된 신호를 반전한 신호와 옵셋 조정 인에이블 신호(PGM)와 반전된 선택신호(LSRS)를 입력받는 제4 낸드게이트(Nand4)와, 게이트로 제3 낸드게이트(Nand3)의 출력을 입력받으며 전압전원과 노드(N2)를 연결하는 제4 피채널 모스 트랜지스터(MP4)와, 게이트로 반전된 제4 낸드게이트(Nand4)의 출력을 입력받으며 접지전원과 노드(N2)를 연결하는 제2 앤채널 모스 트랜지스터(MN2)로 구성된다.
제2 안티퓨즈부(222)는 게이트로 리셋신호를 입력받으며 전압전원과 노드(N2)을 연결하는 제5 피채널 모스 트랜지스터(MP5)와, 게이트가 접지전원과 연결되며 노드(N1)와 제2 퓨즈(fuse2)를 연결하는 제5 피채널 모스 트랜지스터(MP5)와, 일측으로 고전압을 인가받고 타측으로는 제5 피채널 모스 트랜지스트(MP5)와 연결되는 제2 퓨즈(fuse2)로 구성된다. 제2 출력부(223)는 노드(N2)의 전압을 래치하는 제4,5 인버터(I4,I5)와, 제4 인버터(I4)의 출력을 반전하여 출력하는 제6 인버터(I6)로 구성된다.
도6은 도4의 모사딜레이(100)를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 모사딜레이(100)는 클럭버퍼(800)를 모사하기 위한 클럭 버퍼 모사부(101)와, 데이터 출력버퍼(900)를 모사하기 위한 출력 버퍼 모사부(102)와, 출력버퍼 모사부(102)의 출력을 입력받으며 직렬로 연결되는 다수개의 인버터(IN1, IN2, IN3,...)와, 다수의 제1 제어신호(bd[1],bd[2],..)에 따라 모사 딜레이(100)의 지연을 증가시키는 다수개의 제1 단위지연부(111,112,...)와, 다수의 제2 제어신호(fd[1],fd[2],..)에 따라 모사 딜레이(100)의 지연을 감소시키는 다수개의 제2 단위지연부(121,122,...)로 구성된다.
제1 단위지연부(111)는 제1 단위지연시간의 크기에 따라 정해지는 제1 단위지연 커패시터(Cd)와, 제1 제어신호(fd1)에 따라 커패시터(Cd)와 노드(Nod1)를 연결시키는 트랜스미션 게이트(TG1)로 이루어진다. 제2 단위지연부(121)는 제2 단위지연시간의 크기에 따라 정해지는 제2 단위지연 커패시터(Cd')와, 제2 제어신호(bd1)에 따라 제2 단위지연 커패시터(Cd)와 노드(Nod1)를 연결시키는 트랜스미션 게이트(TG4)로 구성된다.
이하 도4 내지 도6를 참조하여, 패키지후에 지연고정루프에 구비된 모사딜레이(100)의 지연시간을 조정하는 동작에 대하여 자세히 설명한다.
먼저 패키지까지 끝난 상태에서 다수의 어드레스 입력부(A1,A2,...,An)가 안티 퓨즈 회로부(200)와 연결되도록 옵셋조정 인에이블 신호(PGM)를 인에이블시키고, 안티뷰즈 회로부(200)에 리셋 신호를 인가한다. 한편, 다수의 어드레스 입력부(A1,A2,...,An)는 메모리 소자에서 어드레스 입력을 위해 구비된 다수의 어드레스 입력핀을 모사딜레이(100)의 지연시간 조정시에만 일시적으로 이용하는 것이다.
다음으로 지연고정루프를 동작시켜 위상락킹 상태가 되도록 한 다음, 외부 클럭과 내부클럭과 위상 옵셋을 측정한다. 측정된 위상 옵셋에 따라 다수의 어드레스 핀을 통해 특정한 디지털 신호값을 인가시킨다. 안티퓨즈 회로부(200)에서 입력된 특정한 디지털 신호값에 따라 제1,2 제어신호(fd1,..,fdn,bd1,..,bdn)를 생성하여 모사딜레이(200)로 출력하고, 모사딜레이(100)에서는 입력된 제1,2 제어신호(fd1,..,fdn,bd1,..,bdn)에 따라서 일정한 지연시간이 가감된 신호를 위상검출기로 출력한다.
일 예로 제1,2 제어신호(bd1,fd1)가 발생되는 과정을 살펴본다.
옵셋조정 인에이블 신호(PGM)와 반전된 선택제어신호(LSRS)가 '하이'로 입력된 상태에서 어드레스(A1)가 '하이'로 입력되면, 제1 낸드게이트(Nand1)의 출력은 '로우'로, 제2 낸드게이트(Nand2)의 출력은 '하이'로 되어, 제1 피채널 모스 트랜지스터(MP1)가 턴온 되어 노드(N1)가 '하이'로 되고, 이후 제1 출력부(213)에 의해 '하이'로 된 제1 제어신호(fd1)가 모사딜레이에 출력된다. 계속해서 '하이'로 된 제1 제어신호(fd1)에 의해 제1 단위지연부(111)의 트랜스미션 게이트(TG1)가 턴온되고, 이로 인하여 제1 단위지연 커패시터(Cd)가 노드(Nod1)와 연결되고 제1 단위지연시간만큼 모사딜레이의 지연시간이 증가된다.
한편, 이 때에 선택제어신호(LSRS)를 로우로 변화시키면 제3 낸드게이트(Nand3)가 로우로 출력되어 제4 피채널 모스 트랜지스터(MP4)가 턴 온 되어 노드(N2)가 '하이'로 되고, 제2 출력부(223)에 의해 제2 제어신호(bd1)가 로우로 되어 모사딜레이(100)로 입력된다. 로우로 입력되는 제2 제어신호(bd1)에 의해 제2 단위지연부(121)의 커패시터(Cd')가 노드(Nod1)와의 연결이 끊어 모사딜레이(100)의 지연시간을 감소시키게 된다.
계속해서 외부클럭과 내부클럭의 위상 옵셋을 다시 측정하고, 측정된 위상 옵셋에 따라 디지털 신호값을 어드레스(A1,A2,...,An) 핀으로 다시 입력시킨다. 상기의 과정을 반복하여 외부클럭과 내부클럭의 위상옵셋이 최소화 되는 특정 디지털 신호값을 찾아낸다.
이후 찾아낸 특정 디지털 신호값이 어드레스(A1,A2,...,An) 핀에 인가된 상태에서 지연고정루프에 구비된 고전압 발생기(300)의 인에이블 신호(voltage_en)를 인에이블 시키면, 안티퓨즈 회로부(200)로 고전압이 인가되고, 다수의 제어신호(fd1,..,fdn,bd1,..,bdn) 생성부(210, 220,...) 중에서 디지털 신호값이 인가된 제어신호 생성부(210, 220,...)의 안티퓨즈가 단락된다. 이후 고전압 발생기(300)의 인에이블 신호(voltage_en)가 오프되면 안티퓨즈는 접지로 연결된다.
본 실시예에서 제1 단위지연부(111,112,..)는 모사딜레이의 지연시간을 증가시키고, 제2 단위지연부(121,122,...)는 모사딜레이의 지연시간을 감소시키는 역할을 하는 것으로 구성되었으나, 제1,2 단위지연부 모두를 단위지연부를 증가시키도록 구성할 수 도 있고, 제1,2 단위지연부의 커패시터(Cd,Cd') 크기는 메모리 소자의 특성등에 따라 선택한다.
이하에서는 안티퓨즈 회로부(200)의 안티 퓨즈(fuse1,fuse2)가 단락되는 것에 대해 설명한다.
입력신호(A1,LSRS,PGM)에 의해 노드(N1)에 전원전압(예컨대 3.3V)이 유기되고, 이 때 제3 피채널 모스 트랜지스터(MP3)는 이미 턴온되어 있으므로 고전압(예컨대 -5V)을 제1 퓨즈(fuse1)의 일측에 입력하면, 제1 퓨즈의 양단에 약 8V의 전압차가 생겨 제1 퓨즈(fuse1)의 절연체가 파괴되어 퓨즈 양단이 단락된다.
한편 제1 퓨즈(fuse1)의 한쪽 노드에 전원전압이 유기되지 않는다면 제1 퓨즈(fuse1)의 일측으로 고전압을 가하여도 제1 퓨즈(fuse1)의 양단에 걸리는 전압은 -5V 정도로 제1 퓨즈의 유전체는 파괴되지 않는다. 결국, 어드레스 (A1,A2,...,An)의 입력신호에 의해 퓨즈의 한쪽 노드에 전원전압이 유기되는 퓨즈는 파괴되고, 접지전원이 유기되는 퓨즈는 파괴되지 않는다.
결국, 상기의 동작에 따라 지연고정루프이 지연시간을 조절하여 외부클럭과 정확하게 동기되어 위상 옵셋이 거의 제거된 상태의 내부클럭을 얻을 수 있다. 따라서, 별도의 외부 전용핀 없이 통상적인 어드레스 핀을 사용하고, 고가의 레이저 장비 없이도 모사딜레이의 지연시간의 조정이 가능해져 보다 효율적으로 지연고정루프의 위상옵셋을 최소화 할 수 있다.
또한 본 발명은 패키지화된 상태에서 뿐만 아니라, 모듈(module) 마운팅(mounting)된 상태에서 지연고정루프에 구비된 모사딜레이의 지연시간을 조정할 수 있다.
또한 본 발명은 레지스터 지연고정루프에 사용되는 모사딜레이의 모사된 지연시간값을 조정하는데 사용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서, 지연고정루프에 구비된 모사딜레이의 지연시간을 패키지 후에 안정적이고 효율적으로 조정함으로서 동기형 반도체 소자의 성능을 향상시킬 수 있다.
도1은 지연고정루프의 블록 구성도.
도2는 도1의 지연고정루프에서 생기는 옵셋을 나타내는 신호 파형도.
도3a 및 도3b는 지연고정루프의 모사딜레이의 지연시간 조정방법을 나타내는 블록 구성도.
도4는 본 발명의 바람직한 일 실시예에 따른 지연고정루프의 블록 구성도.
도5는 도4의 지연고정루프의 안티 퓨즈 회로부를 나타내는 회로도.
도6은 도4의 모사딜레이를 나타내는 회로도.
<도면의 주요부분에 대한 부호의 설명>
100: 모사 딜레이
200: 안티퓨즈 회로부
300: 고전압 발생기
400: 위상검출기
500: 차지 펌프
600: 루프 필터
700: 전압제어 딜레이 라인(VCDL)

Claims (19)

  1. 지연고정루프를 구비하는 동기형 반도체 장치에 있어서,
    실제 내부 회로의 지연시간을 모사하기 위한 모사딜레이;
    상기 모사딜레이에서 모사된 지연시간을 제어하기 위한 안티퓨즈 회로부; 및
    상기 안티퓨즈 회로부에 고전압을 인가하기 위한 고전압 발생기
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 안티퓨즈 회로부는,
    상기 모사된 지연시간을 증가시키기 위해 상기 모사딜레이로 제1 제어신호를 출력하는 제1 제어신호 생성부; 및
    상기 모사된 지연시간을 감소시키기 위해 상기 모사딜레이로 제2 제어신호를 출력하는 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 제어신호 생성부는,
    어드레스핀을 통해 입력되는 옵셋조정신호와, 옵셋 조정 모드를 위한 인에이블 신호와, 상기 모사된 지연시간의 증가 또는 감소를 결정하는 선택신호의 조합에 따라 안티퓨즈의 단락여부를 결정하는 신호를 출력하는 안티퓨즈 선택부;
    상기 안티퓨즈 선택부의 출력에 따라 상기 안티퓨즈를 절연 또는 단락시키는 안티퓨즈부; 및
    상기 안티퓨즈부의 출력신호를 래치하여 상기 제1 제어신호로 모사 출력하는 래치부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 안티퓨즈 선택부는,
    상기 옵셋조정신호, 상기 인에이블 신호, 상기 선택신호를 입력받는 제1 낸드게이트;
    반전된 상기 옵셋조정신호, 상기 인에이블 신호 및 상기 선택신호를 입력받는 제2 낸드게이트;
    상기 제1 낸드게이트의 출력에 따라 전원전압을 출력단으로 스위칭하는 제1 스위치수단; 및
    상기 제2 낸드게이트의 출력에 따라 접지전원을 상기 출력단으로 스위칭하는 제2 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 안티퓨즈부는,
    리셋신호에 따라 전압전원을 상기 안티퓨즈 선택부의 출력단으로 연결하는 제3 스위치 수단; 및
    일측으로 상기 고전압발생기에서 출력되는 고전압을 인가받고 타측은 상기 안티퓨즈 선택부의 출력단에 연결되며 양단에 소정의 전압차가 생기면 단락되는 안티퓨즈를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 래치부는,
    상기 안티퓨즈 선택부의 출력단 전압을 래치하기 위해,
    상기 출력단의 전압을 입력받는 제4 인버터와, 상기 제4 인버터의 입력과 출력에 각각 출력과 입력이 접속되는 제5 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 모사 딜레이는,
    상기 외부의 입력클럭을 입력받는 클럭버퍼를 모사하는 클럭버퍼 모사부;
    상기 클럭버퍼 모사부의 출력을 입력바다 데이터 출력 버퍼를 모사하는 데이터 출력 버퍼 모사부;
    상기 데이터 출력 버퍼 모사부의 출력을 버퍼링하기 위한 직렬연결된 다수의 버퍼링 수단;
    상기 제1 제어신호를 입력받아 제1 단위시간만큼 상기 모사딜레이의 출력을 지연시키며, 다수의 상기 버퍼링 수단 출력에 각각 연결된 다수의 제1 단위시간 지연부; 및
    상기 제2 제어신호를 입력받아 제2 단위시간만큼 상기 모사딜레이의 출력을 선행시키며, 다수의 상기 버퍼링 수단 출력에 각각 연결된 다수의 제2 단위시간 지연부를 구비하는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 제1 단위지연부는,
    상기 제1 단위시간 만큼을 지연시킬 수 있는 제1 커패시터; 및
    상기 제1 제어신호에 따라 상기 제1 커패시터를 상기 다수의 버퍼링 수단의 출력 중 하나와 연결시키는 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치
  9. 제 8 항에 있어서,
    상기 제2 단위지연부는,
    상기 제2 단위시간 만큼을 지연시킬 수 있는 제2 커패시터;
    상기 제2 제어신호에 따라 상기 제2 커패시터를 상기 다수의 버퍼링 수단의 출력 중 하나와 연결시키는 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 외부클럭을 입력 받아 내부 클럭을 생성하기 위한 클럭 버퍼;
    상기 외부클럭과의 동기화를 위하여 내부클럭을 지연 시키기 위한 딜레이 라인;
    상기 딜레이 라인의 출력을 입력받아서 상기 내부클럭을 출력하는 출력버퍼;
    상기 딜레이 라인의 출력을 입력받고, 상기 외부클럭이 내부클럭으로 출력될 때까지 지연시간을 모사하며, 상기 모사된 지연시간을 조정하기 위한 모사 딜레이;
    상기 모사딜레이의 출력과 상기 클럭 버퍼의 출력 위상을 비교하기 위한 위상 검출기;
    상기 위상검출기의 출력을 입력받아 상기 딜레이라인의 지연 시간을 제어하기 위한 차지펌프와 루프필터;
    상기 모사된 지연시간을 조정하기 위한 제어신호를 출력하기 위한 안티퓨즈 회로부; 및
    상기 안티퓨즈 회로부에 고전압을 인가하기 위한 고전압 발생기
    를 구비하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 전하펌프는
    위상비교기의 출력을 입력받아 출력단으로 전하를 공급하고, 상기 루프필터는 전하펌프에서 입력되는 전하에 따라 상기 딜레이 라인의 지연시간을 조정하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 안티퓨즈 회로부는,
    상기 모사된 지연시간을 증가시키기 위해 상기 모사딜레이로 상기 제1 제어신호를 출력하는 제1 제어신호 생성부; 및
    상기 모사된 지연시간을 감소시키기 위해 상기 모사딜레이로 상기 제2 제어신호를 출력하는 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 제어신호 생성부는,
    어드레스핀을 통해 입력되는 옵셋조정신호와, 옵셋 조정 모드를 위한 인에이블 신호와, 상기 모사된 지연시간의 증가 또는 감소를 결정하는 선택신호의 조합에 따라 안티퓨즈의 단락여부를 결정하는 신호를 출력하는 안티퓨즈 선택부;
    상기 안티퓨즈 선택부의 출력에 따라 상기 안티퓨즈를 절연 또는 단락시키는 안티퓨즈부; 및
    상기 안티퓨즈부의 출력신호를 래치하여 상기 제1 제어신호로 모사 출력하는 래치부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 안티퓨즈 선택부는,
    상기 옵셋조정신호, 상기 인에이블 신호, 상기 선택신호를 입력받는 제1 낸드게이트;
    반전된 상기 옵셋조정신호, 상기 인에이블 신호 및 상기 선택신호를 입력받는 제2 낸드게이트;
    상기 제1 낸드게이트의 출력에 따라 전원전압을 출력단으로 스위칭하는 제1 스위치수단; 및
    상기 제2 낸드게이트의 출력에 따라 접지전원을 상기 출력단으로 스위칭하는 제2 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 안티퓨즈부는,
    리셋신호에 따라 전압전원을 상기 안티퓨즈 선택부의 출력단으로 연결하는 제3 스위치 수단; 및
    일측으로 상기 고전압발생기에서 출력되는 고전압을 인가받고 타측은 상기 안티퓨즈 선택부의 출력단에 연결되며 양단에 소정의 전압차가 생기면 단락되는 안티퓨즈를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 래치부는,
    상기 안티퓨즈 선택부의 출력단 전압을 래치하기 위해,
    상기 출력단의 전압을 입력받는 제4 인버터와, 상기 제4 인버터의 입력과 출력에 각각 출력과 입력이 접속되는 제5 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 12 항에 있어서,
    상기 모사 딜레이는,
    상기 외부클럭을 입력받는 클럭버퍼를 모사하는 클럭버퍼 모사부;
    상기 클럭버퍼 모사부의 출력을 입력바다 데이터 출력 버퍼를 모사하는 데이터 출력 버퍼 모사부;
    상기 데이터 출력 버퍼 모사부의 출력을 버퍼링하기 위한 직렬연결된 다수의 버퍼링 수단;
    상기 제1 제어신호를 입력받아 제1 단위시간만큼 상기 모사딜레이의 출력을 지연시키며, 다수의 상기 버퍼링 수단 출력에 각각 연결된 다수의 제1 단위시간 지연부; 및
    상기 제2 제어신호를 입력받아 제2 단위시간만큼 상기 모사딜레이의 출력을 선행시키며, 다수의 상기 버퍼링 수단 출력에 각각 연결된 다수의 제2 단위시간 지연부를 구비하는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 제1 단위지연부는,
    상기 제1 단위시간 만큼을 지연시킬 수 있는 제1 커패시터; 및
    상기 제1 제어신호에 따라 상기 제1 커패시터를 상기 다수의 버퍼링 수단의 출력 중 하나와 연결시키는 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제2 단위지연부는,
    상기 제2 단위시간 만큼을 지연시킬 수 있는 제2 커패시터;
    상기 제2 제어신호에 따라 상기 제2 커패시터를 상기 다수의 버퍼링 수단의 출력 중 하나와 연결시키는 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
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