KR20040043365A - 저주파수의 테스트 장비를 이용하여 웨이퍼 상태에서고주파 동작을 테스트할 수 있는 반도체 메모리 장치 - Google Patents

저주파수의 테스트 장비를 이용하여 웨이퍼 상태에서고주파 동작을 테스트할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

저주파수의 테스트 장비를 이용하여 웨이퍼 상태에서 고주파 동작을 테스트할 수 있는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치는 클럭 발생부와 고주파 동작 확인부를 포함한다. 클럭 발생부는 테스트 장비로부터 외부 클럭 신호와 소정의 위상차를 갖는 다수개의 클럭 신호들을 입력하여 외부 클럭 신호들의 에지마다 발생되는 소정의 펄스로부터 내부 클럭 신호를 발생한다. 고주파 동작 확인부는 내부 클럭 신호에 응답하여 반도체 메모리 장치의 코어 데이터를 비교하여 그 결과를 외부 클럭 신호에 응답하여 출력 데이터로 내보낸다. 따라서, 본 발명의 반도체 메모리 장치에 의하면, 그 내부에 고주파 동작 확인부를 두어 저주파수의 테스터에서 제공되는 클럭 신호에 대하여 내부적으로 고주파 동작을 확인함으로써 웨이퍼 상태에서 고주파 동작을 확인할 수 있기 때문에, 그 불량 여부를 조기에 걸러낼 수 있으므로 생산 단가를 낮출 수 있다.

Description

저주파수의 테스트 장비를 이용하여 웨이퍼 상태에서 고주파 동작을 테스트할 수 있는 반도체 메모리 장치{Semiconductor memory device capable of high frequency wafer testing using low frequency tester}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 웨이퍼 상태에서 반도체 메모리 장치의 고주파수 동작을 저주파수의 테스트 장비를 이용하여 확인할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고속화 경향에 따라 그 동작 주파수가 높아지고 있다.예컨대 고속 SRAM의 경우 그 동작 속도가 3ns 정도된다. 이러한 동작 속도는 일반적으로 고속 SRAM을 패키지한 후에 검증 가능하다. 왜냐하면, 웨이퍼 상태의 SRAM 동작을 테스트하는 테스트 장비가 저주파수로 동작되는 경우가 대부분이고 고주파수로 테스트 가능한 장비의 경우 고가이기 때문에, 고속 SRAM의 실제 동작은 패키지 후에야 검증 가능하다. 패키지 후에 고속 SRAM을 테스트하여 양·불량 여부를 판별하게 되면 웨이퍼 상태에서도 고속 SRAM 동작을 만족하지 못하는 디바이스까지 패키지된 후에 폐기되는 문제가 발생한다. 이에 따라 불량 고속 SRAM의 패키지 비용 발생으로 생산 단가가 높아지는 문제점이 발생한다. 이를 개선하기 위한 방안이 개발되고 있다.
도 1은 종래의 기술로써, 저주파수의 테스트 장비로 고속 동작 테스트 할 수 있는 반도체 메모리 장치를 나타낸다. 이를 참조하면, 웨이퍼 테스트 장비(100)에서 제공되는 외부 클럭 신호(ECLK)가 반도체 메모리 장치(120) 내부의 오실레이터(122)로 제공된다. 오실레이터(122)는 저주파수의 외부 클럭 신호(ECLK)를 입력하여 고주파수의 내부 클럭 신호(ICLK)를 발생시켜 반도체 메모리 장치(120)를 동작시킨다. 그런데, 반도체 메모리 장치(120)에 내장된 오실레이터(122)는 반도체 회로의 특성상 공정 변수에 영향을 받아 내부 클럭 신호(ICLK)의 클럭 주파수가 쉽게 변하는 단점이 있다. 그리하여 내부 클럭 신호(ICLK)의 실제 동작 주파수를 측정할 수 없으며 이러한 내부 클럭 신호(ICLK)에 따른 반도체 메모리 장치 동작의 정확한 검증이 어렵다.
따라서, 저주파수의 테스터를 이용하여 웨이터 상태의 반도체 메모리 장치를정확한 클럭 사이클로 테스트하여 비용과 시간을 절감할 수 있는 반도체 메모리 장치가 요구된다.
본 발명은 저주파수의 테스터를 이용하여 웨이퍼 상태에서 고주파수로 동작 테스트 가능한 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 저주파수 테스트 장비로 고속 동작 테스트할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 클럭 발생부를 나타내는 도면이다.
도 4는 도 2의 고주파 동작 확인부를 나타내는 도면이다.
도 5는 도 2의 반도체 메모리 장치의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 테스트 장비로부터 외부 클럭 신호와 소정의 위상차를 갖는 다수개의 클럭 신호들을 입력하여 외부 클럭 신호들의 에지마다 발생되는 소정의 펄스로부터 내부 클럭 신호를 발생하는 클럭 발생부와, 내부 클럭 신호에 응답하여 반도체 메모리 장치의 코어 데이터를 비교하는 고주파 동작 확인부를 포함한다.
바람직하기로, 클럭 발생부는 외부 클럭 신호에 비하여 순차적으로 90° 위상 지연된 제1 내지 제4 외부 클럭 신호들을 입력하여 외부 클럭 신호의 상승 에지마다 펄스를 발생하는 펄스 발생부들과, 펄스 발생부들의 출력을 입력하여 일정 주기를 갖는 내부 클럭 신호로 발생하는 지연 동기 회로 또는 위상 동기 회로를 포함한다. 고주파 동작 확인부는 내부 클럭 신호에 응답하여 코어 데이터를 래치하는 제1 먹스와, 독출되는 복수개의 코어 데이터와 이전의 기입 데이터를 비교하여 그 비교 결과를 출력하는 멀티 데이터 출력 로직부와, 멀티 데이터 출력 로직부의 출력을 지연된 내부 클럭 신호에 응답하여 순차적으로 래치하는 제2 먹스들과, 제2 먹스들의 출력을 서로 비교하는 배타적 논리합 게이트와, 지연된 외부 클럭 신호에응답하여 배타적 논리합 게이트의 출력을 출력 데이터로 래치하는 제3 먹스와, 그리고 테스트 모드 신호의 비활성화에 응답하여 제1 먹스의 출력을 출력 데이터로 내보내는 전송 게이트를 포함한다.
따라서, 본 발명의 반도체 메모리 장치에 의하면, 그 내부에 고주파 동작 확인부를 두어 저주파수의 테스터에서 제공되는 클럭 신호에 대하여 내부적으로 고주파 동작을 확인함으로써 웨이퍼 상태에서 고주파 동작을 확인할 수 있기 때문에, 그 불량 여부를 조기에 걸러낼 수 있으므로 생산 단가를 낮출 수 있다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(200)는 클럭 발생부(210)와 고주파 동작 확인부(220)를 포함한다. 클럭 발생부(210)는 웨이퍼 테스트 장비(100)에서 제공되는 다수개의 외부 클럭 신호들(CLK_EXT0, CLK_EXT1, CLK_EXT2, CLK_EXT3, CLK_EXT)에 응답하여 내부 클럭 신호(ICLK), 지연된 내부 클럭 신호(ICLK_DLY), 그리고 지연된 외부 클럭 신호(ECLK_DLY)를 발생한다. 고주파 동작 확인부(220)는 코어 데이터(CORE_DATA)와 테스트 모드 신호(TEST_MODE)를 수신하고 내부 클럭 신호(ICLK), 지연된 내부 클럭 신호(ICLK_DLY), 그리고 지연된 외부 클럭 신호(ECLK_DLY)에 응답하여 데이터(DQ_DATA)를 출력한다. 클럭 발생부(210)는 도 3에, 그리고 고주파 동작 확인부(220)는 도 4에 구체적으로 도시되어 있다.
도 3을 참조하면, 클럭 발생부(210)는 제1 내지 제4 외부 클럭 신호(CLK_EXT0, CLK_EXT1, CLK_EXT2, CLK_EXT3: 이하 "외부 클럭 신호들"이라고 칭한다)를 입력하는 펄스 발생부들(302, 304, 306, 308, 310)을 포함한다. 제1 내지제4 외부 클럭 신호(CLK_EXT0, CLK_EXT1, CLK_EXT2, CLK_EXT3)는 외부 클럭 신호(CLK_EXT)에 비하여 순차적으로 90°위상 지연된 클럭 신호들이다. 펄스 발생부들(302, 304, 306, 308, 310)은 각 외부 클럭 신호의 상승 에지마다 펄스를 발생한다. 펄스 발생부들(302, 304, 306, 308, 310)의 출력은 노아 게이트들(312, 314)과 낸드 게이트(316)를 통하여 각 외부 클럭 신호들의 상승 에지마다 펄스로 발생되어 지연 동기 회로 또는 위상 동기 회로(DLL 또는 PLL, 320)로 입력된다. 지연 동기 회로 또는 위상 동기 회로(320)는 각 외부 클럭 신호들의 에지 펄스 신호들을 일정 주기를 갖는 펄스 신호가 되도록 조절한다. 지연 동기 회로 또는 위상 동기 회로(320)의 출력은 내부 클럭 신호(ICLK)가 되고, 내부 클럭 신호(ICLK)는 지연부(330)를 통해 지연된 내부 클럭 신호(ICLK_DLY)로 발생된다. 외부 클럭 신호(CLK_EXT)는 펄스 발생부(310)와 지연부(340)를 통해 외부 클럭 신호(CLK_EXT)의 상승 에지마다 펄스로 발생되는 지연된 외부 클럭 신호(ECLK_DLY)를 발생한다.
도 4를 참조하면, 고주파 동작 확인부(220)는 내부 클럭 신호에 응답하여 코어 데이터(CORE_DATA)를 래치하는 먹스(MUX, 402)와 멀티 데이터 출력 로직부(MDQ, 404), 그리고 멀티 데이터 출력 로직부(404)의 출력을 지연된 내부 클럭 신호(ICLK_DLY)에 응답하여 래치하는 먹스들(406, 410, 414, 418)과 먹스들의 출력을 반전하는 인버터들(408, 412, 416, 420)을 포함한다. 각 인버터들(408, 412, 416, 420)의 출력들은 익스클루시브 노아 게이트들(422, 424, 426)을 통해 서로 비교되어 비교 신호들(COMP23, COMP12, COMP01)로 발생된다. 제1 비교 신호(COPM01)는 인버터(430)로 입력되고 제2 및 제3 비교 신호들(COMP12, COMP23)은 낸드 게이트(432)로 입력된다. 인버터(430)의 출력과 낸드 게이트(432)의 출력은 노아 게이트(434)로 입력되고, 노아 게이트(434)의 출력은 지연 외부 클럭 신호(ECLK_DLY)에 응답하는 먹스(436)를 통해 데이터 출력(DQ_DATA)으로 발생된다.
한편, 먹스(402)의 출력은 테스트 모드 신호(TEST_MODE)와 반전된 테스트 모드 신호(/TEST_MODE)에 응답하는 전송 게이트(440)를 통해 데이터 출력(DQ_DATA)으로 발생된다. 전송 게이트(440)는 테스트 모드 일 때에는 차단되고 정상적인 동작 모드일 때에는 동작되어 코어 데이터(CORE_DATA)를 출력 데이터(DQ_DATA)로 내보낸다.
이와 같은 클럭 발생부(210)와 고주파 동작 확인부(220)의 동작은 도 5의 동작 타이밍도를 참조하여 설명된다. 도 5를 참조하면, 외부 클럭 신호(CLK_EXT)와 제1 내지 제4 외부 클럭 신호들(CLK_EXT0, CLK_EXT1, CLK_EXT2, CLK_EXT3)은 90°위상 차이를 갖는다. 클럭 발생부(210)를 통하여 발생되는 내부 클럭 신호(ICLK)는 외부 클럭 신호들의 상승 에지 마다 발생되고 소정의 높은 주파수를 갖는다. 지연된 내부 클럭 신호(ICLK_DLY)도 내부 클럭 신호(ICLK)와 마찬가지로 고주파수로 발생된다. 내부 클럭 신호(ICLK)와 지연된 내부 클럭 신호(ICLK_DLY)는 고주파 동작 확인부(220, 도 4)의 동작 주파수가 된다. 고주파 동작 확인부(220, 도 4)는 내부 클럭 신호(ICLK)와 지연된 내부 클럭 신호(ICLK_DLY)에 응답하여 코어 데이터(CORE_DATA)를 비교하는 데, 메모리 셀에 기입된 데이터와 독출되는 코어 데이터(CORE_DATA)가 일치하면 출력 데이터(DQ_DATA)는 지연된 외부 클럭 신호(ECLK_DLY)에 응답하여 로직 "1"로 나타나고 일치하지 않으면 로직 "0"으로 나타난다. 이에 따라 테스트 장비는 지연된 외부 클럭 신호(ECLK_DLY) 마다 발생되는 출력 데이터(DQ_DATA)를 확인하여 웨이퍼 상태에서의 고주파 동작을 확인하게 된다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명의 반도체 메모리 장치에 의하면, 그 내부에 고주파 동작 확인부를 두어 저주파수의 테스터에서 제공되는 클럭 신호에 대하여 내부적으로 고주파 동작을 확인함으로써 웨이퍼 상태에서 고주파 동작을 확인할 수 있기 때문에, 그 불량 여부를 조기에 걸러낼 수 있으므로 생산 단가를 낮출 수 있다.

Claims (5)

  1. 웨이퍼 상태로 고주파 동작을 테스트할 수 있는 반도체 메모리 장치에 있어서,
    테스트 장비로부터 외부 클럭 신호와 상기 외부 클럭 신호와 소정의 위상차를 갖는 다수개의 클럭 신호들을 입력하여 상기 클럭 신호들의 에지마다 발생되는 소정의 펄스로부터 내부 클럭 신호를 발생하는 클럭 발생부; 및
    상기 내부 클럭 신호에 응답하여 상기 반도체 메모리 장치의 코어 데이터를 비교하는 고주파 동작 확인부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클럭 발생부는
    상기 외부 클럭 신호에 비하여 순차적으로 90° 위상 지연된 제1 내지 제4 외부 클럭 신호들을 입력하여 상기 외부 클럭 신호의 상승 에지마다 펄스를 발생하는 펄스 발생부들; 및
    상기 펄스 발생부들의 출력을 입력하여 일정 주기를 갖는 상기 내부 클럭 신호로 발생하는 동기 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 동기 회로는
    지연 동기 회로 또는 위상 동기 회로인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 고주파 동작 확인부는
    상기 내부 클럭 신호에 응답하여 상기 코어 데이터를 래치하는 제1 먹스;
    독출되는 복수개의 상기 코어 데이터와 이전의 기입 데이터를 비교하여 그 비교 결과를 출력하는 멀티 데이터 출력 로직부;
    상기 멀티 데이터 출력 로직부의 출력을 지연된 내부 클럭 신호에 응답하여 순차적으로 래치하는 제2 먹스들;
    상기 먹스들의 출력을 서로 비교하는 배타적 논리합 게이트; 및
    지연된 외부 클럭 신호에 응답하여 상기 배타적 논리합 게이트의 출력을 출력 데이터로 래치하는 제3 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 고주파 동작 확인부는
    테스트 모드 신호의 비활성화에 응답하여 상기 제1 먹스의 출력을 상기 출력 데이터로 전송하는 전송 게이트를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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