KR20080089073A - 데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자 - Google Patents

데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자 Download PDF

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Abstract

본 발명은 테스트 시와 노말모드 시 서로 다른 주파수의 스트로빙신호를 인가받아 구동될 수 있는 데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자를 제공하기 위한 것으로, 제1 외부-스트로빙신호를 인가받기 위한 제1 버퍼수단; 제2 외부-스트로빙신호를 인가받기 위한 제2 버퍼수단; 테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호를 제1 테스트-입력신호로 출력하기 위한 제1 테스트 입력수단; 상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호를 제2 테스트-입력신호로 출력하기 위한 제2 테스트 입력수단; 상기 테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 갖는 제1 내지 제4 내부-데이터-스트로빙신호로 출력하기 위한 제1 내부 스트로빙신호 생성수단; 및 상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 갖는 제5 내지 제8 내부-데이터-스트로빙신호로 출력하기 위한 제2 내부 스트로빙신호 생성수단을 구비하는 반도체메모리소자를 제공한다.
Figure P1020070032060
데이터 스트로빙신호(DQS), 테스트모드, 주파수, 선택, 데이터 정렬

Description

데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH DATA-STROBING-SIGNAL GENERATOR}
도 1은 종래기술은 반도체메모리소자 내 스트로빙신호 생성장치의 블록 구성도.
도 2는 도 1에 도시된 반도체메모리소자의 동작 파형도.
도 3은 본 발명의 일 실시 예에 따른 데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자의 블록 구성도.
도 4는 도 3의 제1 내부 스트로빙신호생성부의 내부 블록 구성도.
도 5는 도 4의 신호 입력부의 내부 회로도.
도 6은 도 4에 도시된 테스트 디코딩부의 내부 회로도.
도 7은 도 4에 도시된 분주부의 내부 회로도.
도 8은 도 4에 도시된 선택 출력부의 내부 회로도.
도 9는 테스트모드 시 도 3 내지 도 8에 도시된 본 발명이 갖는 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
300 : 제1 테스트 입력부
400 : 제2 테스트 입력부
500 : 제1 내부 스트로빙신호 생성부
600 : 제2 내부 스트로빙신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 시와 노말모드 시 서로 다른 주파수의 스트로빙신호를 인가받아 구동될 수 있는 데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다. 처음 제안된 것은 메모리 장치의 외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 SDR 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다. 만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이다. 따라서 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징 에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기시켜 처리하게된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 입출력 방식이 필요하다.
이를 위하여 디디알 메모리 장치의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 2비트 또는 4비트의 데이터를 프리패치(prefetch)하고 얼라인한 다음, 이를 메인클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다.
한편, 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리장치 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에서 데이터신호와 함께 데이터스트로브(data strobe) 신호(이하 DQS라 함)가 함께 입력된다.
도 1은 종래기술은 반도체메모리소자 내 스트로빙신호 생성장치의 블록 구성도이다.
도 1을 참조하면, 종래기술은 제1 외부-스트로빙신호(WDQS_IN1)를 인가받기 위한 버퍼부(10)와, 버퍼부(10)의 출력신호를 분주하여 서로 다른 위상을 갖는 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)를 출력하기 위한 분주부(20)를 포함한다.
참고적으로, 제1 외부-스트로빙신호(WDQS_IN1)는 반도체메모리소자의 외부입력 신호로써, 데이터를 인식할 수 있도록 하기 위한 스트로브신호로 사용되도록, 데이터의 인가 시 함께 입력되는 신호이다. 이는 내부클럭(CLK)과 동일한 주파수를 갖는다.
또한, 전술한 바와 같이 버퍼부와, 분주부를 포함하는 스트로빙신호 생성장치는 8개의 데이터핀 마다 구비된다. 예를 들어, 32개의 데이터핀을 갖는 반도체메모리소자의 경우, 4개의 핀을 통해 제1 내지 제4 외부-스트로빙신호를 인가받는다. 각 외부-스트로빙신호 단위로, 도 1에 도시된 바와 같은 스토르빙신호 생성장치를 구비한다.
한편, 도 2는 도 1에 도시된 반도체메모리소자의 동작 파형도이다.
도 2를 참조하면, 쓰기커맨드(WT)와 함께 데이터와 제1 외부-스트로빙신호(WDQS_IN1)가 인가된다. 이때, 제1 외부-스트로빙신호(WDQS_IN1)는 앞서 언급한 바와 같이 내부클럭(CLK)과 동일한 주파수를 갖는다.
이어, 버퍼부(10)는 제1 외부-스트로빙신호(WDQS_IN1)를 버퍼링하여 내부전압의 레벨로 변환하여 출력한다.
이어, 분주부(20)는 버퍼부(10)의 출력신호를 분주하여, 1/2배의 주파수를 가지며 서로 90°의 위상 차이를 갖는 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)를 출력한다.
이와 같이, 생성된 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)는 외부에서 입력되는 데이터를 스트로빙하여 글로벌 데이터 버스에 싣기 위한 제어신호이다.
한편, 종래기술에서 제1 외부-스트로빙신호(WDQS_IN1)는 내부클럭(CLK)과 같은 높은 주파수로 인가되는 신호이지만, 테스트 시에는 높은 주파수로 인가될 필요가 없다.<왜 높은 주파수로 인가될 필요가 없는지에 대한 설명 필요. 예를 들어, 테스트 시에는 데이터의 인가 속도가 느리기 때문인지> 그런데, 종래기술은 제1 외부-스트로빙신호(WDQS_IN1)로 클럭과 같이 높은 주파수의 신호가 인가되는 경우만이 고려되어 있기 때문에, 테스트 시에도 클럭과 같은 주파수를 갖는 신호를 인가하여 구동을 테스트하고 있다. 더욱이, 테스트 장비에서는 높은 주파수의 신호를 인가하기 위한 채널이 한정적이기 때문에, 가능하다면 낮은 주파수의 신호를 인가하기 위한 채널을 사용하는 것이 테스트 측면에서 유리하다. 하지만, 앞서 언급한 바와 같이, 종래기술에 따른 반도체메모리소자는 높은 주파수로 인가되는 경우만이 고려되어 설계되었기 때문에, 테스트 장비의 높은 주파수를 위한 채널을 사용하고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 시와 노말모드 시 서로 다른 주파수의 스트로빙신호를 인가받아 구동될 수 있는 데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 제1 외부-스트로빙신호를 인가받기 위한 제1 버퍼수단; 제2 외부-스트로빙신호를 인가받기 위한 제2 버퍼수단; 테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호를 제1 테스트-입력신호로 출력하기 위한 제1 테스트 입력수단; 상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호를 제2 테스트-입력신호로 출력하기 위한 제2 테스트 입력수단; 상기 테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 갖는 제1 내지 제4 내부-데이터-스트로빙신호로 출력하기 위한 제1 내부 스트로빙신호 생성수단; 및 상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 갖는 제5 내지 제8 내부-데이터-스트로빙신호로 출력하기 위한 제2 내부 스트로빙신호 생성수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자의 구동방법은, 테스트모드 시 내부클럭에 비해 낮은 주파수를 가지며, 서로 90°의 위상차이를 갖는 제1 및 제2 외부-스트로빙신호를 인가받는 단계; 및 인가받은 상기 제1 및 제2 외부-스트로빙신호를 지연 및 반전시켜 각각 0°,90°,180°,270°의 위상차이를 가지며, 입력 데이터의 정렬을 제어하는 제1 내지 제8 내부-데이터-스트로빙신호를 생성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 데이터 스트로빙신호 생성장치를 포함하는 반도체메모리소자의 블록 구성도이다.
도 3을 참조하면, 본 발명은 제1 외부-스트로빙신호(WDQS_IN1)를 인가받기 위한 제1 버퍼부(100)와, 제2 외부-스트로빙신호(WDQS_IN2)를 인가받기 위한 제2 버퍼부(200)와, 테스트모드신호(TM_LMDS)에 응답하여 제1 버퍼부(100)의 출력신 호(DQS_R)를 제1 테스트-입력신호(WDQSR_TM)로 출력하기 위한 제1 테스트 입력부(300)와, 테스트모드신호(TM_LMDS)에 응답하여 제2 버퍼부(200)의 출력신호(DQS_F)를 제2 테스트-입력신호(WDQSF_TM)로 출력하기 위한 제2 테스트 입력부(400)와, 테스트모드신호(TM_LMDS)에 응답하여 제1 버퍼부(100)의 출력신호(DQS_R)와 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 서로 90°의 위상 차이를 갖는 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력하기 위한 제1 내부 스트로빙신호 생성부(500)와, 테스트모드신호(TM_LMDS)에 응답하여 제2 버퍼부(200)의 출력신호(DQS_F)와 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 서로 90°의 위상 차이를 갖는 제5 내지 제8 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력하기 위한 제2 내부 스트로빙신호 생성부(600)를 포함한다.
그리고 도면에는 도시되지 않았으나, 제1 테스트 입력부(300)는 테스트모드신호(TM_LMDS)와 제1 버퍼부(100)의 출력신호(DQS_R)를 입력으로 가져 제1 테스트-입력신호(WDQSR_TM)를 출력하기 위한 낸드게이트를 포함한다.
또한, 제2 테스트 입력부(400) 역시 테스트모드신호(TM_LMDS)와 제2 버퍼부(200)의 출력신호(DQS_F)를 입력으로 가져 제2 테스트-입력신호(WDQSF_TM)로 출력하기 위한 낸드게이트를 포함한다.
참고적으로, 제1 및 제2 외부-스트로빙신호(WDQS_IN2)(WDQS_IN1)는 반도체메모리소자의 외부입력 신호로써, 데이터를 인식할 수 있도록 하기 위한 스트로브신호로 사용되도록, 데이터의 인가 시 함께 입력되는 신호이다.
또한, 제1 내부 스트로빙신호 생성부(500)의 출력신호인 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)는 DQ0 ~ DQ7까지의 데이터 패드를 통해 인가되는 데이터를 스트로빙하여 글로벌 데이터 버스에 싣기 위한 제어신호이다. 그리고 제2 내부 스트로빙신호 생성부(600)의 출력신호인 제5 내지 제8 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)는 DQ8 ~ DQ15까지의 데이터 패드를 통해 인가되는 데이터를 정렬하기 위한 제어신호이다. 끝으로, 도면에는 도시되지 않았으나, 데이터 핀 DQ16 ~ DQ31를 통해 인가되는 데이터를 정렬 제어하기 위한 제3 및 제4 외부-?? 데이터 핀 8개당.. 에 대한 설명 필요!!
도 4는 도 3의 제1 내부 스트로빙신호생성부(500)의 내부 블록 구성도이다. 참고적으로, 제1 및 제2 내부 스트로빙신호 생성부(500, 600)는 동일한 회로적 구현을 갖되, 제1 내부 스트로빙신호 생성부(500)는 제1 버퍼부(100)의 출력신호(DQS_R)를, 제2 내부 스트로빙신호 생성부(600)는 제2 버퍼부(200)의 출력신호(DQS_F)를 인가받는 점만이 다르다. 따라서, 제1 내부 스트로빙신호 생성부(500)만을 예시로서 살펴보도록 한다.
도 4를 참조하면, 제1 내부 스트로빙 신호 생성부(500)는 파워업-신호(PWR_UP)와 테스트모드신호(TM_LMDS)와 노말모드신호(WDS_ENB)에 응답하여 제1 버퍼부(100)의 출력신호(DQS_R)를 인가받아 분주-제어신호(WDSRAT)와 제1 및 제2 입력신호(INCD, INCB)를 생성하기 위한 신호 입력부(510)와, 분주-제어신호(WDSRAT)에 응답하여 제1 및 제2 입력신호(INCD, INCB)를 분주하여 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)를 출력하기 위한 분주부(530)와, 테스트모드신호(TM_LMDS)에 응답하여 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 디코딩하여 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)로 출력하기 위한 테스트 디코딩부(520)와, 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B) 또는 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 인가받은 뒤, 선택하여 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력하기 위한 선택 출력부(540)를 포함한다.
참고적으로, 노말모드신호(WDS_ENB)는 테스트모드신호(TM_LMDS)를 반전한 신호이다.
한편, 각 블록은 다음 회로도를 참조하여 구체적으로 살펴보도록 한다.
도 5는 도 4의 신호 입력부(510)의 내부 회로도이다.
도 5를 참조하면, 신호 입력부(510)는 파워업-신호(PWR_UP)와 테스트모드신호(TM_LMDS)와 노말모드신호(WDS_ENB)를 입력받아 분주-제어신호(WDSRAT)를 생성하기 위한 제어신호 생성부(512)와, 분주-제어신호(WDSRAT)에 응답하여 제1 버퍼부(100)의 출력신호(DQS_R)를 입력받기 위한 입력 제어부(514)와, 입력 제어부(514)의 출력신호(INC)를 지연하여 제1 입력신호(INCD)로 출력하기 위한 지연부(516)와, 입력 제어부(514)의 출력신호(INC)를 반전 및 지연하여 제2 입력신호(INCB)로 출력하기 위한 반전-지연부(518)를 포함한다.
그리고 제어신호 생성부(512)는 파워업-신호(PWR_UP)와 테스트모드신호(TM_LMDS)를 입력으로 갖는 노어게이트(NR1)와, 노말모드신호(WDS_ENB)를 반전시 키기 위한 인버터(I1)와, 인버터(I1)와 노어게이트(NR1)의 출력신호를 입력받아 분주-제어신호(WDSRAT)를 출력하기 위한 낸드게이트(ND1)를 포함한다.
입력 제어부(514)는 분주-제어신호(WDSRAT)를 게이트 입력으로 가지며 전원전압의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 제1 버퍼부(100)의 출력신호(DQS_R)를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, 분주-제어신호(WDSRAT)를 게이트 입력으로 가지며 노드 N1과 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 노드 N1에 걸린 전압을 래치하기 위한 래치(514a)와, 노드 N1에 걸린전압과 제1 버퍼부(100)의 출력신호(DQS_R)를 입력받아 출력신호를 출력하기 위한 낸드게이트(ND2)를 포함한다.
지연부(516)는 직렬 연결된 2개의 인버터를 포함하여, 입력 제어부(514)의 출력신호(INC)를 지연하여 제1 입력신호(INCD)로 출력한다.
반전-지연부(518)는 직렬 연결된 3개의 인버터를 포함하여, 입력 제어부(514)의 출력신호(INC)를 반전 및 지연하여 제2 입력신호(INCB)로 출력한다.
한편, 도 5에 도시된 신호 입력부(510)의 구동을 간략히 살펴보도록 한다.
먼저, 초기 구동 시에는 파워업-신호(PWR_UP)가 논리레벨 'H'로 비활성화된다.
이어, 제어신호 생성부(512)는 파워업-신호(PWR_UP)에 응답하여 분주-제어신호(WDSRAT)는 논리레벨 'H'로 출력한다. 그리고 입력 제어부(514)는 분주-제어신호(WDSRAT)의 논리레벨 'H'에 응답하여, 제1 버퍼부(100)의 출력신호(DQS_R)와 관 계없이 자신의 출력신호를 논리레벨 'H'로 유지한다. 따라서, 파워업-신호(PWR_UP)가 활성화되는 초기 구동 시에는 제1 입력신호(INCD)는 논리레벨 'H'로, 제2 입력신호(INCB)는 논리레벨 'L'로 지속적으로 유지되어 출력된다.
또한, 테스트모드신호(TM_LMDS)가 논리레벨 'H'로 활성화되는 테스트모드 시에도, 제어신호 생성부(512)가 이에 응답하여 분주-제어신호(WDSRAT)를 논리레벨 'H'로 출력한다. 따라서, 제1 및 제2 입력신호(INCD, INCB)가 제1 버퍼부(100)의 출력신호(DQS_R)의 논리레벨과 관계없이 일정한 레벨을 유지한다.
또한, 노말모드 시에는 파워업-신호(PWR_UP)와 테스트모드신호(TM_LMDS)가 논리레벨 'L'로 비활성화되고, 노말모드신호(WDS_ENB)가 논리레벨 'L'로 활성화된다.
제어신호 생성부(512)는 파워업-신호(PWR_UP)와 테스트모드신호(TM_LMDS)와, 노말모드신호(WDS_ENB)에 응답하여 분주-제어신호(WDSRAT)를 논리레벨 'L'로 출력한다. 이어, 입력 제어부(514)가 분주-제어신호(WDSRAT)의 논리레벨 'L'와 제1 버퍼부(100)의 출력신호(DQS_R)의 논리레벨 'L'에 응답하여 노드 N1에 리레벨 'H'에 대응되는 레벨을 인가하므로, 낸드게이트(ND1)는 제1 버퍼부(100)의 출력신호(DQS_R)를 반전하여 출력신호로 출력한다. 이어, 지연부(516)는 입력 제어부(514)의 출력신호(INC)를 지연시켜 제1 입력신호(INCD)로, 반전-지연부(518)는 입력 제어부(514)의 출력신호(INC)를 반전 및 지연시켜 제2 입력신호(INCB)로 출력한다.
그러므로, 신호 입력부(510)는 파워업-신호(PWR_UP)가 활성화되는 초기 구동 과, 테스트모드신호(TM_LMDS)가 활성화되는 테스트모드 시에는 제1 버퍼부(100)의 출력신호(DQS_R)의 레벨과 관계없이 제1 및 제2 입력신호(INCD, INCB)를 각각 'H'와 'L'로 일정하게 유지하여 출력한다.
한편, 노말모드에서, 신호 입력부(510)는 제1 버퍼부(100)의 출력신호(DQS_R)는 반전 및 지연하여 제1 입력신호(INCD)로, 지연시켜 제2 입력신호(INCB)로 출력한다. 즉, 제1 및 제2 입력신호(INCD, INCB)는 제1 버퍼부(100)의 출력신호(DQS_R)의 레벨을 따라 천이한다.
도 6은 도 4에 도시된 테스트 디코딩부(520)의 내부 회로도이다.
도 6을 참조하면, 테스트 디코딩부(520)는 제1 테스트-입력신호(WDQSR_TM)를 지연시켜 출력하기 위한 제1 지연부(522)와, 테스트모드신호(TM_LMDS)와 제1 지연부(522)의 출력신호를 입력으로 가져 제1 테스트-스트로빙신호(WDSR0B_TM)로 출력하기 위한 낸드게이트(ND3)와, 제1 테스트-입력신호(WDQSR_TM)를 반전시키기 위한 인버터(I2)와, 테스트모드신호(TM_LMDS)와 인버터(I2)의 출력신호를 입력으로 가져 제2 테스트-스트로빙신호(WDSR1B_TM)로 출력하기 위한 낸드게이트와, 제2 테스트-입력신호(WDQSF_TM)를 지연시켜 출력하기 위한 제2 지연부(524)와, 테스트모드신호(TM_LMDS)와 제2 지연부(524)의 출력신호를 입력으로 가져 제3 테스트-스트로빙신호(WDSF0B_TM)로 출력하기 위한 낸드게이트(ND5)와, 제2 테스트-입력신호(WDQSF_TM)를 반전시키기 위한 인버터(I3)와, 테스트모드신호(TM_LMDS)와 인버터(I3)의 출력신호를 입력으로 가져 제4 테스트-스트로빙신호로 출력하기 위한 낸드게이트(ND6)를 구비한다.
도 6에 도시된 테스트 디코딩부(520)의 동작을 간략히 살펴보도록 한다.
먼저, 노말모드 시에는 테스트모드신호(TM_LMDS)가 논리레벨 'L'로 비활성화된다. 따라서, 테스트모드신호(TM_LMDS)를 입력으로 갖는 낸드게이트(ND3 ~ ND6)는 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)의 논리레벨과 관계없이 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 논리레벨 'H'로 출력한다.
그리고 테스트모드 시에는 테스트모드신호(TM_LMDS)가 논리레벨 'H'로 활성화된다. 따라서, 각 낸드게이트(ND3 ~ ND6)는 입력으로 갖는 해당 인버터(I2, I3)와 지연부 522, 524의 출력신호를 반전하여 각각 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 출력한다.
여기서, 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)는 각각 0°,90°,180°,270°위상 차이를 갖는다. 이는 서로 90°의 위상차이를 갖는 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 지연시켜 출력하고, 또한 반전시켜 출력하기 때문이다.
그러므로, 테스트 디코딩부(520)는 노말모드 시에는 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 논리레벨 'H'로 유지하여 출력하고, 테스트모드 시에는 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)에 응답하여 출력한다.
도 7은 도 4에 도시된 분주부(530)의 내부 회로도이다.
도 7을 참조하면, 분주부(530)는 분주-제어신호(WDSRAT)를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호에 응답하여 출력노드를 초기화하거나, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 제2 피드백신호(FD2)를 제1 노말-스트로빙신호(DSR0B)로 출력하기 위한 제1 래치부(531)과, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 제1 래치부(531)의 출력신호를 제2 노말-스트로빙신호(DSF0B)로 출력하기 위한 제2 래치부(532)과, 인버터(I4)의 출력신호에 응답하여 출력노드를 초기화하거나, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 제2 래치부(532)의 출력신호를 제3 노말-스트로빙신호(DSR1B)로 출력하기 위한 제3 래치부(533)과, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 제3 래치부(533)의 출력신호를 반전시켜 제4 노말-스트로빙신호(DSF1B)로 출력하기 위한 제4 래치부(534)과, 인버터(I4)의 출력신호에 응답하여 출력노드를 초기화하거나, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 제2 래치부(532)의 출력신호를 반전시켜 제1 피드백신호(FD1)로 출력하기 위한 제5 래치부(535)과, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 제5 래치부(535)의 출력신호를 반전시켜 제1 래치부(531)의 입력신호인 제2 피드백신호(FD2)로 출력하기 위한 제6 래치부(536)을 포함한다.
여기서, 제1 및 제3 래치부(531, 533)은 인가되는 신호만이 다르고 동일한 회로적 구현을 가지며, 제2 및 제4 래치부(532, 534)이, 제5 및 제6 래치부(535, 536)이 동일한 회로적 구현을 갖는다. 따라서, 각각 하나의 래치부만을 대표적으로 살펴보도록 한다.
먼저, 제1 래치부(531)은 제2 피드백신호(FD2)를 반전시키기 위한 인버터(I5)와, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 인버터(I5)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG1)와, 인버터(I4)의 출력신호와 제1 및 제2 입력신호(INCD, INCB)에 응답하여 트랜스퍼 게이트(TG1)의 출력신호를 래치하고, 반전하여 제1 노말-스트로빙신호(DSR0B)로 출력하기 위한 래치(531a)를 포함한다.
여기서, 래치(531a)는 인버터(I4)의 출력신호와 트랜스퍼게이트(TG1)의 출력신호를 입력으로 가져 제1 노말-스트로빙신호(DSR0B)로 출력하기 위한 낸드게이트(ND7)와, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 낸드게이트(ND7)의 출력신호를 반전하여 트랜스퍼게이트(TG1)의 출력단의 레벨을 유지하기 위한 인버터(I6)를 포함한다.
다음에서는 제1 래치부(531)의 구동을 살펴보도록 한다.
먼저, 반전된 분주-제어신호(WDSRAT)가 논리레벨 'L'를 갖는 경우, 제1 래치부(531)는 제1 노말-스트로빙신호(DSR0B)를 논리레벨 'H'로 유지한다.
또한, 반전된 분주-제어신호(WDSRAT)가 논리레벨 'H'를 갖는 경우에는, 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'L'와 'H'로 비활성화될 때, 제2 피드백신호(FD2)를 제1 노말-스트로빙신호(DSR0B)로 출력하다. 그리고 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'H'와 'L'와 활성화될 때, 트랜스퍼 게이트(TG1)의 출력신호를 래치하여 제1 노말-스트로빙신호(DSR0B)의 레벨이 유지되도록 한다.
그러므로, 제1 래치부(531)는 반전된 분주-제어신호(WDSRAT)가 논리레벨 'L'를 갖는 테스트모드 또는 초기 구동 시에는 제1 노말-스트로빙신호(DSR0B)를 논리레벨 'H'로 초기화한다. 그리고, 분주-제어신호(WDSRAT)가 논리레벨 'H'를 갖는 노말모드에서는 제1 및 제2 입력신호(INCD, INCB)의 한 클럭 단위로 제1 노말-스트로빙신호(DSR0B)의 레벨을 변환한다. 즉, 노말모드에서, 제1 노말-스트로빙신호(DSR0B)는 제1 및 제2 입력신호(INCD, INCB)에 비해 2배 긴 주기를 갖는다.
한편, 제2 래치부(532)은 제1 노말-스트로빙신호(DSR0B)를 반전시키기 위한 인버터(I7)와, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 인버터(I7)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG2)와, 트랜스퍼 게이트(TG2)의 출력신호를 래치하고, 반전하여 제2 노말-스트로빙신호(DSF0B)로 출력하기 위한 래치(532a)를 포함한다.
여기서, 래치(532a)는 전원전압 VDD와 트랜스퍼게이트(TG2)의 출력신호를 입력으로 가져 제2 노말-스트로빙신호(DSF0B)로 출력하기 위한 낸드게이트(ND8)와, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 낸드게이트(ND8)의 출력신호를 반전하여 트랜스퍼게이트(TG2)의 출력단의 레벨을 유지하기 위한 인버터(I7)를 포함한다.
제2 래치부(532)의 구동을 간략히 살펴보면, 먼저, 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'H'와 'L'로 활성화될 때, 제1 래치부(531)의 출력신호를 제2 노말-스트로빙신호(DSF0B)로 출력하다. 그리고 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'L'와 'H'로 비활성화될 때, 트랜스퍼 게이 트(TG2)의 출력신호를 래치하여 제2 노말-스트로빙신호(DSF0B)의 레벨이 유지되도록 한다. 즉, 노말모드에서, 제2 래치부(532)의 출력신호인 제2 노말-스트로빙신호(DSF0B)는 제1 및 제2 입력신호(INCD, INCB)에 비해 2배 긴 주기를 갖는다.
제5 래치부(535)은 제2 노말-스트로빙신호(DSF0B)를 지연하기 위한 지연부(535a)와, 제1 및 제2 입력신호(INCD, INCB)의 비활성화에 응답하여 지연부(535a)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG3)와, 트랜스퍼 게이트(TG3)의 출력신호를 래치하고, 반전하여 제2 피드백신호(FD2)로 출력하기 위한 래치(535b)를 포함한다.
여기서, 래치(535b)는 인버터(I4)의 출력신호와 트랜스퍼게이트(TG3)의 출력신호를 입력으로 가져 제1 피드백신호(FD1)로 출력하기 위한 낸드게이트(ND9)와, 제1 및 제2 입력신호(INCD, INCB)의 활성화에 응답하여 낸드게이트(ND9)의 출력신호를 반전하여 트랜스퍼게이트(TG3)의 출력단의 레벨을 유지하기 위한 인버터(I8)를 포함한다.
제5 래치부(535)의 구동을 살펴보면, 먼저, 반전된 분주-제어신호(WDSRAT)가 논리레벨 'L'를 갖는 경우, 제5 래치부(535)는 제1 피드백신호(FD1)를 논리레벨 'H'로 유지한다. 또한, 반전된 분주-제어신호(WDSRAT)가 논리레벨 'H'를 갖는 경우에는, 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'L'와 'H'로 비활성화될 때, 제2 래치부(532)의 출력신호를 반전하여 제1 피드백신호(FD1)로 출력하다. 그리고 제1 및 제2 입력신호(INCD, INCB)가 각각 논리레벨 'H'와 'L'와 활성화될 때, 트랜스퍼 게이트(TG)의 출력신호를 래치하여 제1 피드백신호(FD1)의 레벨이 유지되 도록 한다.
그러므로, 제5 래치부(535)는 반전된 분주-제어신호(WDSRAT)가 논리레벨 'L'를 갖는 테스트모드 또는 초기 구동 시에는 제1 피드백신호(FD1)를 논리레벨 'H'로 초기화한다. 그리고, 분주-제어신호(WDSRAT)가 논리레벨 'H'를 갖는 노말모드에서는 제1 및 제2 입력신호(INCD, INCB)의 한 클럭 단위로 제1 피드백신호(FD1)의 레벨을 변환한다. 즉, 노말모드에서, 제1 피드백신호(FD1)는 제1 및 제2 입력신호(INCD, INCB)에 비해 2배 긴 주기를 갖는다.
한편, 전술한 분주부(530)의 구동을 간략히 살펴보도록 한다.
먼저, 테스트모드 또는 초기 구동과 같이 분주-제어신호(WDSRAT)가 논리레벨 'H'로 활성화되는 경우, 제1, 제3 및 제5 래치부(531, 533, 535)는 각각 자신의 출력신호를 논리레벨 'H'로 초기화한다. 또한, 테스트동안 지속적으로, 제1 및 제2 입력신호(INCD, INCB)가 논리레벨 'H'와 'L'로 유지되므로, 제2 및 제4 래치부(532, 534)의 출력신호 역시 논리레벨 'H'로 초기화되며, 제6 래치부(536)는 논리레벨 'L'로 초기화된다.
그리고, 분주-제어신호(WDSRAT)가 논리레벨 'L'로 비활성화되는 노말모드에서는 제1 내지 제4 래치부(531, 532, 533, 534)는 제1 및 제2 입력신호(INCD, INCB)에 비해 2배 긴 주기를 갖는 해당 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)를 출력한다. 이때, 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)는 각각 0°,90°,180°,270°위상 차이를 갖는다. 이는 앞서 언급한 바와 같이, 각 래치부가 제1 및 제2 입력신호(INCD, INCB)의 활성화와 비활 성화시점에 번갈아 가며 구동되기 때문이다.
도 8은 도 4에 도시된 선택 출력부(540)의 내부 회로도이다.
도 8을 참조하면, 선택 출력부(540)는 제1 노말-스트로빙신호(DSR0B) 또는 제1 테스트-스트로빙신호(WDSR0B_TM)를 제1 내부-데이터-스트로빙신호(DQSRT<0>)로 출력하기 위한 제1 선택부(542)와, 제2 노말-스트로빙신호(DSF0B) 또는 제2 테스트-스트로빙신호(WDSR1B_TM)를 제2 내부-데이터-스트로빙신호(DQSFT<0>)로 출력하기 위한 제2 선택부(544)와, 제3 노말-스트로빙신호(DSR1B) 또는 제3 테스트-스트로빙신호(WDSF0B_TM)를 제3 내부-데이터-스트로빙신호(DQSRT<1>)로 출력하기 위한 제3 선택부(546)와, 제4 노말-스트로빙신호(DSF1B) 또는 제4 테스트-스트로빙신호(WDSF1B_TM)를 제4 내부-데이터-스트로빙신호(DQSFT<1>)로 출력하기 위한 제4 선택부(548)를 구비한다.
여기서, 제1 내지 제4 선택부(542, 544, 546, 548)는 인가받는 신호만이 다를 뿐, 동일한 회로적 구현을 가지므로, 제1 선택부(542)만을 예시로서 살펴보도록 한다.
제1 선택부(542)는 제1 노말-스트로빙신호(DSR0B)와 제1 테스트-스트로빙신호(WDSR0B_TM)를 입력으로 갖는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호를 지연시켜 제1 내부-데이터-스트로빙신호(DQSRT<0>)로 출력하기 위한 인버터체인(542a)을 포함한다.
구동을 간략히 살펴보면, 테스트모드 또는 초기 구동 시, 제1 내지 제4 선택부(542, 544, 546, 548)는 각각 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 반전하여 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다. 이는 테스트모드 또는 초기 구동 시 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)가 논리레벨 'H'로 초기화되므로, 선택부(542, 544, 546, 548)의 낸드게이트가 해당 테스트-스트로빙신호를 반전하여 출력하는 것이다.
또한, 노말모드 시, 제1 내지 제4 선택부(542, 544, 546, 548)는 각각 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)를 반전하여 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다. 이는 노말모드 시, 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)가 논리레벨 'H'로 초기화되므로, 선택부(542, 544, 546, 548)의 낸드게이트가 해당 노말-스트로빙신호를 반전하여 출력하는 것이다.
그러므로, 선택 출력부(540)는 노말모드 시 제1 내지 제4 노말-스트로빙신호(DSR0B, DSR1B, DSF0B, DSF1B)를, 테스트모드 시에는 제1 내지 제4 테스트-스트로빙신호(WDSR0B_TM, WDSR1B_TM, WDSF0B_TM, WDSF1B_TM)를 각각 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다.
한편, 도 9는 테스트모드 시 도 3 내지 도 8에 도시된 본 발명이 갖는 동작 파형도로서, 이를 참조하여 테스트모드 시의 구동을 살펴보도록 한다.
도면에 도시된 바와 같이, 테스트모드에서는 제1 외부-스트로빙신호(WDQS_IN1)와, 제2 외부-스트로빙신호(WDQS_IN2)를 인가받는다. 제1 외부-스트로빙신호(WDQS_IN1)와, 제2 외부-스트로빙신호(WDQS_IN2)는 서로 90°의 위상차이를 가지며, 내부클럭(CLK)에 비해 1/2배의 주파수를 갖는다.
이어, 제1 버퍼부(100)는 제1 외부-스트로빙신호(WDQS_IN1)를 버퍼링하여 내부전압의 레벨로 변환하여 출력하며, 제2 버퍼부(200)는 제2 외부-스트로빙신호(WDQS_IN2)를 인가받아 버퍼링하여 내부전압의 레벨로 출력한다.
이어, 제1 테스트 입력부(300)는 테스트모드신호(TM_LMDS)의 논리레벨 'H'에 응답하여, 제1 버퍼부(100)의 출력신호(DQS_R)를 반전하여 제1 테스트-입력신호(WDQSR_TM)로 출력한다. 그리고 제2 테스트 입력부(400)는 테스트모드신호(TM_LMDS)의 논리레벨 'H'에 응답하여, 제2 버퍼부(200)의 출력신호(DQS_F)를 반전하여 제2 테스트-입력신호(WDQSF_TM)로 출력한다.
이어, 제1 내부 스트로빙신호 생성부(500)는 테스트모드신호(TM_LMDS)의 논리레벨 'H'에 응답하여 제1 버퍼부(100)의 출력신호(DQS_R)를 인가받지 않고, 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 인가받아, 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다.
그리고 제2 내부 스트로빙신호 생성부(600)는 테스트모드신호(TM_LMDS)의 논리레벨 'H'에 응답하여 제2 버퍼부(200)의 출력신호(DQS_F)를 인가받지 않고, 제1 및 제2 테스트-입력신호(WDQSR_TM, WDQSF_TM)를 인가받아 제5 내지 제8 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다.
그러므로, 본 발명에 따른 반도체메모리소자는 테스트모드 시 내부클럭(CLK)에 비해 2배 낮은 주파수를 가지며 서로 90°의 위상차이를 갖는 제1 외부-스트로빙신호(WDQS_IN1)와, 제2 외부-스트로빙신호(WDQS_IN2)를 인가받는다. 그리고 테스 트모드신호(TM_LMDS)에 응답하여 이를 각각 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다. 이때, 제1 내지 제4 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)는 내부클럭(CLK) 대비 2배 낮은 주파수를 가지며, 각각 0°,90°,180°,270°위상 차이를 갖는다.
한편, 노말모드에서 쓰기커맨드(WT)와 함께 데이터와 제1 및 제2 외부-스트로빙신호(WDQS_IN1, WDQS_IN2)가 인가된다. 이때, 제1 및 제2 외부-스트로빙신호(WDQS_IN1, WDQS_IN2)는 내부클럭(CLK)과 동일한 주파수를 갖는다.
이어, 제1 버퍼부(100)는 제1 외부-스트로빙신호(WDQS_IN1)를 버퍼링하여 내부전압의 레벨로 변환하여 출력한다.
이어, 제1 테스트 입력부(300)는 테스트모드신호(TM_LMDS)의 논리레벨 'L'에 응답하여, 제1 외부-스트로빙신호(WDQS_IN1)의 논리레벨에 관계없이 제1 테스트-입력신호(WDQSR_TM)를 논리레벨 'H'로 유지한다. 제2 테스트 입력부(400) 역시 테스트모드신호(TM_LMDS)의 비활성화에 응답하여, 제2 테스트-입력신호(WDQSF_TM)를 논리레벨 'H'로 유지한다.
이어, 제1 및 제2 내부 스트로빙신호 생성부(500, 600)는 테스트모드신호(TM_LMDS)의 논리레벨 'L'에 응답하여, 각각 제1 및 제2 버퍼부(200)의 출력신호(DQS_F)를 분주한 뒤, 서로 0°,90°,180°,270°위상 차이를 갖 제1 및 제8 내부-데이터-스트로빙신호(DQSRT<0:1>, DQSFT<0:1>)로 출력한다.
그러므로, 전술한 본 발명은 테스트모드 시 내부클럭에 비해 1/2배의 주파수를 가지며 서로 90°의 위상 차이를 갖는 외부-스트로빙신호를 인가받아, 입력 데 이터를 정렬 제어할 수 있다. 따라서, 본 발명은 테스트 장비의 높은 주파수를 위한 채널을 사용하지 않아도 되므로, 테스트 장비의 고주파수 채널에 대한 제한을 감소한다. 즉, 칩당 필요한 고주파수 채널 수를 절약할 수 있다. 또한, 테스트 시 낮은 주파수의 외부-스트로빙신호를 인가받아도, 원하는 주기의 내부-데이터-스트로빙신호를 생성한다.
또한, 노말모드에서는 종래와 같이 내부클럭과 동일한 주파수의 외부-스트로빙신호를 인가받아 분주하여 복수의 내부-데이터-스트로빙신호를 생성하고, 이를 통해 인가되는 데이터를 정렬 제어한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 테스트 시에는 노말동작 시 보다 낮은 주파수의 외부 스트로빙신호를 인가받으므로, 테스트 시 칩당 필요한 고주파수 채널의 수를 줄일 수 있다.

Claims (22)

  1. 제1 외부-스트로빙신호를 인가받기 위한 제1 버퍼수단;
    제2 외부-스트로빙신호를 인가받기 위한 제2 버퍼수단;
    테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호를 제1 테스트-입력신호로 출력하기 위한 제1 테스트 입력수단;
    상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호를 제2 테스트-입력신호로 출력하기 위한 제2 테스트 입력수단;
    상기 테스트모드신호에 응답하여 상기 제1 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 가져 입력 데이터의 정렬을 제어하는 제1 내지 제4 내부-데이터-스트로빙신호로 출력하기 위한 제1 내부 스트로빙신호 생성수단; 및
    상기 테스트모드신호에 응답하여 상기 제2 버퍼수단의 출력신호와 상기 제1 및 제2 테스트-입력신호를 서로 90°의 위상 차이를 가져 입력 데이터의 정렬을 제어하는 제5 내지 제8 내부-데이터-스트로빙신호로 출력하기 위한 제2 내부 스트로빙신호 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 테스트모드신호의 비활성화 시에는 상기 제1 및 제2 외부-스트로빙신호는 서로 갖은 위상을 가지고 인가되며,
    상기 테스트모드신호의 활성화 시에는 상기 제1 및 제2 외부-스트로빙신호는 서로 90°의 위상차이를 가지며, 상기 테스트모드신호의 비활성화 시보다 낮은 주파수를 갖는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제1 내부 스트로빙 신호 생성수단은,
    상기 파워업-신호와 상기 테스트모드신호와 노말모드신호에 응답하여 상기 제1 버퍼수단의 출력신호를 인가받아 분주-제어신호와 제1 및 제2 입력신호를 생성하기 위한 신호 입력부와,
    상기 분주-제어신호에 응답하여 상기 제1 및 제2 입력신호를 분주하여 제1 내지 제4 노말-스트로빙신호를 출력하기 위한 분주부와,
    상기 테스트모드신호에 응답하여 상기 제1 및 제2 테스트-입력신호를 디코딩하여 제1 내지 제4 테스트-스트로빙신호로 출력하기 위한 테스트 디코딩부와,
    상기 제1 내지 제4 노말-스트로빙신호 또는 상기 제1 내지 제4 테스트-스트로빙신호를 인가받은 뒤, 선택하여 상기 제1 내지 제4 내부-데이터-스트로빙신호로 출력하기 위한 선택 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 신호 입력부는,
    상기 파워업-신호와 상기 테스트모드신호와 상기 노말모드신호를 입력받아 상기 분주-제어신호를 생성하기 위한 제어신호 생성부와,
    상기 분주-제어신호에 응답하여 상기 제1 버퍼수단의 출력신호를 입력받기 위한 입력 제어부와,
    상기 입력 제어부의 출력신호를 지연하여 상기 제1 입력신호로 출력하기 위한 지연부와,
    상기 입력 제어부의 출력신호를 반전 및 지연하여 상기 제2 입력신호로 출력하기 위한 반전-지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 분주부는,
    상기 분주-제어신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호에 응답하여 자신의 출력노드를 초기화하거나, 상기 제1 및 제2 입력신호의 비활성화에 응답하여 제2 피드백신호를 상기 제1 노말-스트로빙신호로 출력하기 위한 제1 래치부와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 상기 제1 래치부의 출력신호를 상기 제2 노말-스트로빙신호로 출력하기 위한 제2 래치부와,
    상기 제1 인버터의 출력신호에 응답하여 출력노드를 초기화하거나, 상기 제1 및 제2 입력신호의 비활성화에 응답하여 상기 제2 래치부의 출력신호를 상기 제3 노말-스트로빙신호로 출력하기 위한 제3 래치부와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 상기 제3 래치부의 출력신호를 반전시켜 상기 제4 노말-스트로빙신호로 출력하기 위한 제4 래치부와,
    상기 제1 인버터의 출력신호에 응답하여 출력노드를 초기화하거나, 상기 제1 및 제2 입력신호의 비활성화에 응답하여 상기 제2 래치부의 출력신호를 반전시켜 제1 피드백신호로 출력하기 위한 제5 래치부와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 상기 제5 래치부의 출력신호를 반전시켜 상기 제2 피드백신호로 출력하기 위한 제6 래치부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제1 테스트 입력수단은 상기 테스트모드신호와 상기 제1 버퍼수단의 출력신호를 입력으로 가져 상기 제1 테스트-입력신호를 출력하기 위한 제1 낸드게이 트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 제2 테스트 입력수단은,
    상기 테스트모드신호와 상기 제2 버퍼수단의 출력신호를 입력으로 가져 상기 제2 테스트-입력신호로 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제4항 또는 제7항에 있어서,
    상기 제어신호 생성부는 상기 파워업-신호와 상기 테스트모드신호를 입력으로 갖는 노어게이트와,
    상기 노말모드신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터와 상기 노어게이트의 출력신호를 입력받아 상기 분주-제어신호를 출력하기 위한 제3 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 입력 제어부는,
    상기 분주-제어신호를 게이트 입력으로 가지며 전원전압의 공급단에 자신의 소스단이 접속된 제1 PMOS트랜지스터와,
    상기 제1 버퍼수단의 출력신호를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터의 드레인단과 제1 노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,
    상기 분주-제어신호를 게이트 입력으로 가지며 상기 제1 노드와 접지전압 의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터와,
    상기 제1 노드에 걸린 전압을 래치하기 위한 제1 래치와,
    상기 제1 노드에 걸린 전압과 상기 제1 버퍼수단의 출력신호를 입력받아 상기 입력 제어부의 출력신호를 출력하기 위한 제4 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 및 제3 래치부는 해당 입력신호인 상기 제2 피드백신호 또는 제2 래치부의 출력신호를 각각 반전시키기 위한 제3 인버터와,
    상기 제1 및 제2 입력신호의 비활성화에 응답하여 상기 제3 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와,
    상기 제1 인버터의 출력신호와 상기 제1 및 제2 입력신호에 응답하여 상기 제1 트랜스퍼 게이트의 출력신호를 래치하고, 반전하여 자신의 출력신호인 상기 제1 또는 제3 노말-스트로빙신호로 출력하기 위한 제2 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 제2 래치는,
    상기 제1 인버터의 출력신호와 상기 제1 트랜스퍼게이트의 출력신호를 입력으로 가져 자신의 출력신호인 상기 제1 또는 제3 노말-스트로빙신호로 출력하기 위한 제5 낸드게이트와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 상기 제5 낸드게이트의 출력신호를 반전하여 상기 제1 트랜스퍼게이트의 출력단의 레벨을 유지하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 제2 및 제4 래치부는,
    자신의 해당 입력신호인 상기 제1 노말-스트로빙신호 또는 상기 제3 노말-스 트로빙신호를 반전시키기 위한 제5 인버터와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 제5 인버터의 출력신호를 전달하기 위한 제2 트랜스퍼게이트와,
    상기 제2 트랜스퍼 게이트의 출력신호를 래치하고, 반전하여 자신의 출력신호인 상기 제2 또는 제4 노말-스트로빙신호로 출력하기 위한 제3 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 제3 래치는,
    상기 전원전압과 상기 제2 트랜스퍼게이트의 출력신호를 입력으로 가져 자신의 출력신호인 상기 제2 또는 제4 노말-스트로빙신호로 출력하기 위한 제6 낸드게이트와,
    상기 제1 및 제2 입력신호의 비활성화에 응답하여 상기 제6 낸드게이트의 출력신호를 반전하여 상기 제2 트랜스퍼게이트의 출력단의 레벨을 유지하기 위한 제6 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    제5 및 제6 래치부는,
    자신의 입력신호인 상기 제2 노말-스트로빙신호 또는 제1 피드백신호를 지연하기 위한 제1 지연부와,
    상기 제1 및 제2 입력신호의 비활성화에 응답하여 상기 지연부의 출력신호를 전달하기 위한 제3 트랜스퍼게이트와,
    상기 제3 트랜스퍼 게이트의 출력신호를 래치하고, 반전하여 자신의 출력신호인 상기 제1 또는 제2 피드백신호로 출력하기 위한 제4 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  15. 제14항에 있어서,
    상기 제4 래치는,
    상기 제1 인버터의 출력신호와 상기 제3 트랜스퍼게이트의 출력신호를 입력으로 가져 자신의 출력신호인 상기 제1 또는 제2 피드백신호로 출력하기 위한 제7 낸드게이트와,
    상기 제1 및 제2 입력신호의 활성화에 응답하여 상기 제7 낸드게이트의 출력신호를 반전하여 상기 제3 트랜스퍼게이트의 출력단의 레벨을 유지하기 위한 제7 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  16. 제15항에 있어서,
    상기 선택 출력부는,
    상기 제1 노말-스트로빙신호 또는 상기 제1 테스트-스트로빙신호를 상기 제1 내부-데이터-스트로빙신호로 출력하기 위한 제1 선택부와,
    상기 제2 노말-스트로빙신호 또는 상기 제2 테스트-스트로빙신호를 상기 제2 내부-데이터-스트로빙신호로 출력하기 위한 제2 선택부와,
    상기 제3 노말-스트로빙신호 또는 상기 제3 테스트-스트로빙신호를 상기 제3 내부-데이터-스트로빙신호로 출력하기 위한 제3 선택부와,
    상기 제4 노말-스트로빙신호 또는 상기 제4 테스트-스트로빙신호를 상기 제4 내부-데이터-스트로빙신호로 출력하기 위한 제4 선택부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 테스트 디코딩부는,
    상기 제1 테스트-입력신호를 지연시켜 출력하기 위한 제2 지연부와,
    상기 테스트모드신호와 상기 제2 지연부의 출력신호를 입력으로 가져 상기 제1 테스트-스트로빙신호로 출력하기 위한 제8 낸드게이트와,
    상기 제1 테스트-입력신호를 반전시키기 위한 제8 인버터와,
    상기 테스트모드신호와 상기 제8 인버터의 출력신호를 입력으로 가져 상기 제2 테스트-스트로빙신호로 출력하기 위한 제9 낸드게이트와,
    상기 제2 테스트-입력신호를 지연시켜 출력하기 위한 제3 지연부와,
    상기 테스트모드신호와 상기 제3 지연부의 출력신호를 입력으로 가져 상기 제3 테스트-스트로빙신호로 출력하기 위한 제10 낸드게이트와,
    상기 제2 테스트-입력신호를 반전시키기 위한 제9 인버터와,
    상기 테스트모드신호와 상기 제9 인버터의 출력신호를 입력으로 가져 상기 제4 테스트-스트로빙신호로 출력하기 위한 제11 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 제1 선택부는,
    상기 제1 노말-스트로빙신호와 상기 제1 테스트-스트로빙신호를 입력으로 갖는 제12 낸드게이트와,
    상기 제12 낸드게이트의 출력신호를 지연시켜 상기 제1 내부-데이터-스트로빙신호로 출력하기 위한 인버터체인을 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  19. 제18항에 있어서,
    상기 노말모드신호는 상기 테스트모드신호를 반전한 신호인 것을 특징으로 하는 반도체메모리소자.
  20. 테스트모드 시 내부클럭에 비해 낮은 주파수를 가지며, 서로 90°의 위상차이를 갖는 제1 및 제2 외부-스트로빙신호를 인가받는 단계; 및
    인가받은 상기 제1 및 제2 외부-스트로빙신호를 지연 및 반전시켜 각각 0°,90°,180°,270°의 위상차이를 가지며, 입력 데이터의 정렬을 제어하는 제1 내지 제8 내부-데이터-스트로빙신호를 생성하는 단계
    를 포함하는 반도체메모리소자의 구동방법.
  21. 제20항에 있어서,
    상기 인가받는 단계는,
    노말모드 시에는 상기 내부클럭과 같은 주파수를 가지며 서로 갖은 위상 차이가 없는 제1 및 제2 외부-스트로빙신호를 인가받는 단계를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자의 구동방법.
  22. 제21항에 있어서,
    상기 생성하는 단계는,
    상기 제1 및 제2 외부-스트로빙신호를 분주하여 서로 0°,90°,180°,270°의 위상차이를 갖는 제1 내지 제8 노말-스트로빙신호를 생성하는 단계와,
    상기 제1 및 제2 외부-스트로빙신호를 지연 및 반전하여 서로 0°,90°,180°,270°의 위상차이를 갖는 제1 내지 제8 테스트-스트로빙신호를 생성하는 단계와,
    상기 테스트모드 시에는 상기 제1 내지 제8 테스트-스트로빙신호를, 상기 노말모드 시에는 상기 제1 내지 제8 노말-스트로빙신호를 상기 제1 내지 제8 내부-데이터-스트로빙신호로 선택하여 출력하는 단계를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 구동방법.
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