KR100610439B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로써, 특히, 분주된 클럭을 이용하여 외부 명령을 병렬 처리함으로써 클럭 주파수의 증가시 디램의 고속 동작을 실현할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 명령 처리 블럭을 로오 경로와 컬럼 경로로 분리하여 병렬 처리하고, 외부로부터 인가되는 입력 클럭을 분주하여 분주된 클럭에 의해 병렬 구조의 명령 처리 블럭을 순차적으로 래치하여 출력함으로써 고속 동작시 디램의 동작 속도를 향상시키고 전력 소모를 줄일 수 있도록 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래의 반도체 메모리 장치에 관한 구성도.
도 2는 본 발명에 따른 반도체 메모리 장치에 관한 구성도.
도 3은 본 발명에 따른 반도체 메모리 장치에 관한 다른 실시예.
도 4는 도 2 및 도 3의 클럭 발생기에 관한 상세 구성도.
도 5는 도 2 및 도 3의 명령 처리 블럭에 관한 상세 회로도.
도 6은 도 2 및 도 3의 선택부에 관한 상세 회로도.
도 7은 도 2의 위상 제어부에 관한 상세 회로도.
도 8은 본 발명에 따른 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로써, 특히, 분주된 클럭을 이용하여 외부 명령을 병렬 처리함으로써 클럭 주파수의 증가시 디램의 고속 동작을 실현할 수 있도록 하는 기술이다.
도 1은 종래기술에 따른 반도체 메모리 장치에 관한 구성도이다.
종래의 반도체 메모리 장치는 클럭 발생기(1), 입력버퍼(2), 래치부(3), 명 령 처리 블럭(4), 뱅크 제어 블럭(5) 및 비동기 블럭(6)을 구비한다.
여기서, 클럭 발생기(1)는 외부로부터 인가되는 클럭 CLK에 동기하여 내부 클럭 CLKP를 발생한다. 입력버퍼(2)는 외부로부터 인가되는 명령신호 CMD와 기준전압 Vref을 비교하여 풀전압 레벨(Full voltage level)을 갖는 신호를 노드 ND1에 출력한다.
그리고, 래치부(3)는 클럭 발생기(1)로부터 인가되는 첫번째 내부 클럭 CLKP에 동기하여 노드 ND1의 출력을 래치하여 노드 ND2에 출력한다. 즉, 래치부(3)는 첫번째 내부 클럭 CLKP의 펄스폭 구간동안 노드 ND1에 인가된 데이타를 래치한다.
명령 처리 블럭(4)은 두번째 내부 클럭 CLKP에 동기하여 노드 ND2의 출력을 래치하여 노드 ND3에 출력한다. 뱅크 제어 블럭(5)은 세번째 내부 클럭 CLKP에 동기하여 노드 ND3의 출력을 래치하여 비동기 블럭(6)에 출력한다. 비동기 블럭(6)은 노드 ND4로부터 인가되는 출력신호에 따라 내부의 순차적인 비동기 동작에 의해 특정 프로세싱을 수행한다.
이러한 구성을 갖는 종래의 반도체 메모리 장치는, 외부로부터 인가되는 클럭 CLK을 그대로 사용하거나, 클럭 CLK를 일정한 펄스폭을 갖는 신호로 변경하여 내부 명령 처리 블럭들을 제어한다.
그러나, 이러한 종래의 장치는 고속 동작시 클럭 CLK의 주파수가 1㎓ 이상으로 증가할 경우 외부에서 입력되는 클럭 CLK을 그대로 사용하게 되면 내부 명령 처리 블럭들의 정상적인 동작을 보장하지 못하게 된다.
즉, 명령 처리 블럭(4), 뱅크 제어 블럭(5)이 정상적인 동작을 수행하기 위 해서는 1㎱ 이상의 데이타 프로세싱 시간을 요구한다. 그런데, 클럭 CLK의 주파수가 1㎓ 이상이 되면, 명령 처리 블럭(4)에 래치된 신호가 뱅크 제어 블럭(5)에 전달시 데이타 프로세싱 시간이 충분하지 못하여 정상적인 동작을 수행하기 어려운 문제점이 있다.
본 발명은 반도체 메모리 장치에 관한 것으로써, 특히, 분주된 클럭을 이용하여 외부 명령을 병렬 처리함으로써 클럭 주파수의 증가시 디램의 고속 동작을 실현할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기; 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부; 제 1분주신호 및 제 2분주신호에 동기하여 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 병렬 구조의 복수개의 명령 처리 블럭을 구비하는 제 1명령 처리 수단; 제 1분주신호 및 제 2분주신호에 동기하여 제 1명령 처리 수단으로부터 인가되는 출력신호에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 발생하는 병렬 구조의 복수개의 뱅크 제어 블럭을 구비하는 제 2명령 처리 수단; 및 제 1분주신호 및 제 2분주신호에 따라 제 2명령 처리 수단의 출력 중 어느 하나의 출력을 선택하는 선택부를 구비함을 특징으로 한다.
그리고, 본 발명은 입력신호와 기준전압을 비교하여 풀전압 레벨을 갖는 버퍼링된 입력신호를 출력하는 입력버퍼; 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기; 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부; 제 1분주신호 및 제 2분주신호에 동기하여 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 병렬 구조의 복수개의 명령 처리 블럭을 구비하는 제 1명령 처리 수단; 제 1분주신호 및 제 2분주신호에 동기하여 제 1명령 처리 수단으로부터 인가되는 출력신호에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 발생하는 병렬 구조의 복수개의 뱅크 제어 블럭을 구비하는 제 2명령 처리 수단; 제 1분주신호 및 제 2분주신호의 위상을 제어하여 선택부의 선택을 제어하기 위한 제어신호를 출력하는 위상 제어부; 및 제어신호에 따라 상기 제 2명령 처리 수단의 출력 중 어느 하나의 출력을 선택하는 선택부를 구비함을 특징으로 한다.
또한, 본 발명은 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기; 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부; 제 1분주신호에 동기하여 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 1명령 처리 수단; 제 2분주신호에 동기하여 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 2명령 처리 수단; 및 제 1분주신호 및 제 2분주신호에 따라 제 1명령 처리 수단 및 제 2명령 처리 수단의 출력 중 어느 하나를 선택하는 선택부를 구비함을 특징으로 한다.
또한, 입력신호와 기준전압을 비교하여 풀전압 레벨을 갖는 버퍼링된 입력신호를 출력하는 입력버퍼; 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기; 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부; 제 1분주신호에 동기하여 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 1명령 처리 수단; 제 2분주신호에 동기하여 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 2명령 처리 수단; 제 1분주신호 및 제 2분주신호의 위상을 제어하여 선택부의 선택을 제어하기 위한 제어신호를 출력하는 위상 제어부; 및 제어신호에 따라 제 1명령 처리 수단 및 제 2명령 처리 수단의 출력 중 어느 하나를 선택하는 선택부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
삭제
도 2는 본 발명에 따른 반도체 메모리 장치에 관한 구성도이다.
본 발명은 클럭 발생기(10), 입력버퍼(20), 래치부(30), 명령 처리 블럭 A(40), 명령 처리 블럭 A'(50), 뱅크 제어 블럭 A(60), 뱅크 제어 블럭 A'(70), 선택부(80), 로오 제어 비동기 블럭(90), 컬럼 제어 비동기 블럭(100) 및 위상 제어부(110)를 구비한다.
여기서, 클럭 발생기(10)는 외부로부터 인가되는 클럭 CLK을 분주하여 위상이 서로 반대인 분주신호 PHA,PHB와, 클럭 CLK를 일정 시간 지연한 지연 클럭 CLKD을 발생한다.
입력버퍼(20)는 외부로부터 인가되는 명령신호 CMD와 기준전압 Vref을 비교하여 풀전압 레벨(Full voltage level)을 갖는 신호를 노드 ND5에 출력한다. 여기 서, 본 발명의 실시예는 입력버퍼(20)에 입력되는 입력신호를 명령신호 CMD로 설명하지만 입력버퍼(20)에 인가되는 입력신호는 어드레스 신호일 수도 있다.
그리고, 래치부(30)는 클럭 발생기(10)로부터 인가되는 지연 클럭 CLKD에 동기하여 노드 ND5의 출력을 래치하여 노드 ND6에 출력한다. 이에 따라, 첫번째 지연 클럭 CLKD의 펄스폭 구간동안 노드 ND5에 인가된 데이타를 래치한다.
명령 처리 블럭 A(40)은 분주신호 PHA의 라이징 엣지에 동기하여 노드 ND6의 출력을 래치하고, 임의의 데이타 프로세싱 과정을 통해 노드 ND7에 출력한다. 명령 처리 블럭 A'(50)은 분주신호 PHB의 라이징 엣지에 동기하여 노드 ND6의 출력을 래치하고, 임의의 데이타 프로세싱 과정을 통해 노드 ND8에 출력한다.
또한, 뱅크 제어 블럭 A(60)는 분주신호 PHA의 라이징 엣지에 동기하여 노드 ND7의 출력을 래치하고, 임의의 데이타 프로세싱 과정을 통해 노드 ND9에 출력한다. 뱅크 제어 블럭 A'(70)는 분주신호 PHB의 라이징 엣지에 동기하여 노드 ND8의 출력을 래치하고, 임의의 데이타 프로세싱 과정을 통해 노드 ND10에 출력한다.
선택부(80)는 위상 제어부(110)의 제어에 따라 뱅크 제어 블럭 A(60) 또는 뱅크 제어 블럭 A'(70)의 출력 중 어느 하나를 선택하여 노드 ND11에 출력한다. 로오 제어 비동기 블럭(90)은 노드 ND11로부터 인가되는 출력신호에 따라 내부의 순차적인 비동기 동작을 수행하여 로오 경로를 제어한다. 컬럼 제어 비동기 블럭(100)은 노드 ND11로부터 인가되는 출력신호에 따라 내부의 순차적인 비동기 동작을 수행하여 컬럼 경로를 제어한다.
위상 제어부(110)는 클럭 발생기(10)로부터 인가되는 분주신호 PHA,PHB의 위 상을 제어하여 선택부(80)에 출력한다.
도 3은 본 발명에 따른 반도체 메모리 장치에 관한 다른 실시예이다.
도 3의 실시예는 도 2의 구성에 비해 위상 제어부(110)의 구성이 생략된 구조이다. 이에 따라, 선택부(80)는 위상 제어부(110)를 거치지 않고 분주신호 PHA,PHB를 직접 입력받는다. 그 이외의 구성은 도 2와 동일하므로 그 상세한 설명은 생략하기로 한다.
이러한 구성을 갖는 본 발명은 병렬 구조의 명령 처리 블럭 A,A'(40,50)과 병렬 구조의 뱅크 제어 블럭 A,A'(60,70)을 통해 로오 경로와 컬럼 경로를 각각 분리하여 제어할 수 있게 된다.
즉, 로오 명령신호의 입력시 병렬 구조의 명령 처리 블럭 A(40), 명령 처리 블럭 A'(50)과 병렬 구조의 뱅크 제어 블럭 A(60), 뱅크 제어 블럭 A'(70)을 거쳐 로오 경로를 제어한다. 반면에, 컬럼 명령신호의 입력시 병렬 구조의 명령 처리 블럭 A(40), 명령 처리 블럭 A'(50)과 병렬 구조의 뱅크 제어 블럭 A(60), 뱅크 제어 블럭 A'(70)을 거쳐 컬럼 경로를 제어한다.
도 4는 도 2 및 도 3의 클럭 발생기(10)에 대한 상세 회로도이다.
클럭 발생기(10)는 증폭기(11), 버퍼(12,15,16) 및 D-플립플롭(13,14)를 구비한다.
여기서, 증폭기(11)는 외부로부터 인가되는 클럭 CLK,CLKZ을 증폭한다. 버퍼(12)는 증폭기(11)의 출력을 버퍼링하여 지연 클럭 CLKD를 출력한다.
D-플립플롭(13)은 증폭기(11)에서 출력되는 클럭 CLK에 동기하여 입력신호를 플립플롭시켜 1분주한다. 그리고, D-플립플롭(14)은 증폭기(11)에서 출력되는 클럭 CLK에 동기하여 입력신호를 플립플롭시켜 2분주한다. 여기서, D-플립플롭(13,14)은 리셋신호 RESET의 인가시 초기화 상태가 된다.
버퍼(15)는 D-플립플롭(13)의 출력을 버퍼링하여 분주신호 PHA를 출력한다. 그리고, 버퍼(16)는 D-플립플롭(14)의 출력을 버퍼링하여 분주신호 PHB를 출력한다.
도 5는 도 2 및 도 3의 명령 처리 블럭 A(40), 명령 처리 블럭 A'(50)에 대한 상세 회로도이다.
명령 처리 블럭 A(40)은 앤드게이트 AND1, PMOS트랜지스터 P1~P4, NMOS트랜지스터 N1~N5 및 인버터 IV1를 구비한다.
여기서, 앤드게이트 AND1는 분주신호 PHA와 명령 처리 블럭 A'(50)으로부터 인가되는 출력신호 OUTB를 앤드연산한다. 그리고, 명령 처리 블럭 A(40)은 분주신호 PHA와 출력신호 OUTB가 모두 하이로 입력될 경우 NMOS트랜지스터 N5가 턴온되어 래치부(30)의 출력신호 IN,INB를 래치 및 증폭한다.
또한, 명령 처리 블럭 A'(50)은 앤드게이트 AND2, PMOS트랜지스터 P5~P8, NMOS트랜지스터 N6~N10 및 인버터 IV2를 구비한다.
여기서, 앤드게이트 AND2는 분주신호 PHB와 명령 처리 블럭 A(40)으로부터 인가되는 출력신호 OUTA를 앤드연산한다. 명령 처리 블럭 A'(50)은 분주신호 PHB와 출력신호 OUTA가 모두 하이로 입력될 경우 NMOS트랜지스터 N10가 턴온되어 래치부(30)의 출력신호 IN,INB를 래치 및 증폭한다.
이러한 구성을 갖는 본 발명에서 명령 처리 블럭 A(40), 명령 처리 블럭 A'(50)은 명령 처리 블럭 A(40)의 출력신호 OUTA가 명령 처리 블럭 A'(50)에 입력되고, 명령 처리 블럭 A'(50)의 출력신호 OUTB가 명령 처리 블럭 A(40)에 입력된다.
이에 따라, 명령 처리 블럭 A(40)이 동작 상태일 경우 명령 처리 블럭 A(40)의 출력신호 OUTA가 로우가 된다. 이때, 명령 처리 블럭 A'(50)의 앤드게이트 AND2에 출력신호 OUTA가 로우 상태로 입력되기 때문에 다음 클럭이 입력되기 이전까지 명령 처리 블럭 A'(50)이 동작하지 않게 된다.
반면에, 명령 처리 블럭 A'(50)이 동작 상태일 경우 명령 처리 블럭 A'(50)의 출력신호 OUTB가 로우가 된다. 이때, 명령 처리 블럭 A(40)의 앤드게이트 AND1에 출력신호 OUTB가 로우 상태로 입력되기 때문에 다음 클럭이 입력되기 이전까지 명령 처리 블럭 A'(50)이 동작하지 않게 된다.
따라서, 외부의 클럭 CLK에 의해 데이타를 래치할 경우 명령 처리 블럭 A(40)과 명령 처리 블럭 A'(50) 사이에 분주된 클럭의 중첩으로 인해 발생하는 글리치(Glitch)를 방지할 수 있도록 한다.
도 6은 도 2 및 도 3의 선택부(80)에 관한 상세 회로도이다.
선택부(80)는 노아게이트 NOR1,NOR2, 인버터 IV3,IV4, 전송게이트 T1~T4 및 래치 R1,R2를 구비한다.
여기서, 노아게이트 NOR1는 분주신호 PHA와 전송게이트 T3의 출력을 노아연산한다. 인버터 IV3는 노아게이트 NOR1의 출력을 반전한다. 전송게이트 T1는 노 아게이트 NOR1의 출력 상태에 따라 뱅크 제어 블럭 A(60)으로부터 인가되는 신호를 선택적으로 출력한다. 래치 R1는 인버터 IV5,IV6을 구비하여 전송게이트 T1의 출력을 일정시간 동안 래치한다. 전송게이트 T2는 노아게이트 NOR1의 출력 상태에 따라 래치 R1로부터 인가되는 신호를 선택적으로 출력한다.
또한, 노아게이트 NOR2는 분주신호 PHB와 전송게이트 T1의 출력을 노아연산한다. 인버터 IV4는 노아게이트 NOR2의 출력을 반전한다. 전송게이트 T3는 노아게이트 NOR2의 출력 상태에 따라 뱅크 제어 블럭 A'(70)으로부터 인가되는 신호를 선택적으로 출력한다. 래치 R2는 인버터 IV7,IV8을 구비하여 전송게이트 T3의 출력을 일정시간 동안 래치한다. 전송게이트 T4는 노아게이트 NOR2의 출력 상태에 따라 래치 R2로부터 인가되는 신호를 선택적으로 출력한다.
여기서, 선택부(80)는 멀티플렉서로 구성됨이 바람직하며, 분주신호 PHA,PHB와 뱅크 제어 블럭 A(60), 뱅크 제어 블럭 A'(70)으로부터 인가되는 신호에 따라 1사이클*0.8의 펄스폭을 갖는 신호 OUT를 노드 ND11에 출력한다.
도 7은 도 2의 위상 제어부(110)에 관한 상세 회로도이다.
위상 제어부(110)는 지연부(111,112), 앤드게이트 AND3,AND4 및 오아게이트 OR를 구비한다.
지연부(111)는 분주신호 PHA를 일정시간 지연한다. 앤드게이트 AND3는 분주신호 PHA와 지연부(111)의 출력을 앤드연산한다. 지연부(112)는 분주신호 PHB를 일정시간 지연한다. 앤드게이트 AND4는 분주신호 PHB와 지연부(112)의 출력을 앤드연산한다. 오아게이트 OR는 앤드게이트 AND3,AND4의 출력을 오아연산하여 선택 부(80)에 출력한다.
여기서, 위상 제어부(110)는 분주신호 PHA,PHB를 오아게이트 OR에 의해 오아연산하여 출력하기 때문에 분주신호 PHA와 분주신호 PHB의 오버랩 구간이 발생하지 않게 된다.
또한, 도 3의 실시예에서와 같이 위상 제어부(110)가 생략될 경우 분주신호 PHA,PHB의 오버랩 구간이 존재할 수 있다. 하지만, 분주신호 PHA,PHB의 오버랩 구간이 존재하더라도 디램의 동작에서 연속적인 로오, 컬럼 명령이 입력되지 않는다면 정상적인 동작을 수행할 수 있게 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 클럭 CLK의 라이징 엣지에 얼라인(Align)되어 엑티브 명령 ACT B0, 라이트 명령 WT B2이 연속적으로 입력된다. 클럭 발생기(10)는 클럭 CLK를 일정시간 지연하여 지연 클럭 CLKD을 발생하고, 지연클럭 CLKD를 분주하여 분주신호 PHA,PHB를 발생한다.
입력버퍼(20)는 입력된 명령 신호 CMD와 기준전압 Vref와 비교하여 이를 버퍼링한 후 래치부(30)에 출력한다. 그리고, 래치부(30)는 지연 클럭 CLKD에 동기하여 입력버퍼(20)로부터 인가되는 신호를 일정시간 래치한다.
이후에, 명령 처리 블럭 A(40)는 분주신호 PHA에 동기하여 래치부(30)로부터 인가되는 신호를 일정시간 래치하고, 분주신호 PHA의 한 주기동안 임의의 데이타 프로세싱 과정을 수행한다. 그리고, 명령 처리 블럭 A'(50)은 분주신호 PHA와 위 상이 반대인 분주신호 PHB에 동기하여 래치부(30)로부터 인가되는 신호를 일정시간 래치하고, 분주신호 PHB의 한 주기동안 임의의 데이타 프로세싱 과정을 수행한다.
여기서, 명령 처리 블럭 A(40)과 명령 처리 블럭 A'(50)은 래치부(30)의 출력을 일정시간 래치하고 증폭하는 래치 증폭기로 구성됨이 바람직하다. 이에 따라, 상술된 임의의 데이타 프로세싱 과정은 로오 경로 및 컬럼 경로를 동기적으로 제어하기 위한 래치 증폭 과정에 해당한다. 또한, 로오 경로의 갯수는 뱅크의 갯수와 동일하게 구비될 수 있다.
이어서, 뱅크 제어 블럭 A(60)은 분주신호 PHA의 다음 한 주기동안 명령 처리 블럭 A(40)으로부터 인가된 신호를 래치하여 노드 ND9에 출력한다. 그리고, 뱅크 제어 블럭 A'(70)은 분주신호 PHB의 다음 한 주기동안 명령 처리 블럭 A'(50)으로부터 인가된 신호를 래치하여 노드 ND10에 출력한다.
여기서, 뱅크 제어 블럭 A(60)과 뱅크 제어 블럭 A'(70)은 로오 또는 컬럼 경로의 제어를 위해 명령 처리 블럭 A(40)과 명령 처리 블럭 A'(50)으로부터 인가되는 신호에 따라 뱅크 제어신호들을 생성한다.
위상 제어부(110)는 분주신호 PHA,PHB에 동기하여 노드 ND9, ND10의 출력 중 어느 하나를 선택하기 위한 제어신호를 선택부(80)에 출력한다. 이에 따라, 선택부(80)는 위상 제어부(110)로부터 인가되는 제어신호에 따라 엑티브 명령 ACT B0, 라이트 명령 WT B2, 라이트 명령 WT B3, 엑티브 명령 ACT B1, 라이트 명령 WT B0을 로오 제어 비동기 블럭(90)과 컬럼 제어 비동기 블럭(100)에 순차적으로 출력한다.
이때, 선택부(80)는 위상 제어부(110)로부터 인가되는 제어신호에 따라 뱅크 제어 블럭 A(60), 뱅크 제어 블럭 A'(70) 중 어느 하나의 출력만을 선택하게 된다.
이어서, 로오 제어 비동기 블럭(90)은 선택부(80)로부터 인가되는 신호 OUT에 따라 비동기적인 로오 명령을 수행한다. 그리고, 컬럼 제어 비동기 블럭(100)은 선택부(80)로부터 인가되는 신호 OUT에 따라 비동기적인 컬럼 명령을 수행한다.
이러한 본 발명에서 디램의 코어 동작을 규정하는 tRRD(2tck 이상), tCCD(2tck) 스펙에서는 로오 및 컬럼 명령의 실질적인 코어 동작 주파수를 500㎒ 이하로 제한한다. 이에 따라, 고주파수(1㎓ 이상)의 연속적인 명령신호가 디램에 인가될 경우에도 외부 입력신호를 병렬 처리하여 정상적인 디램의 코어 동작을 수행할 수 있도록 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 분주된 클럭을 이용하여 외부 명령을 병렬 처리함으로써 클럭 주파수의 증가시 디램의 동작 속도를 향상시킴과 동시에 고속 동작으로 인한 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.

Claims (18)

  1. 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 상기 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기;
    상기 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부;
    상기 제 1분주신호 및 상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 병렬 구조의 복수개의 명령 처리 블럭을 구비하는 제 1명령 처리 수단;
    상기 제 1분주신호 및 상기 제 2분주신호에 동기하여 상기 제 1명령 처리 수단으로부터 인가되는 출력신호에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 발생하는 병렬 구조의 복수개의 뱅크 제어 블럭을 구비하는 제 2명령 처리 수단; 및
    상기 제 1분주신호 및 상기 제 2분주신호에 따라 상기 제 2명령 처리 수단의 출력 중 어느 하나의 출력을 선택하는 선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 입력신호와 기준전압을 비교하여 풀전압 레벨을 갖는 버퍼링된 입력신호를 출력하는 입력버퍼;
    입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 상기 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기;
    상기 지연클럭에 동기하여 상기 버퍼링된 입력신호를 일정시간 래치하는 래치부;
    상기 제 1분주신호 및 상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 병렬 구조의 복수개의 명령 처리 블럭을 구비하는 제 1명령 처리 수단;
    상기 제 1분주신호 및 상기 제 2분주신호에 동기하여 상기 제 1명령 처리 수단으로부터 인가되는 출력신호에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 발생하는 병렬 구조의 복수개의 뱅크 제어 블럭을 구비하는 제 2명령 처리 수단;
    상기 제 1분주신호 및 상기 제 2분주신호의 위상을 제어하여 선택부의 선택을 제어하기 위한 제어신호를 출력하는 위상 제어부; 및
    상기 제어신호에 따라 상기 제 2명령 처리 수단의 출력 중 어느 하나의 출력을 선택하는 상기 선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 위상 제어부는
    상기 제 1분주신호를 일정시간 지연하는 제 1지연부;
    상기 제 1분주신호와 상기 제 1지연부의 출력을 논리연산하는 제 1앤드게이트;
    상기 제 2분주신호를 일정시간 지연하는 제 2지연부;
    상기 제 2분주신호와 상기 제 2지연부의 출력을 논리연산하는 제 2앤드게이트; 및
    상기 제 1앤드게이트 및 상기 제 2앤드게이트의 출력을 오아연산하는 오아게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제 1명령 처리 수단은
    상기 제 1분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하여 제 1출력신호를 출력하는 제 1명령 처리 블럭; 및
    상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하여 제 2출력신호를 출력하는 제 2명령 처리 블럭을 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제 1명령 처리 블럭과 상기 제 2명령 처리 블럭은 상기 제 1출력신호 및 상기 제 2출력신호가 상호 반대 블럭의 입력신호로 입력되어 상기 제 1명령 처리 블럭과 상기 제 2명령 처리 블럭 중 어느 하나만 동작하도록 제어됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제 1명령 처리 블럭은 상기 제 1분주신호와 상기 제 2출력신호가 모두 인에이블 될 경우 상기 래치부의 출력을 래치 및 증폭하여 상기 제 1출력신호를 디스에이블시키는 제 1래치 증폭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항 또는 제 6항에 있어서, 상기 제 2명령 처리 블럭은 상기 제 2분주신호와 상기 제 1출력신호가 모두 인에이블 될 경우 상기 래치부의 출력을 래치 및 증폭하여 상기 제 2출력신호를 디스에이블시키는 제 2래치 증폭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 제 2명령 처리 수단은
    상기 제 1분주신호에 동기하여 상기 제 1명령 처리 수단의 출력에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 출력하는 제 1뱅크 제어 블럭; 및
    상기 제 2분주신호에 동기하여 상기 제 1명령 처리 수단의 출력에 따라 로오 및 컬럼 경로를 제어하기 위한 제어신호를 출력하는 제 2뱅크 제어 블럭을 구비함 을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 클럭 발생기는
    상기 입력클럭을 증폭 및 버퍼링하여 상기 지연 클럭을 출력하는 증폭기;
    상기 증폭기의 출력 클럭에 동기하여 상기 지연 클럭을 분주하는 플립플롭부; 및
    상기 플립플롭부의 출력을 버퍼링하여 상기 제 1분주신호 및 상기 제 2분주신호를 출력하는 버퍼부를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 선택부는
    상기 제 1분주신호와 상기 제 2명령 처리 수단의 제 1출력신호에 따라 상기 제 2명령 처리 수단으로부터 인가되는 제 2출력신호를 선택하는 제 1선택부; 및
    상기 제 2분주신호와 상기 제 2명령 처리 수단의 제 2출력신호에 따라 상기 제 2명령 처리 수단으로부터 인가되는 상기 제 1출력신호를 선택하는 제 2선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 1선택부는
    상기 제 1분주신호와 상기 제 1출력신호를 논리연산하는 제 1논리부;
    상기 제 1논리부의 출력 상태에 따라 상기 제 2출력신호의 출력을 선택적으로 제어하는 제 1전송게이트;
    상기 제 1전송게이트의 출력을 래치하는 제 1래치부; 및
    상기 제 1논리부의 출력 상태에 따라 상기 제 1래치부의 출력을 선택적으로 제어하는 제 2전송게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 제 2선택부는
    상기 제 2분주신호와 상기 제 2출력신호를 논리연산하는 제 2논리부;
    상기 제 2논리부의 출력 상태에 따라 상기 제 1출력신호의 출력을 선택적으로 제어하는 제 3전송게이트;
    상기 제 3전송게이트의 출력을 래치하는 제 2래치부; 및
    상기 제 2논리부의 출력 상태에 따라 상기 제 2래치부의 출력을 선택적으로 제어하는 제 4전송게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제 1항에 있어서,
    상기 선택부의 출력에 따라 비동기적인 로오 명령을 수행하는 로오 제어 비동기 블럭; 및
    상기 선택부의 출력에 따라 비동기적인 컬럼 명령을 수행하는 컬럼 제어 비동기 블럭을 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 상기 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기;
    상기 지연클럭에 동기하여 버퍼링된 입력신호를 일정시간 래치하는 래치부;
    상기 제 1분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 1명령 처리 수단;
    상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 2명령 처리 수단; 및
    상기 제 1분주신호 및 상기 제 2분주신호에 따라 상기 제 1명령 처리 수단 및 상기 제 2명령 처리 수단의 출력 중 어느 하나를 선택하는 선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 제 1명령 처리 수단과 상기 제 2명령 처리 수단은 각각의 출력이 상기 제 1명령 처리 수단과 상기 제 2명령 처리 수단으로 교차 입력되어 상기 제 1명령 처리 수단과 상기 제 2명령 처리 수단 중 어느 하나만 동작하도록 제어됨을 특징으로 하는 반도체 메모리 장치.
  16. 입력신호와 기준전압을 비교하여 풀전압 레벨을 갖는 버퍼링된 입력신호를 출력하는 입력버퍼;
    입력클럭을 일정시간 지연하여 지연 클럭을 발생하고, 상기 입력 클럭을 분주하여 위상이 서로 반대인 제 1분주신호와 제 2분주신호를 출력하는 클럭 발생기;
    상기 지연클럭에 동기하여 상기 버퍼링된 입력신호를 일정시간 래치하는 래치부;
    상기 제 1분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 1명령 처리 수단;
    상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호에 따라 소정의 동작 명령을 처리하는 제 2명령 처리 수단;
    상기 제 1분주신호 및 상기 제 2분주신호의 위상을 제어하여 선택부의 선택을 제어하기 위한 제어신호를 출력하는 위상 제어부; 및
    상기 제어신호에 따라 상기 제 1명령 처리 수단 및 상기 제 2명령 처리 수단의 출력 중 어느 하나를 선택하는 선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  17. 제 14항에 있어서, 상기 제 1명령 처리 수단은
    상기 제 1분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 제 1명령 처리 블럭; 및
    상기 제 1분주신호에 동기하여 상기 제 1명령 처리 블럭의 출력에 따라 로오 및 컬럼 경로를 제어하기 위한 뱅크 제어신호를 출력하는 제 1뱅크 제어 블럭을 구비함을 특징으로 하는 반도체 메모리 장치.
  18. 제 14항에 있어서, 상기 제 2명령 처리 수단은
    상기 제 2분주신호에 동기하여 상기 래치부로부터 인가되는 출력신호를 래치 및 증폭하는 제 2 명령 처리 블럭; 및
    상기 제 2분주신호에 동기하여 상기 제 2명령 처리 블럭의 출력에 따라 로오 및 컬럼 경로를 제어하기 위한 뱅크 제어신호를 출력하는 제 2뱅크 제어 블럭을 구비함을 특징으로 하는 반도체 메모리 장치.
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