KR100798766B1 - 클럭 제어 장치 - Google Patents

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Abstract

본 발명은 클럭 제어 장치에 관한 것으로서, 특히, 반도체 메모리의 프리차지/스탠바이 상태에서 내부 클럭의 토글링에 의한 전류소모를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 내부 명령신호에 따라 입력 어드레스를 트리거하여 제 1어드레스를 출력하는 셋트 회로부와, 직렬 연결된 복수개의 플립플롭을 구비하여, 복수개의 플립플롭 중 일부 플립플롭은 내부클럭에 동기하여 제 1어드레스를 플립플롭시켜 제 2어드레스를 출력하고, 나머지 플립플롭은 동기클럭에 동기하여 제 2어드레스를 순차적으로 플립플롭시켜 내부 어드레스를 출력하는 쉬프트 레지스터와, 각 뱅크의 활성화 여부를 나타내는 액티브 제어신호와 프리차지 제어신호의 상태에 따라 액티브신호를 출력하는 액티브신호 발생부, 및 내부클럭과 액티브신호에 따라 동기클럭을 생성하는 클럭발생부를 포함한다.
클럭, 액티브, 플립플롭, 라이트, 프리차지

Description

클럭 제어 장치{Device for controlling clock}
도 1은 종래의 클럭 제어 장치에 관한 구성도.
도 2는 종래의 클럭 제어 장치에 관한 동작 타이밍도.
도 3은 본 발명에 따른 클럭 제어 장치의 구성도.
도 4는 도 3의 셋트 회로부에 관한 상세 회로도.
도 5는 도 3의 쉬프트 레지스터에 관한 상세 회로도.
도 6은 도 3의 액티브신호 발생부에 관한 상세 회로도.
도 7은 도 3의 클럭발생부에 관한 상세 회로도.
도 8은 본 발명에 따른 클럭 제어 장치의 동작 타이밍도.
도 9는 본 발명에 따른 클럭 제어 장치의 다른 실시예.
본 발명은 클럭 제어 장치에 관한 것으로서, 특히, 반도체 메모리의 프리차지/스탠바이 상태에서 내부 클럭의 토글링에 의한 전류소모를 감소시킬 수 있도록 하는 기술이다.
일반적으로 반도체 메모리의 동작은 클럭에 동기화되어 처리된다. 또한, 메모리 시스템의 성능을 향상시키기 위해 고속 동작 메모리의 필요성이 대두되고 있다. 이러한 고속 동작은 클럭의 진동수를 작게 하는 것으로 진행되고 있으며, 이과정에서 반도체 메모리 내부에서의 클럭의 천이에 의한 전류 소모가 갈수록 증가되고 있다. 따라서, 고속동작이 가능할 뿐만 아니라 저전력을 소모하는 메모리의 특성이 경쟁력을 판단하는 척도가 되고 있다.
도 1의 종래의 클럭 제어 장치에 관한 구성도이다.
종래의 클럭 제어 장치는 셋트 회로부(10)와 쉬프트 레지스터(20)를 구비한다. 여기서, 셋트 회로부(10)는 카스신호 CASP에 따라 입력 어드레스 Ai를 셋팅하여 어드레스 AYi를 출력한다. 그리고, 쉬프트 레지스터(20)는 직렬 연결된 복수개의 D-플립플롭 DFF1~DFF4을 구비한다. 복수개의 D-플립플롭 DFF1~DFF4은 내부클럭 iCLK에 동기하여 어드레스 AYi를 순차적으로 플립플롭시켜 어드레스 AYI_x를 출력한다.
이러한 구성을 갖는 종래의 클럭 제어 장치는 저주파 클럭에 의해 동작하는 반도체 메모리에서, 외부 클럭에 동기되어 입력되는 신호를 내부클럭 iCLK에 동기화시킨다. 이때, 외부클럭에 동기되는 신호가 인식되는 클럭으로부터 내부클럭 iCLK에 재동기화되는 간격을 내부 레이턴시(Latency)라 정의한다.
특히, DDR3 SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 메모리에서는 내부 레이턴시를 클럭 주기에 따라 사용자가 임의로 적절하게 프로그래밍하여 사용할 수 있다.
도 2의 동작 타이밍도에서 보는 바와 같이, DDR3 SDRAM에서 액티브 명령 ACT 이후에 다음 클럭 CLK에 동기하여 라이트 명령 WT가 입력되고, 일정 지연시간 이후에 데이타의 입력이 이루어진다. 그리고, 데이타가 입력된 이후에 비로소 실제 디램의 코아(CORE) 영역에 라이트 동작을 수행하게 된다.
이러한 경우 실제 디램의 코아영역에서 라이트 동작이 시작되는 시점에서, 라이트 명령 WT의 인가시에 입력된 어드레스 정보들을 인식할 수 있도록 하기 위해 내부 레이턴시 만큼 어드레스 정보를 전달시켜야만 한다.
이를 위해, 라이트 명령 WT의 입력시 그 클럭 CLK에 동기된 카스신호 CASP에 따라 외부의 입력 어드레스 Ai를 트리거(Trigger)하여 어드레스 AYi를 출력한다. 그리고, 복수개의 D-플립플롭 DFF1~DFF4은 내부클럭 iCLK에 동기하여 트리거된 어드레스 AYi를 순차적으로 플립플롭시켜 어드레스 AYI_x를 출력한다. 즉, 디램의 코아영역에서 라이트 동작을 수행하는 클럭 CLK에 동기하여 인에이블되는 카스신호 CASP_WT에 따라 어드레스 AYi를 순차적으로 플립플롭시킨다.
그런데, 이러한 구성을 갖는 종래의 클럭 제어 장치는, 내부클럭 iCLK이 현재 칩의 상태에 관계없이 항상 D-플립플롭 DFF에 입력되어 동작하게 된다. 이에 따라, 내부클럭 iCLK이 주기적으로 진동하면 이에 따른 전류 소모가 증가하게 되는 문제점이 있다.
이때, 도 1에서와 같이 하나의 쉬프트 레지스터(20)를 동작시키는 경우에는 이로 인한 전류의 소모량이 미미하다. 하지만, 실제 디램은 다수의 어드레스 및 명령신호가 동시에 처리되어야 하므로, 디램 내부에는 도 1과 같은 구성의 회로가 상당수 존재하게 된다. 따라서, 메모리가 점점 고속화되면서 이에 따른 전류의 소모가 더욱 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 외부에서 입력되는 명령신호와 어드레스가 내부 레이턴시 이후에 코아에 인가되도록 하는 반도체 메모리에서, 액티브 상태에서만 내부클럭이 토글링하도록 제어하여 프리차지/스탠바이 상태에서 내부클럭의 토글링에 의한 전류 소모를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 클럭 제어 장치는, 내부 명령신호에 따라 입력 어드레스를 트리거하여 제 1어드레스를 출력하는 셋트 회로부; 직렬 연결된 복수개의 플립플롭을 구비하여, 복수개의 플립플롭 중 일부 플립플롭은 내부클럭에 동기하여 제 1어드레스를 플립플롭시켜 제 2어드레스를 출력하고, 나머지 플립플롭은 동기클럭에 동기하여 제 2어드레스를 순차적으로 플립플롭시켜 내부 어드레스를 출력하는 쉬프트 레지스터; 각 뱅크의 활성화 여부를 나타내는 액티브 제어신호와 프리차지 제어신호의 상태에 따라 액티브신호를 출력하는 액티브신호 발생부; 및 내부클럭과 액티브신호에 응답하여 동기클럭을 생성하는 클럭발생부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 내부 명령신호에 따라 입력 어드레스를 트리거하여 제 1어드레스를 출력하는 셋트 회로부; 직렬 연결된 복수개의 플립플롭을 구비하여, 복수개의 플립플롭 중 일부 플립플롭은 내부클럭에 동기하여 제 1어드레스를 플립플롭시켜 제 2어드레스를 출력하고, 나머지 플립플롭은 동기클럭에 동기하여 제 2어드레스를 순차적으로 플립플롭시켜 내부 어드레스를 출력하는 쉬프트 레지스터; 각 뱅크의 활성화 여부를 나타내는 액티브 제어신호와 프리차지 제어신호의 상태에 따라 액티브신호를 출력하는 액티브신호 발생부; 내부클럭에 동기하여 액티브신호를 플립플롭시켜 지연된 액티브신호를 출력하는 플립플롭부; 및 내부클럭과 지연된 액티브신호에 응답하여 상기 동기클럭을 생성하는 클럭발생부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 클럭 제어 장치에 관한 구성도이다.
본 발명은 셋트 회로부(100), 쉬프트 레지스터(200), 액티브신호 발생부(300) 및 클럭발생부(400)를 구비한다.
여기서, 셋트 회로부(100)는 카스신호 CASP에 따라 입력 어드레스 Ai를 트리거(Triger)하여 어드레스 AYi를 출력한다. 그리고, 쉬프트 레지스터(200)는 직렬 연결된 복수개의 D-플립플롭 DFF1~DFF4을 구비한다.
복수개의 D-플립플롭 DFF1~DFF4 중에서 D-플립플롭 DFF1은 내부클럭 iCLK에 동기하여 어드레스 AYi를 플립플롭시켜 내부 어드레스 Ayi_a를 출력한다. 그리고, D-플립플롭 DFF2은 내부클럭 iCLK에 동기하여 어드레스 Ayi_a를 플립플롭시켜 내부 어드레스 Ayi_b를 출력한다. 또한, 복수개의 D-플립플롭 DFF3,DFF4은 동기클럭 SCLK에 동기하여 내부 어드레스 Ayi_b를 플립플롭시켜 내부 어드레스 AYI_x를 출력한다.
그리고, 액티브신호 발생부(300)는 액티브 제어신호 ACTP<0:i>와 프리차지 제어신호 PCGP<0:i>에 따라 액티브신호 RATVD를 출력하여 메모리가 액티브 상태임을 나타낸다. 또한, 클럭발생부(400)는 내부클럭 iCLK와 액티브신호 RATVD에 따라 동기클럭 SCLK을 생성한다.
도 4는 도 3의 셋트회로부(100)에 관한 상세 회로도이다.
셋트회로부(100)는 전송게이트 T1과 복수개의 인버터 IV1~IV5를 구비한다. 여기서, 전송게이트 T1는 카스신호 CASP와 인버터 IV1에 의해 반전된 카스신호 CASP에 따라 입력 어드레스 Ai를 선택적으로 출력한다. 그리고, 인버터 IV3,IV4는 전송게이트 T1의 출력신호를 일정시간 래치한다. 또한, 인버터 IV5는 인버터 IV3,IV4로 구성된 래치의 출력을 반전하여 내부 어드레스 AYi를 출력한다.
도 5는 도 3의 쉬프트 레지스터(200)에 관한 상세 회로도이다.
D-플립플롭 DFF은 전송게이트 T2,T3와 복수개의 인버터 IV6~IV10를 구비한다. 여기서, 전송게이트 T2는 내부클럭 iCLK과 인버터 IV6에 의해 반전된 내부클럭 iCLK에 따라 내부 어드레스 AYi를 선택적으로 출력한다. 그리고, 인버터 IV7,IV8는 전송게이트 T2의 출력신호를 일정시간 래치한다.
또한, 전송게이트 T3는 내부클럭 iCLK과 인버터 IV6에 의해 반전된 내부클럭 iCLK에 따라 전송게이트 T2와 상보적으로 동작하여 인버터 IV7,IV8로 구성된 래치의 출력을 선택적으로 제어한다. 인버터 IV9,IV10로 구성된 래치는 전송게이트 T3의 출력을 래치하여 출력신호 OUT를 출력한다.
도 6은 도 3의 액티브신호 발생부(300)에 관한 상세 회로도이다.
액티브신호 발생부(300)는 복수개의 액티브 제어부(310~330)와 논리연산부(340)를 구비한다. 각각의 액티브 제어부(310~330)는 액티브 제어신호 ACTP<0:i>와 프리차지 제어신호 PCGP<0:i>를 각각 논리연산한다. 여기서, 복수개의 액티브 제어부(310~330)는 그 구성이 동일하므로 본 발명에서는 액티브 제어부(310)의 상세 구성을 그 실시예로 설명하기로 한다.
액티브 제어부(310)는 인버터 IV11와 낸드게이트 ND1,ND2를 구비한다. 여기서, 낸드게이트 ND1는 인버터 IV11에 의해 반전된 액티브 제어신호 ACTP<0>와 낸드게이트 ND2의 출력을 낸드연산한다. 그리고, 낸드게이트 ND2는 프리차지 제어신호 PCGP<0>와 낸드게이트 ND1의 출력을 낸드연산한다.
또한, 논리연산부(340)는 노아게이트 NOR1와 인버터 IV12를 구비한다. 여기서, 노아게이트 NOR1는 복수개의 액티브 제어부(310~330)의 출력을 노아연산한다. 그리고, 인버터 IV12는 노아게이트 NOR1의 출력을 반전하여 액티브신호 RATVD를 출력한다.
도 7은 도 3의 클럭발생부(400)에 관한 상세 회로도이다.
클럭발생부(400)는 낸드게이트 ND3와 인버터 IV13를 구비한다. 여기서, 낸드게이트 ND3는 내부클럭 iCLK와 액티브신호 RATVD를 낸드연산한다. 그리고, 인버 터 IV13는 낸드게이트 ND3의 출력을 반전하여 동기클럭 SCLK을 생성한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 셋트 회로부(100)는 카스신호 CASP의 활성화시 클럭신호 CLK에 동기되어 입력되는 입력 어드레스 Ai를 래치하여 어드레스 AYi를 출력한다. 즉, 외부에서 입력되는 입력 어드레스 Ai를 내부 명령신호(라이트 또는 리드명령)에 의해 생성되는 카스신호 CASP에 의해 감지되도록 한다.
이어서, 쉬프트 레지스터(200)는 내부클럭 iCLK에 동기하여 어드레스 AYi를 플립플롭시켜 내부 어드레스 Ayi_b를 출력하고, 동기클럭 SCLK에 동기하여 어드레스 Ayi_b를 순차적으로 플립플롭시켜 내부 어드레스 AYI_x를 출력한다.
한편, 다수개의 뱅크(Bank)로 구성된 디램은 뱅크별로 액티브 동작이 수행될 수 있다. 따라서, 액티브신호 발생부(300)는 뱅크의 액티브 상태 정보를 각각 제어하는 복수개의 액티브 제어부(310~330)를 구비한다.
이러한 액티브신호 발생부(300)는 액티브 제어신호 ACTP<0:i>와 프리차지 제어신호 PCGP<0:i>를 각각 논리연산하여 메모리가 액티브 상태임을 알리는 액티브신호 RATVD를 출력하게 된다. 따라서, 액티브신호 RATVD는 모든 뱅크가 프리차지 상태일 경우 로우가 되고, 복수개의 뱅크 중 어느 하나의 뱅크라도 액티브 상태가 되면 하이로 활성화된다.
이어서, 클럭 발생부(400)는 이러한 액티브신호 RATVD와 내부클럭 iCLK에 따라 동기클럭 SCLK를 생성하게 된다. 즉, 액티브신호 RATVD가 활성화 상태일 경우에 내부클럭 iCLK을 동기클럭 SCLK으로서 출력한다.
이러한 본 발명은 내부클럭 iCLK와 동기클럭 SCLK의 2개의 클럭에 따라 쉬프트 레지스터(200)의 동작을 제어하게 된다. 즉, 액티브신호 RATVD는 외부 액티브 명령인 액티브 제어신호 ACTP에 따라 활성화된다. 따라서, 고속동작시에는 액티브 제어신호 ACTP가 입력되는 클럭 CLK으로부터의 내부적인 지연시간이 수 클럭(tA)에 이르게 된다.
따라서, 전류 소모를 줄이기 위해 칩이 액티브 상태일 경우에만 동작하는 동기클럭 SCLK은 이 지연시간 이후에만 발생하게 된다. 이러한 경우 쉬프트 레지스터(200)의 모든 D-플립플롭 DFF1~DFF4을 동기클럭 SCLK에 동기시켜 제어하게 될 경우, 첫번째 D-플립플롭 DFF1은 셋트회로부(100)의 출력인 내부 어드레스 AYi를 tA의 지연시간 이후에 발생한 동기클럭 SCLK에 의해 감지하게 된다. 이러한 경우, 실제적으로 유효한 정보의 전달이 재동기화 되어야 하는 시점보다 느리게 되어 오동작이 발생하게 된다.
따라서, 본 발명은 고속동작을 보증하기 위해 내부클럭 iCLK과 동기클럭 SCLK을 분리하여 쉬프트 레지스터(200)의 동작을 제어하게 된다. 이때, tA 지연시간은 PVT(Process, Voltage, Temperature)에 따라 변동하게 되므로, 이 지연시간 이후에 실제적으로 동기클럭 SCLK이 발생하는 상황에 따라 내부클럭 iCLK과 동기클럭 SCLK을 분배하게 된다.
결국, 본 발명은 고속동작에서의 프리차지 상태에서 과도하게 동작하는 클럭을 적절히 제어하여, 프리차지 상태에서의 전류 소모(SDRAM에서 평균 전류 소모는 IDD2N으로 규정함)를 억제할 수 있도록 한다.
도 9는 본 발명에 따른 클럭 제어 장치의 다른 실시예이다.
도 9의 실시예는 셋트 회로부(100), 쉬프트 레지스터(200), 액티브신호 발생부(300), 클럭발생부(400) 및 D-플립플롭(500)을 구비한다.
이러한 구성을 갖는 도 9의 실시예는 도 3의 구성에 비해 D-플립플롭(500)을 더 구비한다. D-플립플롭(500)은 액티브 신호 발생부(300)로부터 출력된 액티브신호 RATV를 플립플롭하여 지연된 액티브 신호 RATVD를 출력한다. 이에 따라, 클럭발생부(400)로 입력되는 액티브 신호 RATVD가 내부클럭 iCLK의 폴링에지에 동기되어 동기클럭 SCLK를 더욱 안정되게 발생할 수 있다.
즉, 액티브 신호 RATVD가 내부클럭 iCLK에 동기될 경우, 액티브 신호 RATVD는 내부적인 지연요소에 의해 지연된 신호이고, 내부클럭 iCLK는 외부 클럭에 따라 연동하는 내부클럭 신호이다. 따라서, 액티브 신호 RATVD가 하이로 활성화되는 시점에서 내부클럭 iCLK가 하이가 되는 상태가 존재할 수 있다. 이러한 경우 동기클럭 SCLK은 완전한 펄스폭을 가지지 못하는 글리츠(Glitch)성 신호로 발생될 수 있다.
이에 따라, 도 9의 실시예는 내부클럭 iCLK에 동기되는 D-플립플롭(500)과, 동기클럭 SCLK에 동기되는 쉬프트 레지스터(200)의 D-플립플롭 DFF을 별도로 구분하여 클리츠성 동기클럭 SCLK에 의한 오동작을 방지할 수 있도록 한다.
한편, 본 발명의 실시예에서는 입력신호를 어드레스 Ai로 설명하였지만, 본 발명은 이에 한정되지 않고 입력신호가 어드레스, 제어신호 또는 데이타일 수도 있 다.
이상에서 설명한 바와 같이, 본 발명은 외부에서 입력되는 명령신호와 어드레스가 내부 레이턴시 이후에 코아에 인가되도록 하는 반도체 메모리에서, 액티브 상태에서만 내부클럭이 토글링하도록 제어하여 프리차지/스탠바이 상태에서 내부클럭의 토글링에 의한 전류 소모를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 내부 명령신호에 따라 입력 어드레스를 트리거하여 제 1어드레스를 출력하는 셋트 회로부;
    직렬 연결된 복수개의 플립플롭을 구비하여, 상기 복수개의 플립플롭 중 일부 플립플롭은 내부클럭에 동기하여 상기 제 1어드레스를 플립플롭시켜 제 2어드레스를 출력하고, 나머지 플립플롭은 동기클럭에 동기하여 상기 제 2어드레스를 순차적으로 플립플롭시켜 내부 어드레스를 출력하는 쉬프트 레지스터;
    각 뱅크의 활성화 여부를 나타내는 액티브 제어신호와 프리차지 제어신호의 상태에 따라 액티브신호를 출력하는 액티브신호 발생부; 및
    상기 내부클럭과 상기 액티브신호에 응답하여, 액티브 상태일 때 대응되는 상기 내부클럭을 상기 동기클럭으로서 생성하는 클럭발생부를 포함하는 것을 특징으로 하는 클럭 제어 장치.
  2. 제 1항에 있어서, 상기 셋트 회로부는
    상기 내부 명령신호의 활성화 상태에 따라 상기 입력어드레스를 선택적으로 출력하는 제 1전송게이트; 및
    상기 제 1전송게이트의 출력을 래치하는 래치부; 및
    상기 래치부의 출력을 반전하여 상기 제 1어드레스를 출력하는 제 1인버터를 포함하는 것을 특징으로 하는 클럭 제어 장치.
  3. 제 1항에 있어서, 상기 복수개의 플립플롭은 D-플립플롭임을 특징으로 하는 클럭 제어 장치.
  4. 제 1항에 있어서, 상기 액티브신호 발생부는 모든 뱅크가 프리차지 상태일 경우 상기 액티브신호를 로우로 출력하고, 복수개의 뱅크 중 어느 하나의 뱅크라도 액티브 상태가 되면 상기 액티브신호를 하이로 출력함을 특징으로 하는 클럭 제어 장치.
  5. 제 1항 또는 제 4항에 있어서, 상기 액티브신호 발생부는
    상기 액티브 제어신호와 상기 프리차지 제어신호를 논리조합하는 복수개의 액티브 제어부; 및
    상기 복수개의 액티브 제어부의 출력을 논리연산하여 상기 액티브신호를 출력하는 논리연산부를 구비함을 특징으로 하는 클럭 제어 장치.
  6. 제 5항에 있어서, 상기 복수개의 액티브 제어부의 개수는 상기 각 뱅크의 개 수에 대응하는 것을 특징으로 하는 클럭 제어 장치.
  7. 제 5항에 있어서, 상기 복수개의 액티브 제어부 각각은
    상기 액티브 제어신호를 반전하는 제 2인버터;
    상기 제 2인버터의 출력과 제 1신호를 낸드연산하여 제 2신호를 출력하는 제 1낸드게이트; 및
    상기 프리차지 제어신호와 상기 제 2신호를 낸드연산하여 상기 제 1신호를 출력하는 제 2낸드게이트를 구비함을 특징으로 하는 클럭 제어 장치.
  8. 제 5항에 있어서, 상기 논리연산부는
    상기 복수개의 액티브 제어부의 출력을 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하여 상기 액티브신호를 출력하는 제 3인버터를 구비함을 특징으로 하는 클럭 제어 장치.
  9. 제 1항에 있어서, 상기 클럭 발생부는 상기 액티브신호가 활성화 상태일 경우에 상기 내부클럭을 상기 동기클럭으로서 출력함을 특징으로 하는 클럭 제어 장치.
  10. 제 9항에 있어서, 상기 클럭 발생부는
    상기 내부클럭과 상기 액티브신호를 낸드연산하는 제 3낸드게이트; 및
    상기 제 3낸드게이트의 출력을 반전하여 상기 동기클럭을 출력하는 제 4인버터를 구비함을 특징으로 하는 클럭 제어 장치.
  11. 내부 명령신호에 따라 입력 어드레스를 트리거하여 제 1어드레스를 출력하는 셋트 회로부;
    직렬 연결된 복수개의 플립플롭을 구비하여, 상기 복수개의 플립플롭 중 일부 플립플롭은 내부클럭에 동기하여 상기 제 1어드레스를 플립플롭시켜 제 2어드레스를 출력하고, 나머지 플립플롭은 동기클럭에 동기하여 상기 제 2어드레스를 순차적으로 플립플롭시켜 내부 어드레스를 출력하는 쉬프트 레지스터;
    각 뱅크의 활성화 여부를 나타내는 액티브 제어신호와 프리차지 제어신호의 상태에 따라 액티브신호를 출력하는 액티브신호 발생부;
    상기 내부클럭에 동기하여 상기 액티브신호를 플립플롭시켜 지연된 액티브신호를 출력하는 플립플롭부; 및
    상기 내부클럭과 상기 지연된 액티브신호에 응답하여, 액티브 상태일 때 대응되는 상기 내부클럭을 상기 동기클럭으로서 생성하는 클럭발생부를 포함하는 것을 특징으로 하는 클럭 제어 장치.
  12. 제 11항에 있어서, 상기 플립플롭부는 D-플립플롭을 구비함을 특징으로 하는 클럭 제어 장치.
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