KR20000077249A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 라이트 리커버리를 위한 지연시간을 가변함에 의해 프리차지기간의 고속화를 도모하는 클록 동기형 반도체기억장치를 제공한다.
프리차지 커맨드 입력시의 적어도 1클록 사이클 앞이 라이트 동작중에 있었는지의 여부를 판정하여 당해 판정 결과를 유지하는 수단을 구비하고, 프리차지 커맨드 입력시에, 상기 판정 결과에 따라서, 상기 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지 소정의 지연시간을 삽입하는가의 여부를 절환 제어하는 수단을 구비한다.

Description

반도체기억장치{Semiconductor memory device}
본 발명은 반도체 기억장치에 관한 것으로, 특히 클록 동기형의 반도체 기억장치에 관한 것이다.
CPU 동작 주파수의 고속화에 수반하여, DRAM(다이나믹 랜덤 액세스 메모리) 등의 반도체기억장치의 고속화를 요청하는 소리도 높아지고 있고, 100MHz를 넘는 외부 클록(클록주기 tCK〈10ns)에 동기하여 동작하는 동기형 반도체기억장치도 실용화되게 이르렀다. 클록 동기형 반도체기억장치는, 외부로부터 공급되는 클록으로 입출력 및 각종 제어회로의 동작 타이밍이 제어되고, 커맨드(신호의 조합)에 의한 동작 컨트롤, 연속하여 액세스하는 버스트 리드/버스트 라이트가 가능하게 된다.
반도체기억장치에서, 메모리 셀 어레이상에서 선택된 메모리 셀에 기록회로로부터 디지트선을 개재하여 데이터를 기록할 때, 기록이 행하여진 후에, 소정의 지연시간을 마련하여 두고, 그 후에, 프리차지회로로부터 디지트선으로의 프리차지(및 이퀄라이즈)가 행하여지고, 디지트선은 소정 전위로 설정된다. 이와 같이, 기록이 행하여진 후, 소정의 지연시간 후에 프리차지를 행하는 것은, 메모리 셀로 데이터 기록시에 있어서, 데이터가 메모리 셀에 기록되기 전에 프리차지 동작을 시키면, 오(誤)데이터가 입력되는 것을 방지하기 위한 것이다. 또한 라이트 리커버리기간에 관해서는 예컨대 일본국 특개평10-64269호 등의 기재가 참조된다.
클록 동기형 반도체기억장치에 관하여 보면, 예컨대 버스트 라이트시에(싱글 라이트시에도 마찬가지), 최종데이터 기록시의 클록타이밍으로부터 프리차지 커맨드 입력의 클록타이밍까지의 사이의 사이클이 라이트 리커버리기간(tWR)을 이루고, 외부 단자로부터의 제어신호의 조합에 의한 프리차지(PRE) 커맨드 입력에 의해 디지트선을 프리차지하고, 또한 로우 어드레스 라인을 리셋함으로서 워드선도 리셋한다.
그 때에, 프리차지 커맨드가 입력된 후에, 선택된 메모리 셀에의 데이터, 기록은 종료하고 나서, 당해 메모리 셀에 접속되는 워드선이 리셋되도록, 지연회로에 의해서, 내부 로우 어드레스 스트로브신호(RASB)의 리셋 타이밍(Low레벨에서 High레벨로의 천이 타이밍)을 지연시켜, 이에 의해, X디코더로서 선택 구동되는 워드선의 리셋(High레벨에서 Low레벨로의 천이)의 타이밍을 조정하고 있다.
우선 도 13을 참조하여, 클록 동기형 반도체기억장치로서, 종래의 싱크로너스 DRAM의 일예에 관해서 그 구성의 개략을 설명해 둔다. 또한, 도 13에 있어서는, 본 발명의 주제와 직접 관계되지 않는 요소, 예컨대 DRAM코어의 뱅크 구성, 버스트 제어를 위한 컬럼 어드레스 카운터, 버스트 길이, 버스트 타입, CAS 리텐시, 오퍼레이션 코드를 기억하는 보드 레지스터, 리프레시 제어회로 등은 간단함을 위해 도시되어 되어 있지 않다.
도 13을 참조하면, 외부단자인 로우 어드레스 스트로브(￣RAS)단자, 컬럼 어드레스 스트로브(￣CAS)단자, 라이트 인에이블(￣WE)단자, 칩 셀렉트(￣CS)단자로부터 입력되는 제어신호를 입력으로 하고, 이들 제어신호의 값의 조합으로부터 커맨드를 디코드하는 커맨드 디코더(11)와, 클록 입력(CLK)단자에서 입력되는 외부 클록 신호로부터 내부 클록 신호 ICLK를 생성하는 내부 클록 발생회로(10)와, 입력 마스크/출력 인에이블(DQM)단자에서 입력되는 DQM신호에 기초하여 내부 DQM신호(입력신호의 마스크, 출력 인에이블을 제어하는 신호)를 발생하는 마스크신호 발생회로(12)와, 어드레스신호를 입력하고 버퍼링하여 뱅크 선택을 하고 내부 어드레스신호를 출력하는 내부 어드레스신호 생성회로(13)와, 데이터 입출력(DQ)단자로부터 데이터를 입력하여 및 DQ단자에 데이터를 출력하는 입출력회로(14)와, 내부 로우 어드레스 스트로브신호(RASB)를 출력하는 내부 로우 어드레스 스트로브신호 발생회로(「내부 RASB신호 발생회로」라고 한다)(15)와, 워드선 타이밍 조정회로(16)와, 내부 클록 ICLK과 커맨드 디코더(11)로부터의 READ신호와 라이트 버스트신호 WBST를 입력으로 하는 CAS(컬럼 어드레스 스트로브)계 제어회로(17)와, 내부 클록 ICLK와 내부 RASB신호를 입력으로 하는 RAS(로우 어드레스 스트로브)계 제어회로(18)와, 메모리 셀 어레이(21)와, 내부 어드레스신호 생성회로(13)로부터의 로우 어드레스(행 어드레스)를 입력하고 디코드하여 워드선을 선택하는 X디코더(XDEC)(19)와, 내부 어드레스 신호 생성회로(13)로부터의 컬럼 어드레스(열 어드레스)를 입력하고 디코드하여 메모리 셀 어레이의 디지트선을 선택하는 컬럼 선택신호를 출력하는 Y디코더(YDEC)(20)를 구비하고 있다.
또한 커맨드 디코더(11)로부터 출력되는 ACT(뱅크 액티브)신호, PRE(프리차지)신호는, 내부 RASB신호 발생회로(15)에 입력되고, 내부 RASB신호 발생회로(15)에 있어서 내부 RASB신호가 생성된다. 또한, 어드레스 신호의 소정 비트에 의한 뱅크 선택은, 뱅크 액티브(ACT) 커맨드인 때에 행하여지고, 이 ACT 커맨드 후에, 리드(READ), 라이트(WRITE), 프리차지(PRE) 커맨드를 실행할 수 있다.
이 내부 RASB신호 발생회로(15)는, 예컨대 세트·리셋(SR) 래치회로로서 구성되어, ACT신호가 어서트되면, 내부 RASB신호는 액티브(Low레벨)로 되고, 프리차지(PRE)신호가 어서트되면, 그때까지 액티브이던 내부 RASB신호는 인액티브(High레벨)로 리셋된다.
이 내부 RASB신호는 워드선 타이밍 조정회로(16)에 입력되고, 워드선 타이밍 조정회로(16)에서는, 워드선의 스트로브 타이밍을 제어하는 RAS3B(제3 로우 어드레스 스트로브)신호를 생성하여, X디코더(19)에 공급하고, X디코더(19)는 로우 어드레스신호를 디코드하여 워드선을 선택하고, RAS3B신호가 액티브가 되면 선택 워드선을 액티브로 하고, RAS3B신호가 인액티브가 되면, 로우 어드레스를 리셋하고, 워드선을 리셋한다.
도 14는 메모리 셀 어레이(21)의 구성의 일예를 모식적으로 도시한 도면으로서, 디지트선 쌍(D/DB_1, D/DB_2, …)에 접속된 메모리 셀 트랜지스터(22)의 게이트는, X디코더(19)로부터의 워드선이 접속되고, 디지트선 쌍은 Y디코더(20)로부터의 컬럼 선택선으로 온-오프 제어되는 컬럼 스위치를 개재하여 독출-기록회로(센스 앰프)(23)에 접속되고, 독출-기록회로(23)는 I/O선(리드/라이트 데이터 버스)를 개재하여 입출력회로(14)에 접속되어 있다. 또한, 도 14에 있어서, 참조부호 24는 디지트선 쌍의 프리차지-이퀄라이즈회로로서, 도 13의 RAS계 제어회로(18)로부터의 신호를 받아서 디지트선 쌍을 프리차지 및 이퀄라이즈한다. 여기서는, 디지트선 쌍(D/DB_1, D/DB_2, …)의 프리차지 전위는, 전원 전위(디지트선의 진폭)의 중간레벨로 한다.
도 15는 워드선 타이밍 조정회로(16)의 구성의 일예를 도시한 도면이다. 내부 RASB신호는 NAND회로(302)의 하나의 입력단에 입력됨과 동시에 지연회로(301)에 입력되고, 지연회로(301)의 출력이 NAND회로(302)의 다른 입력단에 입력되어 NAND회로(302)의 출력를 인버터(303)로서 반전한 신호가, 워드선의 스트로브 타이밍을 제어하는 신호 RASB3( 제3 로우 어드레스 스트로브)로서 출력된다.
도 15에 도시한 구성의 워드선 타이밍 조정회로는, 입력한 내부 RASB신호의 High레벨에서 Low레벨로의 천이는 그대로 지연 없이 동일 타이밍으로 출력하고, PRE신호의 어서트에 의한 내부 RASB신호의 Low레벨에서 High레벨로의 천이 타이밍에 관해서는, 지연회로(301)의 지연시간 td만큼 지연하여 이루어지는 신호 RAS3B를 출력한다.
X디코더(19)에서는 이 RASB신호의 Low레벨에서 High레벨에의 리셋을 받아, 로우 어드레스를 리셋하고, 그 결과, 선택 워드선도 High레벨에서 Low레벨로 리셋되어 메모리 셀을 비선택으로 한다.
도 16은 클록 동기형 반도체기억장치의 동작의 개략을 설명하기 위한 도면으로서, 버스트 길이 4의 싱크로너스 DRAM의 타이밍동작을 설명하기 위한 모식도이다. 도 16에는 뱅크 액티브(ACT) 커맨드(「ACT 커맨드」라고 한다), 라이트(WRITE) 커맨드, 프리차지 커맨드(「PRE 커맨드」라고 한다), 뱅크 액티브 커맨드의 일련의 동작에 있어서의 외부 CLK단자, 커맨드, 어드레스, 입력 데이터, 내부 컬럼 어드레스, 워드선이 모식적으로 도시되어 있다.
도 16(a)에서는, 라이트 리커버리기간 (tWR)은 1클록 사이클로 되고, PRE 커맨드가 입력되고 나서, PRE신호가 액티브가 되고, 내부 RASB신호가 High레벨로 변화되었을 때에, 워드선 타이밍 조정회로(16)에 있어서 지연회로(301)로 지연시간 td가 지연된 신호가, 내부 RAS3B신호로서 출력되고, 이에 의해, 메모리 셀로의 라이트 동작이 종료되고 나서, 워드선이 리셋되도록, 워드선의 High 에서 Low로의, 하강 타이밍을 조정한다.
그런데, 동작 주파수가 예컨대, 100MHz 등으로 고속화함에 따라, 클록 주기 tCK가 짧게 되어, 디지트선을 프리차지하는 기간인 프리차지기간 (tRP)으로서는, 도 16(a)에 도시한 바와 같이, 예컨대 3클록 사이클만큼을 필요로 하고 있다.
이 경우에, 라이트 리커버리기간 (tWR)으로서, 1클록 사이클 대신에 2클록 사이클을 취한 경우에도, 프리차지기간 tRP은, 3클록 사이클이 되어, 원래 그대로 이다. 예컨대, 도 16(b)에 도시한 바와 같이, 버스트 라이트시의 최후의 데이터 DIN4에 관해서는, DQM신호에 의해 마스크되어 있고, 이 경우, 라이트 리커버리기간(tWR)은 2클록 사이클(2tCK)로 되어 있다. 그렇지만, 이 경우에도, PRE 커맨드가 입력되고 나서, 워드선 타이밍 조정회로(16) 내의 지연회로(301)의 지연시간 (td)만큼 지연되어 워드선이 리셋되게 되어, 프리차지기간 tRP은 3클록 사이클이 되어, 2클록 사이클로 만들 수 없다.
이것은 PRE 커맨드 입력시점의 1클록 사이클 앞에 메모리 셀로의 라이트 동작이 종료되어 있더라도, PRE 커맨드가 입력되고 나서 워드선 타이밍 조정회로(16)에 있어서 지연회로(301)로 지연시간 td만큼 지연시킨 후에, 워드선이 리셋되는 구성으로 되고 있고, 선택 워드선이 리셋되고 나서, 디지트선의 프리차지가 행하여저서, 이 지연시간 td가, 후속되는 프리차지기간 tRP으로 밀려가기 때문이다.
이 때문에, 라이트 리커버리기간 (tWR)을 2클록 사이클로 한 경우에도, 종래의 싱크로너스 DRAM에서는 프리차지기간 tRP의 고속화를 도모할 수가 없다.
요사이, 싱크로너스 DRAM을, 유저의 적용 시스템에 따라서, 라이트 리커버리기간 tWR = 2클록 사이클 및 프리차지기간 tRP = 2클록 사이클로 사용하는 요구와, 라이트 리커버리기간 tWR = 1클록 사이클, 프리차지기간 tRP = 3클록 사이클로 사용하는 요구가 있다.
그렇지만, 상기 종래의 싱크로너스 DRAM으로서는, 라이트 리커버리기간 twR = 2클록 사이클의 경우에도, 프리차지기간 tRP = 3클록 사이클을 확보하는 것을 필요로 하고, 이 때문에, 하나의 싱크로너스 DRAM 칩으로, 상기 유저의 요구에 응답하는 것은 불가능하다. 또한 이들 2개의 요구를 만족시키기 위해서는, 2종류의 싱크로너스 DRAM 제품을 개발하지 않으면 않되어, 반도체기억장치의 제조 코스트를 상승하게 한다.
따라서, 본 발명는 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 프리차지기간 (tRP)의 고속화를 도모하는 반도체기억장치를 제공하는 것에 있다.
또한 본 발명의 다른 목적은, 1품종의 칩으로, 라이트 리커버리기간 tWR = 2클록 사이클 및 프리차지기간 tRP = 2클록 사이클과, tWR = 1클록 사이클, tRP = 3클록 사이클을 실현하는 반도체기억장치를 제공하는 것에 있다.
또한 본 발명의 다른 목적은, 액티브 커맨드 입력으로부터 리드 커맨드 입력까지의 RAS/CAS 지연시간의 고속화를 도모하는 반도체기억장치을 제공하는 것에 있다. 이 이외의 본 발명의 목적, 특징 등은 이하의 설명으로 용이하게 명확해 질 것이다.
상기 목적을 달성하는 본 발명은 프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작중에 있었는지의 여부에 기초하여 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지의 시간을 가변으로 제어하는 수단을 구비한다.
본 발명에 있어서는, 예컨대 라이트 리커버리시간 (tWR)이 클록 사이클로 쓰이고 있을 때는, 프리차지 커맨드 입력 후의 워드선의 High에서 Low레벨로의 하강 타이밍을 빠르게 하고, 라이트 리커버리시간 (tWR)이 1클록 사이클로 쓰이고 있을 때는, 프리차지 커맨드 입력 후의 워드선의 High에서 Low레벨로의 하강 타이밍을 지연시키도록 제어한다.
또한 본 발명은, 뱅크 액티브 커맨드 입력시 미리 정해진 소정 클록 사이클 앞의 내부 로우 어드레스 스트로브신호가 액티브인지 여부의 판정 결과에 기초하여, 뱅크 액티브 커맨드 입력시부터 워드선을 액티브로 하기까지의 시간을 가변으로 제어하는 수단을 구비하고 있다.
본 발명에 있어서는, 뱅크 액티브 커맨드 입력시 미리 정해진 소정 클록 사이클보다도 전에 프리차지 커맨드가 입력되어 있는 것인지의 여부를 판정하고, 뱅크 액티브 커맨드 입력시 상기 소정 클록 사이클보다도 전에 이미 프리차지 커맨드가 입력되어 있는 경우에는, 뱅크 액티브 커맨드 입력시에 선택 워드선을 즉시 액티브로 하고, 뱅크 액티브 커맨드 입력시점에서 리드 커맨드 입력시까지의 사이의 RAS/CAS(로우 어드레스 스트로브/컬럼 어드레스 스트로브) 지연기간 (tRCD)을 단축하고, 한편, 뱅크 액티브 커맨드 입력시의 상기 소정 클록 사이클 앞에 프리차지 커맨드가 입력되는 경우에는, 뱅크 액티브 커맨드 입력시부터 소정의 지연시간 지연시켜서 선택 워드선을 액티브로 하고, 뱅크 액티브 커맨드로부터 리드 커맨드 입력까지의 RAS/CAS 지연기간(tRCD)을 연장시키도록 절환 제어하는 구성으로 된다.
도 1은 본 발명의 일실시형태의 동작원리를 설명하기 위한 도면.
도 2는 본 발명의 일실시예의 구성을 도시한 도면.
도 3은 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 일실시예의 클록 동기형 반도체기억장치의 구성을 도시한 도면.
도 6은 본 발명의 일실시예에 있어서의 워드선 타이밍 조정회로의 구성을 도시한 도면.
도 7은 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도.
도 8은 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도.
도 9는 본 발명의 제2 실시형태의 동작원리를 설명하기 위한 도면.
도 10은 본 발명의 제2 실시예에 있어서의 워드선 타이밍 조정회로의 구성을 도시한 도면.
도 11은 본 발명의 제2 실시예의 동작을 설명하기 위한 타이밍도.
도 12는 본 발명의 제2 실시예의 동작을 설명하기 위한 타이밍도.
도 13은 종래의 클록 동기형 반도체기억장치의 구성을 도시한 도면.
도 14는 종래의 클록 동기형 반도체기억장치의 메모리 셀 어레이의 구성을 도시한 도면.
도 15는 종래의 클록 동기형 반도체기억장치의 워드선 타이밍 조정회로의 구성을 도시한 도면.
도 16은 종래의 클록 동기형 반도체기억장치의 동작을 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 내부 클록발생회로 11 : 커맨드 디코더
12 : 마스크신호 발생회로 13 : 내부 어드레스 생성회로
14 : 입출력회로 15 : 내부 RASB신호 발생회로
16, 16A : 워드선 타이밍 조정회로 17 : CAS계 제어회로
18 : RAS계 제어회로 19 : X디코더
20 : Y디코더 21 : 메모리 셀 어레이
22 : 메모리 셀 23 : 독출/기록회로
24 : 프리차지회로 101, 201, 207, 301 : 지연회로
102, 106, 202, 302 : 인버터 103, 303 : NAND회로
104 : AND회로 104, 105 : NAND회로
107 : AND회로 108, 205, 206 : D형 플립플롭
203. 204, 205 : NOR회로
〈발명의 실시형태〉
본 발명의 실시형태에 관해서 설명한다. 본 발명의 클록 동기형 반도체기억장치는, 그 바람직한 실시형태에 있어서, 프리차지 커맨드(「PRE 커맨드」라고 약기한다) 입력 전의 클록 사이클이 라이트 동작중에 있었는지 여부로서, 워드선의 리셋 타이밍을 바꾸어서, 메모리 셀로의 최적인 라이트 리커버리시간을 설정하는 것을 가능하게 한다.
도 1은 본 발명의 일실시형태에 관한 클록 동기형 반도체기억장치의 동작원리를 설명하기 위한 타이밍도이다. 또한, 도 1에 있어서, ICLK는 내부 클록, 내부WE는 내부 라이트 인에이블신호, D/DB는 메모리 셀 어레이의 디지트선 쌍이다. 또한, 라이트 리커버리기간 tWR라 함은, 최후의 라이트시의 클록으로부터 PRE 커맨드 입력시까지의 클록 사이클을 말한다.
도 1(A)에 도시한 바와 같이, 라이트 리커버리기간 tWR이 2클록 사이클 또는 2클록 사이클 이상의 상태로 PRE 커맨드가 입력되는 경우는, PRE 커맨드 입력사이클 앞의 클록 사이클은 라이트 동작이 아니고(내부 라이트 인에이블신호 WE가 인액티브), PRE 커맨드의 입력시점에서는, 메모리 셀로의 라이트는 대강 종료하고 있기 때문에, 워드선의 High레벨에서 Low레벨에의 하강은 빨리 하여도 좋다. 즉, 라이트 리커버리시간은 충분히 확보되어 있어서, PRE 커맨드의 입력으로부터 더욱 워드선의 리셋 타이밍을 지연시키는 것은 없다. 이에 의해, 프리차지기간 tRP을 2클록 사이클로 단축하여 고속화한다.
한편, 도 1(B)에 도시한 바와 같이, 라이트 리커버리기간 tWR이 1클록 사이클인 때엔, PRE 커맨드 입력 전에 메모리 셀로의 라이트 동작은 종료하지 않았기 때문에, PRE 커맨드의 입력시점에서, 워드선을 Low레벨로 하강하기 까지의 지연시간 (td1)를 마련한다. 이 경우에, 프리차지기간 tRP은, 3클록 사이클을 필요로 하게 되지만, 라이트 리커버리기간 tWR는 1클록 사이클로서 끝난다.
도 2는 본 발명의 일실시형태의 워드선 타이밍 조정회로의 구성을 도시한 도면이다. 이 워드선 타이밍 조정회로는 본 발명의 실시예의 설명에서 후에 참조되는 도 5의 워드선 타이밍 조정회로(16A)에 대응하는 것이다.
도 2를 참조하면, 이 워드선 타이밍 조정회로는, 제어신호의 조합으로부터 커맨드를 디코드하는 커맨드 디코더에 의해 출력되는 프리차지(PRE)신호와, 뱅크 액티브(ACT)신호를 입력하여 내부 로우 어드레스 스트로브신호를 생성하는 내부 로우 어드레스 스트로브신호 발생회로(「내부 PRSB신호 발생회로」라고 한다)로부터 출력되는 내부 로우 어드레스 스트로브신호(「내부 RASB신호」라고 한다)를 입력하고, 워드선의 액티브 및 인액티브의 스트로브 타이밍을 제어하는 신호 RASB3를 생성하는 것이다. 또한, RASB3신호는 로우 액티브신호로 되고 있고, 이것이 High레벨(인액티브)이 되면, 로우 어드레스가 리셋되고, X디코더로부터의 워드선이 리셋된다.
도 2를 참조하면, 워드선 타이밍 조정회로는, 내부 RASB신호를 입력하는 지연회로(101), 지연회로(101)로부터의 출력신호를 인버터(INV1)(102)에서 반전한 신호와, 내부 라이트 인에이블신호 (WE)를 입력으로 하여 부정논리곱을 취하는 NAND회로(103)와, 내부 RASB신호 생성회로에서 출력되는 내부 RASB신호 RASB와 NAND회로(103)로부터의 출력신호를 입력하고, 이들의 부정논리곱을 취하는 AND회로(104)를 구비한다.
도 3 및 도 4는 도 2에 도시한 회로의 동작을 설명하기 위한 타이밍으로서, (a)는 내부 라이트 인에이블신호WE, (b)는 내부 RASB신호, (c)는 인버터 INV1의 출력, (d)는 NAND회로(103)의 출력, (e)는 AND회로(104)의 출력(RAS3B)의 신호 파형을 각각 도시하고 있다.
PRE 커맨드 입력시점에서 내부 라이트 인에이블신호WE의 값이 액티브(High레벨)인 때는, 도 3에 도시한 바와 같이, RAS3B신호의 액티브(Low레벨)로부터 인액티브(High레벨)로의 천이 엣지를, 내부 RASB신호의 액티브(Low레벨)로부터 인액티브(High레벨)로의 천이 엣지의 타이밍으로서, 지연회로(101)의 지연시간 td1만큼 지연시킨 타이밍으로 한다.
한편, PRE 커맨드 입력시점에서, 내부 라이트 인에이블신호WE의 값이 인액티브(Low레벨)인 때는, 도 4에 도시한 바와 같이, RAS3B신호의 액티브로부터 인액티브로의 천이 엣지와 인액티브로부터 액티브로의 천이 엣지를, 함께 내부 RASB신호의 액티브로부터 인액티브으로의 천이 엣지와 인액티브로부터 액티브로의 천이 엣지의 동일 타이밍으로 하도록 절환한다.
본 발명에 의하면, l품종의 칩으로, 라이트 리커버리기간 tWR = 2클록 및 프리차지기간 tRP = 2클록과, tWR = 1클록, tRP = 3클록을 실현하고 있고, 칩 세트에 대응한 tWR/tRP 제어를 가능하게 한다.
또한 본 발명에 있어서는, PRE 커맨드 입력시점 직전의 클록 사이클에 있어서, 라이트 버스트신호(WBST)가 액티브이고, 데이터 마스크신호(DQM)로서 마스크되어 있지 않으면, 지연회로를 살리고, 그렇지 않으면, 지연회로의 패스를 뛰어넘어 워드선을 리셋하도록 구성하여도 좋다.
이와 같이, 본 발명에 있어서는, PRE 커맨드 입력사이클시의 전 클록 사이클이, 라이트 동작이었나 아니었나, 즉, tWR가 1클록으로 PRE 커맨드가 입력 되었는가, tWR이 2클록 또는 2클록 이상으로 PRE 커맨드가 입력되었는가에 의해서, 워드선의 리셋 타이밍을 바꾸어, 메모리 셀로의 최적인 라이트 리커버리시간을 설정하는 것을 가능하게 된다.
다음에 본 발명의 제2 실시형태에 관해서 설명한다. 도 9는, 본 발명의 제2 실시형태를 설명하기 위한 타이밍도이다. 본 발명의 제2 실시형태에 있어서는, 2클록 전의 내부 RASB신호의 상태를 감시함으로써, 뱅크 액티브 커맨드(「ACT 커맨드」라고 한다) 입력시의, 미리 정해진 소정의 클록 사이클(도 9에 도시한 예에서는, 2클록 사이클로 하고 있다) 보다도 전에, PRE 커맨드가 입력되어 있는가 아닌가, 즉 프리차지기간 tRP이 2클록 사이클보다도 큰가 아닌가를 판정하고, tRP가 소정 클록 사이클보다도 큰 경우엔, 도 9(A)에 도시한 바와 같이, ACT 커맨드 입력시의 내부 RASB신호의 Low에서 High레벨로의 천이 엣지 즉, 워드선을 액티브로 하는 타이밍을 빨리하고, ACT 커맨드 입력시부터 READ 커맨드 입력시까지의 tRCD(RAS/CAS 지연기간)을 단축하고 (도 9에서는 2클록 사이클), 한편, 프리차지기간 tRP이 상기 소정 클록 사이클인 경우엔, 도 9(B)에 도시한 바와 같이, ACT 커맨드 입력시의 내부 RASB신호의 Low에서 High로의 천이 엣지, 즉 워드선을 액티브로 하는 타이밍에 지연(딜레이)을 마련하여, ACT 커맨드 입력시부터 READ 커맨드 입력시까지의 tRCD(RAS/CAS 지연기간)를, 미리 정해진 소정의 클록 사이클(도 9에서는 3클록 사이클)로 연장시키도록 절환한다.
〈실시예〉
상기 한 본 발명의 실시형태에 관해서 더욱 상세히 설명하고자, 본 발명의 실시예에 관해서 도면을 참조하여 설명한다. 도 5는, 본 발명의 실시예의 클록 동기형 반도체기억장치의 구성을 도시한 도면이다. 도 5에 있어서, 도 13에 도시한 종래의 클록 동기형 반도체기억장치와 동일 또는 동등한 요소에는 동일한 참조부호를 부치고 있다.
도 5를 참조하면, 본 발명의 일실시예에 있어서는, 제어신호 조합으로부터 커맨드를 디코드하는 커맨드 디코더(11)로부터 출력되는 프리차지신호(PRE)와, 뱅크 액티브 신호(ACT)를 입력하여 내부 RASB신호를 생성하는 내부 RASB신호 발생회로(15)로부터 출력되는 내부 RASB신호를 입력하고, RASB3를 생성하는 워드선 타이밍 조정회로(16A)가, 내부 RASB신호에 더하여, 커맨드 디코더(11)로부터의 라이트 버스트신호(WBST), 마스크신호 발생회로(12)로부터의 DQM신호 및 내부 클록 ICLK를 입력하는 구성으로 되어 있는 것이, 도 13에 도시한 종래의 클록 동기형 반도체기억장치와 상위하다.
도 6은 본 발명의 일실시예에 있어서의 워드선 타이밍 조정회로(16A)의 구성을 도시한 도면이다. 도 6을 참조하면, 워드선 타이밍 조정회로(16A)는, 내부 RASB신호를 입력하는 지연회로(101)와, 지연회로(101)의 출력을 반전하는 제1 인버터 회로(INV1)(102)와, 라이트 버스트신호(WBST)와, 데이터 마스크신호(DQM)를 부논리(負論理)로서 입력으로 하는 AND회로(107)와, AND회로(107)의 출력(이를「내부 라이트 인에이블신호 WE」라고 한다)를 데이터 입력단자에 입력으로 하고, 내부 클록 ICK를 클록단자에 입력으로 하는 D형 플립플롭(108)과, 제1 인버터회로(INV1)(102)의 출력과 D형 플립플롭(108)의 출력을 입력하는 제1 NAND회로(103)와, 내부 RASB신호 생성회로(15)로부터 출력되는 내부 RASB 신호와 제1 NAND회로(103)의 출력를 입력으로 하는 제2 NAND회로(105)와, 제2 NAND회로(105)의 입력를 반전하는 제2 인버터(INV2)(106)를 구비하여 구성된다.
라이트 버스트신호(WBST)가 액티브(High레벨)이며 또한 데이터 마스크 신호(DQM)가 인액티브(Low레벨)로 되는(입력 데이터가 마스크되어 있지 않은 상태이다) 경우엔, AND회로(107)는 High레벨을 출력하고, D형 플립플롭(108)은, 내부 클록(ICLK)에 동기하여 액티브신호를 출력 유지한다.
제1 NAND회로(103)은 D형 플립플롭(108)의 출력(내부 라이트 인에이블신호 WE)가 High레벨인 때에, 제1 인버터(102)로부터의 신호를 반전 출력한다.
즉, 내부 라이트 허가신호 WE의 값이 High레벨인 때에는, RAS3B의 Low레벨에서 High레벨로의 상승을, 도 3에 도시한 바와 같이, RASB의 Low레벨에서 High레벨로의 상승 타이밍으로부터 지연회로(101)의 지연시간 td1만큼 지연시킨 타이밍으로 한다.
한편, 제1 NAND회로(103)는, D형 플립플롭(108)의 출력신호 (내부 라이트 인에이블신호 WE)가 Low레벨인 때에 High레벨을 출력하여, 제1 인버터(102)로부터의 신호을 마스크한다. 이 때에, 제2 NAND회로(105)는, 입력한 내부 RASB신호를 반전 출력하고, 제2 인버터회로(106)로부터는, 내부 RASB신호의 상승 엣지를 지연시키는 일 없이, 도 4에 도시한 바와 같이, 그대로 RAS3B신호로서 출력된다.
도 7 및 도 8은, 도 5 및 도 6을 참조하여 설명한 본 발명의 일실시예의, 반도체기억장치의 동작을 도시한 타이밍도이다.
도 7를 참조하면, ACT 커맨드 입력 후, 라이트(WRITE) 커맨드가 입력되어, 버스트 길이 4로서 버스트 라이트가 행하여지고, 4비트번째의 데이터 D4에 관해서는 내부 DQM신호가 액티브로 되고, 마스크되어 있다. 즉, PRE 커맨드 입력시점의 1클록 사이클 앞의 WBST신호와 DQM신호의 논리값에 기초하여 내부 라이트 인에이블신호 WE는 인액티브(Low레벨)가 되고, 워드선 타이밍 조정회로(16A)에 있어서, RAS3B신호의 액티브로부터 인액티브로의 천이 엣지와 인액티브로부터 액티브로의 천이 엣지를, 함께 RASB의 액티브로부터 인액티브로의 천이 엣지와 인액티브로부터 액티브로의 천이 엣지가 각각 동일 타이밍으로 하도록 절환한다.
이 때문에, 도 7의 시간 t7로부터 시작되는 클록 사이클에 도시한 바와 같이, PRE 커맨드 입력시점부터, 워드선의 리셋까지의 지연시간은 존재하지 않고, 프리차지기간 tRP은 2클록 사이클이 된다.
도 7, 도 5 및 도 6을 참조하여, 본 발명의 일실시예에 있어서의 반도체기억장치에서의 데이터 기록동작을 설명한다. 시각 t1에서, 외부 클록 CLK가 상승하면, 커맨드 디코더(11)는 입력된 제어신호를 디코드하여 ACT신호를 어서트하고, 이것을 받아 내부 RASB신호 발생회로(15)는 내부 RASB신호를 Low레벨로 하고, 워드선 타이밍 조정회로(16A)에서 출력되는 RAS3B신호도 Low레벨이 된다. 내부 RASB신호의 하강 엣지에서 내부 어드레스 생성회로(13)에 로우(행) 어드레스 ADD가 취입되고, 내부 어드레스 생성회로(13)는, 로우 어드레스 신호를 X디코더(19)에 공급한다. X디코더(19)는 이것을 디코드하여 복수의 워드선중 하나를 선택하고, 선택된 워드선의 전위를 Low레벨에서 High레벨로 하고, 비선택된 워드선의 전위는 Low레벨로 유지한다.
시각 t2에서, 프리차지가 해제되면, 선택된 워드선에 접속된 메모리 셀로의 기록 데이터가 디지트선 쌍에 출력된다.
시각 t3에 있어서, 라이트(WRITE) 커맨드가 커맨드 디코더(11)에 입력되면, 커맨드 디코더(11)는 라이트 버스트신호 WBST을 High레벨로 한다. 컬럼(열) 어드레스 신호 ADD가 내부 어드레스 생성회로(13)에 입력되고, 컬럼 어드레스 ADD는 Y디코더(20)에 공급되어 디코드되고, 복수의 디지트선중 1조(組)를 선택한다. 그리고 데이터 입출력(DQ)단자로부터, 기록 데이터 D1가 입출력회로(14)에 입력되면, 입출력회로(14)는 I/O선에 데이터 D1를 출력한다.
시각 t4에 있어서, 기록 데이터 D1는 선택된 디지트선 쌍 DB/DB-1에 공급되고, 선택된 워드선에 접속하는 메모리 셀에 데이터가 기록된다. 이와 동시에, 내부 어드레스생성회로(13)는, 컬럼 어드레스를 인크리먼트하고, 다음에 선택해야 할 컬럼 어드레스신호를 Y디코더(20)에 공급하고, 입출력회로(14)는 데이터 입출력(DQ)단자에서 입력된 다음의 기록 데이터 D2를 취입하여 I/O선에 데이터 D2를 출력한다.
시각 t5에서는, 시간 t4와 마찬가지로서, I/O선에는 데이터 D3가 출력된다
시각 t6에서는, 마스크신호 발생회로(12)는, DQM단자로부터 마스크신호를 취입하여, 내부 DQM신호를 High레벨로 한다. 내부 DQM신호가 High레벨이 되면, 입출력회로(14)는 외부에서 입력되는 기록 데이터 D4를 마스크하기 때문에, I/O선에는 데이터는 출력되지 않고 (도 7의 I/O선의 타이밍신호로 해칭을 시행한 부분), 디지트 D/DB-4는 변화하지 않는다.
그리고, 시각 t7에서, PRE 커맨드가 입력되어, 라이트 버스트신호 WBST, 내부 RASB, RAS3B의 각 신호는 리셋되고, 워드선은 비선택상태가 된다.
한편, 도 8에 도시한 바와 같이, 시각 t1에서 ACT 커맨드가 입력된 후, 시각 t3에서 라이트(WRITE) 커맨드가 입력되어, 버스트 길이 4로서 버스트 라이트가 행하여지는 경우엔, PRE 커맨드 입력시점(시각 t7)의 1클록 사이클 앞 즉 시각 t6에서의, WBST신호와, 내부 DQM신호의 논리값(Low레벨)으로서, 내부 라이트 인에이블신호 WE는 액티브(High레벨)가 되고, RAS3B신호의 Low에서 High레벨로의 천이 엣지를, 내부 RASB신호의 Low에서 High레벨로의 천이 엣지의 타이밍에서 지연회로(101)의 지연시간 td1만큼 지연시킨 타이밍으로 하고, 시각 t7에서 PRE 커맨드가 입력되고부터 워드선의 리셋까지는, 지연시간 (td1)이 삽입되어, 이 결과, 프리차지기간 (tRP)은 3클록 사이클이 된다.
또한, 도 7에 도시한 타이밍 차트에서는, 시각 t6에 있어서 내부 DQM신호가 1클록 사이클 High레벨로 되고, 이 때문에 입력된 데이터 D4의 메모리 셀로의 기록이 행하여지지 않았지만, 도 8에 도시한 예에서는, 내부 DQM신호는 Low레벨에 유지되어 있고, 이 때문에 버스트 길이 4의 버스트 라이트에 대응하여 기록 데이터 D1 내지 D4가 디지트선 쌍 DB/DB-1 내지 DB/DB-4에 각각 공급된다.
다음에 본 발명의 제2 실시예에 관해서 설명한다. 도 9는 본 발명의 제2 실시예를 설명하기 위한 도면이다. 본 발명의 제2 실시예에 있어서는, 2클록 전의 내부 RASB신호의 상태를 감시함으로써, ACT 커맨드 입력시의 2클록 사이클보다도 전에 PRE 커맨드가 입력되었는가 아닌가, 즉 tRP가 2클록 사이클보다도 큰가 아닌가를 판정하고, tRP가 2클록 사이클보다도 큰 경우엔, 도 9(A)에 도시한 바와 같이, ACT 커맨드 입력시에 있어서, 내부 RASB신호의 Low에서 High로의 천이 엣지, 즉 워드선을 액티브로 하는 타이밍을 빨리하고, ACT 커맨드 입력으로부터 READ 커맨드 입력까지의 tRCD(RAS/CAS 지연기간)를 단축하여 2클록 사이클로 하고 있다. 한편, 프리차지기간 tRP이 2클록 사이클인 경우에는, 도 9(B)에 도시한 바와 같이 ACT 커맨드 입력시의 내부 RASB신호의 Low에서 High로의 천이 엣지, 즉 워드선을 액티브로 하는 타이밍을 지연시켜, ACT 커맨드 입력에서 READ 커맨드 입력까지의 tRCD(RAS/CAS 지연기간)를 3클록 사이클로 절환 제어하도록 하고 있다.
도 10은 본 발명의 제2 실시예에 있어서의 워드선 타이밍 조정회로의 구성의 일예를 도시한 도면이다. 또한, 본 발명의 제2 실시예에 있어서, 클록 동기형 반도체기억장치의 구성은, 도 5에 도시한 것과 마찬가지로 하고 있지만, 워드선 타이밍 조정회로에는 상기 실시예와 같이 WBST와 DQM신호를 쓰지 않고, 내부 RASB신호와 내부 클록 신호 ICLK가 입력되는 구성으로 된다.
도 10을 참조하면, 이 실시예의 워드선 타이밍 조정회로는, 내부 RASB신호를 입력 하는 지연회로(201)와, 지연회로(201)의 출력를 반전하는 제1 인버터회로 (202)와, 내부 RASB신호를 데이터 입력단자에 입력하여 내부 클록 ICLK를 클록 입력단자에 입력하는 제1 D형 플립플롭(205)과, 제1 D형 플립플롭(205)의 출력을 데이터 입력단자에 입력하여 내부 클록 ICLK를 클록 입력단자에 입력하는 제2 D형 플립플롭(206)과, 제1 인버터(202)의 출력과 제2 D형 플립플롭(206)의 출력을 입력으로 하는 제1 NOR회로(203)와, 내부 로우 어드레스 스트로브(RASB)신호와 제1 NOR회로(203)의 출력을 입력으로 하는 제2 NOR회로(204)와, 제2 NOR회로(204)의 출력을 지연시키는 제2 지연회로(207)와, 제2 NOR회로(204)의 출력과 제2 지연회로(207)의 출력을 입력으로 하는 제3 N0R회로(208)를 구비하고, 제3 NOR회로(208)로부터 RAS3B 신호가 출력된다.
제 2의 NOR회로(204)는 내부 RASB신호를 그대로 출력하거나, 또는, 상승 엣지를 지연회로(201)의 지연시간 td1(만큼) 지연시킨 신호를 출력하고, 제3 NOR회로(208)는 제2 NOR회로(204)로부터의 출력보다, 상승 엣지를, 지연회로(207)의 지연시간 td2(만큼) 지연시킨 신호를 출력한다.
도 11 및 도 12는 본 발명의 제2 실시예의 클록 동기형 반도체기억장치의 구성을 도시한 도면이다. 도 11 및 도12에 있어서, (a)는 내부 클록 ICLK, (b)는 내부 RASB신호, (c)는 워드선 타이밍 조정회로의 제2 D형 플립플롭(206)의 출력, (d)는 제1 인버터(202)의 출력, (e)는 제1 NOR회로(203)의 출력, (f)는 제2 NOR회로(204)의 출력의 신호 파형을 도시하고 있고, 또한, 워드선, 디지트선의 데이터 선 쌍 D/DB가 도시되어 있다.
도 10 및 도 11을 참조하여, ACT 커맨드 입력시점의 2클록 사이클 앞에 PRE 커맨드가 입력된 경우에 관해서 설명한다.
PRE 커맨드 입력에 의해 내부 RASB신호가 인액티브(High)가 되고, 워드선이 리셋되고, 계속해서 ACT 커맨드가 입력된 시점에서는, 2클록 사이클 앞의 내부 RASB신호의 상태를 래치 출력하는 제2 D형 플립플롭(206)의 출력은 Low레벨로 되어 있다. 제1 NOR회로(203)는, 내부 RASB신호를 지연시간 td1(만큼) 지연시킨 신호를 제2 N0R회로(204)에 출력하고, 제2 NOR회로(204)로부터는, Low(에서) High로의 상승 엣지는 내부 RASB신호를 td1(만큼) 지연시킨 신호가 출력되고, 이에 의해, RAS3B신호의 High에서 Low로의 하강 엣지가 ACT 커맨드 입력시점에서, td1(만큼) 지연되고, 선택된 워드선은, ACT 커맨드 입력에서 td1(만큼) 지연되어 액티브로 되고, tRAS/CAS 지연시간(tRCD)은 3클록 사이클이 된다. 또한, PRE 커맨드 입력시점부터 워드선의 리셋까지는, 제2 지연회로(207)에 의한 지연시간 td2이 마련되어 있다.
한편, ACT 커맨드 입력시부터 2클록 사이클보다도 전에 이미 PRE 커맨드가 입력되어 있는 경우에는, 도 12에 도시한 바와 같이, 2클록 사이클 앞의 내부 RASB신호의 상태를 래치 출력하는 제2 D형 플립플롭(206)의 출력은, ACT 커맨드 입력시에 High레벨이 된다. 제1 NOR회로(203)로부터는, 상승 엣지가 내부 RASB신호의 상승 엣지보다 지연시간 td1(만큼) 지연되고, 하강 엣지가 내부 RASB의 상승 엣지의 타이밍이 되는 신호가 출력되며, 이 신호를 받아, 제2 NOR회로(204)로부터는, 내부 RASB신호의 하강, 상승 엣지와 동일한 타이밍으로 이루어지는 신호(단, 반전)가 출력되고, 이에 의해, 제3 NOR회로(208)로부터 출력되는 RAS3B신호의 High에서 Low레벨에의 하강 엣지는 ACT 커맨드 입력시점에서 지연되지 않고, 워드선이, ACT 커맨드 입력으로부터 즉시 액티브로 되고, tRAS/CAS 지연시간은 2클록 사이클이 된다. 또한, PRE 커맨드 입력에서부터 워드선의 리셋까지는 지연시간 td2이 마련되어 있다.
또한, 본 발명의 클록 동기형 반도체기억장치에 있어서, 상기 제1, 제2 실시예의 워드선 타이밍 조정회로를 겸비하더라도 좋은것은 물론이다.
또한, 본 발명은 상기 각 실시예에서 설명한 바와 같이 워드선의 스트로브 타이밍을 제어하는 RAS3B신호가 로우 액티브인 것으로 하는 구성에 한정되는 것이 아니고, 필요하게 되는 신호의 천이 엣지의 지연을 가변 제어하는 구성이면, 상기 실시예의 논리회로의 구성에 한정되는 것이 아닌 것은 물론이다.
또한, 본 발명에 있어서, WBST신호와 DQM신호의 값을 래치하는 래치회로는 상기 실시예와 같이 일단(一段)구성에 한정되는 것이 아니고, 또한 마찬가지로서 내부 RASB신호를 래치하기 위한 플립플롭은 2단구성에 한정되는 것이 아니다.
또한, 본 발명에서, PRE차지 커맨드 입력시점 전의 사이클이 라이트 동작인지 여부의 판정에 있어서, 버스트 라이트 이외에도 싱글 라이트 동작에 대해서도 적용이 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면, 라이트 리커버리시간 (tWR)이 2클록 사이클로서 쓰이고 있을 때는, PRE 커맨드 후의 워드선의 하강 타이밍을 빨라지도록 함에 의해, 프리차지기간 (tRP)의 고속화를 도모할 수가 있는 효과를 발휘한다.
또한, 본 발명에 의하면, PRE 커맨드 입력 전의 사이클이 라이트 동작중에 있었나를 판정하고, 라이트 동작이 아니면, PRE 커맨드 후의 워드선의 하강 타이밍을 빠르게 하고, 라이트 동작이면, PRE 커맨드 후의 워드선의 하강 타이밍을 지연시키도록 절환 제어하도록 구성함에 의해, 1품종의 칩 제품으로, 라이트 리커버리기간 tWR = 2클록 및 프리차지기간 tRP = 2클록과, tWR = 1클록 및 tRP = 3클록의 양쪽의 스펙을 실현할 수가 있다.
또한, 본 발명에 의하면, 내부 RASB(로우 어드레스 스트로브)신호를 감시하고, ACT 커맨드 입력시에 프리차지기간 (tRP)이 소정 클록 사이클수 이상인가를 판별하고, 프리차지기간(tRP)이 소정 클록 사이클수 이상인 때에는, ACT 커맨드 입력시부터 지연시간 없이 선택 워드선을 액티브로 함으로써, 리드 CAS/RAS 지연시간을 빠르게 할 수가 있는 효과를 발휘한다.

Claims (14)

  1. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작중에 있었는지의 여부에 근거하여, 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지의 시간을 가변으로 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  2. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작중인 경우에는, 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지 소정의 지연시간을 마련하고, 한편, 프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작이 아닌 경우에는, 상기 프리차지 커맨드 입력시점에서 즉시 워드선을 리셋하도록 절환 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  3. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클에 있어서의 내부 라이트 인에이블신호의 상태에 근거하여, 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지 소정의 지연시간을 삽입하는가의 여부를 절환 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  4. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작중에 있었는지의 여부를 판정하여 당해 판정 결과를 유지하는 수단과,
    프리차지 커맨드 입력시에 상기 판정 결과에 따라서, 상기 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지의 시간을 가변으로 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  5. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작중에 있었는지의 여부를 판정하여 당해 판정 결과를 유지하는 수단을 구비하고,
    프리차지 커맨드 입력시, 상기 판정 결과가 프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작을 나타내고 있는 경우에는, 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지 소정 지연시간을 마련하고, 한편, 상기 판정 결과가 프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 동작이 아님을 나타내고 있는 경우에는 상기 프리차지 커맨드 입력시점에서 즉시 워드선을 리셋하도록 절환 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  6. 클록 동기형 반도체기억장치에 있어서,
    프리차지 커맨드 입력시 적어도 하나 전의 클록 사이클이 라이트 사이클이며, 또한 입력 데이터가 마스크상태으로 설정되어 있는지의 여부를 판정하여 당해 판정 결과를 유지하는 수단을 구비하고,
    프리차지 커맨드 입력시에, 상기 판정수단의 판정 결과에 따라 프리차지 커맨드 입력시점부터 워드선을 리셋하기까지 소정의 지연시간을 삽입하는가의 여부를 절환 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  7. 제어신호의 조합으로부터 커맨드를 디코드하는 커맨드 디코더와,
    상기 커맨드 디코더로부터 출력되는 프리차지신호와, 뱅크 액티브신호를 입력하여 내부 로우 어드레스 스트로브신호를 생성 출력하는 내부 로우 어드레스 스트로브신호 생성회로와,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 워드선의 스트로브 타이밍을 제어하기 위한 워드선 스트로브 제어신호를 생성 출력하는 워드선 타이밍 조정회로를 구비하고,
    상기 워드선 스트로브 제어신호가 액티브로부터 인액티브상태로 변화되면 액티브상태로 되어 있던 워드선이 인액티브상태로 리셋되도록 구성된 클록 동기형 반도체기억장치에 있어서,
    상기 워드선 타이밍 조정회로가,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 이를 지연시켜 출력하는 지연수단과,
    상기 내부 로우 어드레스 스트로브신호와, 상기 지연수단으로부터의 지연 출력신호를 입력으로 하고, 1클록 사이클 앞의 내부 라이트 인에이블신호의 이론치에 따라 상기 워드선 스트로브 제어신호의 액티브로부터 인액티브상태로의 천이를 지연시키는가 아닌가를 제어하는 회로수단을 구비하고,
    상기 회로수단이 상기 프리차지 커맨드 입력시 1클록 사이클 앞의 상기 내부 라이트 인에이블신호의 값이 액티브인 때는, 상기 워드선 스트로브 제어신호의 액티브로부터 인액티브로의 천이 타이밍을, 입력한 상기 내부 로우 어드레스 스트로브신호의 액티브로부터 인액티브로의 천이 타이밍에 대하여, 상기 지연수단에서의 지연시간만큼 지연시킨 타이밍으로 설정하고,
    프리차지 커맨드 입력시의 클록 사이클 앞의 상기 내부 라이트 인에이블신호의 값이 인액티브인 때는, 상기 워드선 스트로브 제어신호의 액티브로부터 인액티브로의 천이 타이밍을, 상기 내부 로우 어드레스 스트로브신호의 액티브로부터 인액티브로의 천이와 동일한 타이밍으로 되도록 절환 제어하는 것을 특징으로 하는 클록 동기형 반도체 기억장치.
  8. 제어신호의 조합으로부터 커맨드를 디코드하는 커맨드 디코더와,
    상기 커맨드 디코더로부터 출력되는 프리차지신호와, 뱅크 액티브신호를 입력하여 내부 로우 어드레스 스트로브신호를 생성 출력하는 내부 로우 어드레스 스트로브신호 생성회로와,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 워드선의 스트로브 타이밍을 제어하기 위한 워드선 스트로브 제어신호를 생성 출력하는 워드선 타이밍 조정회로를 구비하고,
    상기 워드선 스트로브 제어신호가 액티브로부터 인액티브상태로 변화되면 액티브상태로 되어 있던 워드선이 인액티브상태로 리셋되는 클록 동기형 반도체기억장치에 있어서,
    상기 워드선 타이밍 조정회로가,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 이를 지연시켜 출력하는 지연회로와,
    라이트 버스트신호와 데이터 마스크신호를 입력으로 하고, 상기 라이트 버스트신호가 액티브이며, 또한, 상기 데이터 마스크신호가 인액티브로 되고 입력 데이터가 마스크되어 있지 않은 상태인 경우에만, 내부 클록 신호에 동기하여 액티브신호를 출력 유지하는 래치회로와,
    상기 지연회로에서의 지연 출력신호의 반전신호와, 상기 래치회로의 출력신호를 입력으로 하고, 상기 래치회로의 출력신호가 액티브인 때에, 상기 지연회로에서 지연 출력신호를 출력하고, 한편, 상기 래치회로의 출력신호가 인액티브인 때에 고정치를 출력하여 상기 지연회로로부터의 지연 출력신호를 마스크하는 제1 논리회로와,
    상기 내부 로우 어드레스 스트로브신호 생성회로에서 출력되는 상기 내부 로우 어드레스 스트로브신호와 상기 제1 논리회로에서의 출력신호를 입력하고, 상기 제1 논리회로의 출력신호의 값에 따라 액티브로부터 인액티브로의 천이가 상기 내부 로우 어드레스 스트로브신호의 액티브로부터 인액티브로의 천이와 동일한 타이밍이 되는 신호를 상기 워드선 스트로브 제어신호로서 출력하는가, 또는, 액티브로부터 인액티브로의 천이 타이밍이 상기 내부 로우 어드레스 스트로브신호의 액티브로부터 인액티브으로의 천이 타이밍으로부터 상기 지연회로에서의 지연시간만큼 지연시켜 이루어지는 신호를 상기 워드선 스트로브 제어신호로서 출력하는 제2 논리회로를 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  9. 제 1항 내지 제 8항중의 어느 한 한에 있어서,
    프리차지 커맨드 입력시 직전의 클록 사이클이 라이트 동작이 아닌 경우에는 라이트 리커버리기간을 2클록 사이클 및 프리차지기간을 2클록 사이클로 하고,
    프리차지 커맨드 입력시 직전의 클록 사이클이 라이트 동작인 경우에는, 라이트 리커버리기간을 1클록 사이클 및 프리차지기간을 3클록 사이클로 하도록 절환 제어하는 것을 특징으로 하는 클록 동기형 반도체기억장치.
  10. 클록 동기형 반도체기억장치에 있어서,
    뱅크 액티브 커맨드 입력시 미리 정해진 소정 클록 사이클 앞의 내부 로우 어드레스 스트로브신호가 액티브인지 여부의 판정 결과에 기초하여, 뱅크 액티브 커맨드의 입력시부터 워드선을 액티브로 하기까지의 시간을 가변으로 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  11. 클록 동기형 반도체기억장치에 있어서,
    뱅크 액티브 커맨드 입력시 미리 정해진 소정 클록 사이클보다도 전에 프리차지 커맨드가 입력되어 있는지의 여부를 판정하고, 뱅크 액티브 커맨드 입력시 상기 소정 클록 사이클보다도 전에 이미 프리차지 커맨드가 입력되어 있는 경우에는, 뱅크 액티브 커맨드 입력시에 선택 워드선을 즉시 액티브로서, 뱅크 액티브 커맨드 입력시점부터 리드 커맨드 입력시까지의 사이의 RAS/CAS(로우 어드레스 스트로브/컬럼 어드레스 스트로브) 지연기간(tRCD)을 단축하고,
    한편, 뱅크 액티브 커맨드 입력시 상기 소정 클록 사이클 앞에 프리차지 커맨드가 입력되는 경우에는, 뱅크 액티브 커맨드 입력시부터 소정의 지연시간 지연시켜 선택 워드선을 액티브로 하고, 뱅크 액티브 커맨드로부터 리드 커맨드 입력까지의 RAS/CAS 지연기간(tRCD)을 연장시키도록 절환 제어하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  12. 제 10항 또는 제 11항에 있어서,
    뱅크 액티브 커맨드 입력시 상기 소정의 클록 사이클 앞의 내부 로우 어드레스 스트로브신호가 액티브인지의 여부를 판정하여 당해 판정 결과를 상기 소정의 클록 사이클 후에 출력하는 수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  13. 제어신호의 조합으로부터 커맨드를 디코드하는 커맨드 디코더와,
    상기 커맨드 디코더로부터 출력되는 프리차지 커맨드신호와, 뱅크 액티브신호를 입력하여 내부 로우 어드레스 스트로브신호를 생성 출력하는 내부 로우 어드레스 스트로브신호 생성회로와,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 워드선의 스트로브 타이밍을 제어하는 워드선 스트로브 제어신호를 생성 출력하는 워드선 타이밍 조정회로를 구비하고,
    상기 워드선 스트로브 제어신호가 인액티브로부터 액티브로 변화되면 선택 워드선이 액티브상태로 세트되는 클록 동기형 반도체기억장치에 있어서,
    상기 워드선 타이밍 조정회로가,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 이를 지연시켜 출력하는 지연수단과,
    상기 내부 로우 어드레스 스트로브신호를 입력으로 하여 소정 클록 사이클 앞의 상기 내부 로우 어드레스 스트로브신호를 출력하는 래치수단과,
    상기 래치수단의 출력신호와, 상기 지연수단으로부터의 지연출력신호를 입력으로 하고, 상기 소정 클록 사이클 앞의 상기 내부 로우 어드레스 스트로브신호의 값에 따라 상기 내부 로우 어드레스 스트로브신호를 상기 지연수단으로 지연시킨 신호를 통과시킬 것인지 또는 마스크할 것인지를 제어하는 제1 회로수단과,
    상기 내부 로우 어드레스 스트로브신호와 상기 제1 회로수단의 출력을 입력하고, 소정의 클록 사이클 앞의 상기 내부 로우 어드레스 스트로브신호가 액티브인 때에는, 인액티브로부터 액티브상태로의 천이 타이밍이, 상기 내부 로우 어드레스 스트로브신호의 인액티브로부터 액티브상태로의 천이 타이밍으로부터 상기 지연수단의 지연시간만큼 지연시켜 이루어지는 신호를 상기 워드선 스트로브 제어신호로서 출력하는 것으로서 상기 워드선의 인액티브로부터 액티브상태로의 천이를 지연시키고, 상기 소정 클록 사이클 앞의 상기 내부 로우 어드레스 스트로브신호가 인액티브인 때에는, 인액티브로부터 액티브상태로의 천이 타이밍이, 상기 내부 로우 어드레스 스트로브신호의 인액티브로부터 액티브상태로의 천이 타이밍과 동일한 신호를 상기 워드선 스트로브 제어신호로서 출력함으로써 워드선의 인액티브로부터 액티브로의 천이를 지연시키지 않도록 제어하는 제2회로수단을 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
  14. 제어신호의 조합으로부터 커맨드를 디코드하는 커맨드 디코더와,
    상기 커맨드 디코더로부터 출력되는 프리차지 커맨드신호와, 뱅크 액티브 신호를 입력하여 내부 로우 어드레스 스트로브신호를 생성 출력하는 내부 로우 어드레스 스트로브신호 생성회로와,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 워드선의 스트로브 타이밍을 제어하는 워드선 스트로브 제어신호를 생성 출력하는 워드선 타이밍 조정회로 를 구비하고,
    상기 워드선 스트로브 제어신호가 인액티브로부터 액티브로 변화되면 선택 워드선이 액티브상태로 세트되는 클록 동기형 반도체기억장치에 있어서,
    상기 워드선 타이밍조정 회로가,
    상기 내부 로우 어드레스 스트로브신호를 입력 하는 제1 지연 회로와,
    상기 내부 로우 어드레스 스트로브신호를 입력하여 내부 클록신호로 래치하는 제1 래치 회로와,
    상기 제1 래치회로의 출력을 상기 내부 클록 신호로 래치하는 제2 래치회로와,
    상기 제1 지연회로에서의 지연 입력신호를 인버터를 개재하여 반전한 신호와 상기 제2 래치회로의 출력신호를 입력으로 하여 상기 제2 래치회로의 출력신호가 액티브인 때에, 상기 제1 지연회로의 상기 지연회로로부터 상기 인버터를 개재하여 출력되는 반전신호를 반전 출력하고, 상기 제2 래치회로의 출력신호가 인액티브인 때엔 고정치를 출력하여 상기 인버터로부터의 반전신호를 마스크하는 제1 논리회로와,
    상기 내부 로우 어드레스 스트로브신호 생성회로로부터 출력되는 상기 내부 로우 어드레스 스트로브신호로서 상기 제1 논리회로에서의 출력신호를 입력하고, 이들의 부정논리합(否定論理和)을 출력하는 제2 논리회로와,
    상기 제2 논리회로의 출력을 입력하여 이를 지연시켜 출력하는 제2 지연회로와,
    상기 제2 논리회로의 출력과 상기 제2 지연회로와의 출력의 부정논리합을 출력하는 제3 논리회로를 구비한 것을 특징으로 하는 클록 동기형 반도체기억장치.
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