KR100668830B1 - 메모리 장치의 컬럼 어드레스 제어장치 - Google Patents

메모리 장치의 컬럼 어드레스 제어장치 Download PDF

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Abstract

본 발명은 고속으로 동작하는 메모리 장치에서도 안정된 리드/라이트 동작을 수행하게 하는 메모리 장치의 컬럼 어드레스 제어장치에 관한 것이다. 이 장치는, 액티브 커맨드를 수신하여 이를 해석하는 디코딩부; 상기 디코딩부의 출력신호를 수신하여 제 1 및 제 2 제어신호를 출력하는 제어부; 및 상기 제 1 및 제 2 제어신호를 수신하여 제 1 펄스신호를 생성하는 펄스 발생기;를 구비하며, 상기 제 1 제어신호는 액티브 동작과 프리차지 동작을 수행하기 위한 내부 펄스신호이며, 상기 제 2 제어신호는 상기 액티브 커맨드가 리드 커맨드 또는 라이트 커맨드인지 여부를 나타내는 논리레벨 신호이고, 상기 제 1 펄스신호는 메모리 장치의 컬럼 어드레스 디코딩부를 제어한다.

Description

메모리 장치의 컬럼 어드레스 제어장치{Column address controller for memory device}
도 1은 종래의 컬럼 어드레스 제어장치의 블록 구성도.
도 2는 리드 및 라이트 동작시 로컬 입출력라인 상의 데이타 파형 및 컬럼 펄스의 파형도.
도 3은 본 발명에 따른 컬럼 어드레스 제어장치의 블록 구성도.
도 4는 리드동작에 적용된 펄스발생부의 내부회로 및 그에 따른 파형도.
도 5는 라이트동작에 적용된 펄스발생부의 내부회로 및 그에 따른 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
203: 펄스 발생부 300: 제 1 제어수단
301: 제 1 오아수단 302: 제 1 딜레이부
310: 제 1 낸드게이트 400: 제 2 제어수단
401: 인버터 402: 제 3 낸드게이트
403: 제 2 딜레이부 410: 제 3 제어수단
411: 제 2 오아수단 412: 제 3 딜레이부
본 발명은 메모리 장치의 컬럼 어드레스 제어장치에 관한 것으로, 특히 컬럼 펄스의 펄스폭을 조절하여 안정적인 리드/라이트 동작을 수행할 수 있도록 하는 메모리 장치의 컬럼 어드레스 제어장치에 관한 것이다.
일반적으로, 디램은 하나의 트랜지스터와 하나의 캐패시터로 구성된 셀에 데이타를 저장하는 휘발성 메모리 소자로서, 리드/라이트 동작시 로우 어드레스를 엑세스하여 워드 라인을 액티브시켜 셀 트랜지스터를 턴온한다. 이 때, 셀 캐패스터에 저장된 데이타는 비트라인에 전달되고 센스 앰프에 의하여 증폭되어, 비트라인 쌍은 각각 내부전압(Vcore) 또는 접지(Vss)상태로 디벨롭되고, 이후, 컬럼 어드레스를 엑세스하여 해당 비트라인을 통해 리드/라이트 동작을 수행한다.
도 1은 종래의 컬럼 어드레스 제어장치의 블록 구성도이다.
도시한 바와 같이, 액티브 커맨드 및 어드레스는 어드레스 버퍼(100)와 디코딩부(101)로 각각 입력된다. 액티브 커맨드를 입력받은 디코딩부(101)는 리드/라이트 동작을 구분하는 신호(casp,icasp,write)를 제어부(102)로 출력하고, 제어부(102)에서는 선택된 컬럼을 인에이블 하고 액티브 동작과 프리차지 동작을 수행하기 위한 내부 펄스신호인 제 1 제어신호(rdwtstp)와 상기 액티브 커맨드가 리드 커맨드 또는 라이트 커맨드인지 여부를 나타내는 논리레벨 신호인 제 2 제어신호(write)를 컬럼발생부(103)로 출력한다.
제 1 제어신호(rdwtstp)는, 컬럼발생부(103)를 거쳐 어드레스 버퍼(100), 어드레스 래치부(106) 및 컬럼 퓨즈 제어부(107)를 거친 어드레스 신호(ya<0:11>)와 함께 프리 디코더(104) 및 컬럼 디코더(105)를 통해 선택된 컬럼 펄스(yi)를 출력한다. 또한, 컬럼발생부(103)는 입출력 센스앰프와 라이트 드라이버를 구동하기 위한 신호(iosastp,liopcgp,bwen)를 생성한다.
도 2는 리드 및 라이트 동작시 로컬 입출력라인 상의 데이타 파형 및 컬럼 펄스의 파형도을 도시한다.
도시한 바와 같이, 컬럼 펄스(yi)는 1tCK(clock cycle time)동안 액티브 타임(A)과 프리차지 타임(B)을 갖고, 로컬 입출력라인은 이에 동기되어 데이타의 디벨롭과 프리차지를 반복한다. 여기서, 액티브 타임은 컬럼 펄스(yi)가 하이레벨을 유지하는 시간이며, 프리차지 타임은 컬럼펄스가 로우레벨을 유지하는 시간을 말한다.
상기 리드/라이트 동작에 있어서, 로컬 입출력라인 상의 데이타는 리드/라이트 동작의 구분없이 컬럼 펄스(yi)의 동일한 엑티브 펄스 폭에 동기되어 전송되며, 이때, 라이트 동작의 로컬 입출력라인 상에서 디벨롭되는 데이타 레벨은 리드 동작에 비해 고진폭을 갖는다.
그러나, 고속으로 동작하는 디디알 에스디램에서 리드/라이트 동작시 로컬 입출력라인 상에 데이타의 진폭차는 라이트 동작시 로컬라인 상의 프리차지구간의 마진을 부족하게 하며, 리드 동작시에는 액티브구간의 마진을 부족하게 하여 정상적인 셀 동작이 이루어지지 않게 하는 문제점이 있었다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 컬럼 펄스의 액티브타임과 프리차지 타임을 조절하여 정상적인 셀 동작을 수행하도록 하는 리드/라이트 동작방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 메모리 장치의 컬럼 어드레스 제어장치가 제공되며: 이 장치는, 액티브 커맨드를 수신하여 이를 해석하는 디코딩부; 상기 디코딩부의 출력신호를 수신하여 제 1 및 제 2 제어신호를 출력하는 제어부; 및 상기 제 1 및 제 2 제어신호를 수신하여 제 1 펄스신호를 생성하는 펄스 발생기;를 구비하며, 상기 제 1 제어신호는 액티브 동작과 프리차지 동작을 수행하기 위한 내부 펄스신호이며, 상기 제 2 제어신호는 상기 액티브 커맨드가 리드 커맨드 또는 라이트 커맨드인지 여부를 나타내는 논리레벨 신호이고, 상기 제 1 펄스신호는 메모리 장치의 컬럼 어드레스 디코딩부를 제어하는 것을 특징으로 한다.
본 발명의 다른 일면에 따라, 상기 액티브 커맨드가 리드 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호의 액티브 구간을 일정시간 딜레이시킨 상기 제 1 펄스를 출력하며; 상기 액티브 커맨드가 라이트 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호와 동일 파형을 갖는 상기 제 1 펄스를 출력한다.
본 발명의 다른 일면에 따라, 상기 펄스 발생기는, 상기 제 1 및 제 2 제어신호를 수신하는 제 1 제어수단, 및 상기 제 1 제어신호 및 상기 제 1 제어수단의 출력신호를 수신하여 상기 제 1 펄스를 출력하는 제 1 낸드게이트를 구비하며; 상기 제 1 제어수단은, 상기 제 1 및 제 2 제어신호를 수신하는 제 1 오아수단, 및 상기 제 1 오아수단의 출력신호를 수신하여 상기 제 1 낸드게이트로 출력하는 제 1 딜레이부를 구비하고; 상기 딜레이부는 입력과 출력이 동일 위상을 갖도록 짝수개의 인버터로 구성된다.
본 발명의 다른 일면에 따라, 상기 액티브 커맨드가 라이트 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호의 프리차지 구간을 일정시간 딜레이시킨 상기 제 1 펄스를 출력하며; 상기 액티브 커맨드가 리드 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호와 동일파형을 갖는 상기 제 1 펄스를 출력한다.
본 발명의 또 다른 일면에 따라, 상기 펄스 발생기는, 상기 제 1 및 제 2 제어신호를 수신하는 제 2 제어수단, 상기 제 1 제어신호와 상기 제 2 제어수단의 출력신호를 수신하는 제 3 제어수단, 및 상기 제 1 제어신호와 상기 제 3 제어수단의 출력신호를 수신하여 상기 제 1 펄스를 출력하는 제 2 낸드게이트를 구비하며; 상기 제 2 제어수단은, 상기 제 2 제어신호를 수신하는 인버터, 상기 인버터의 출력신호와 상기 제 1 제어신호를 수신하는 제 3 낸드게이트, 및 상기 제 3 낸드게이트의 출력신호를 수신하는 제 2 딜레이부를 구비하며; 상기 제 3 제어수단은, 상기 제 1 제어신호와 상기 제 2 딜레이부의 출력신호를 수신하는 제 2 오아수단, 및 상기 제 2 오아수단의 출력신호를 수신하여 상기 제 2 낸드게이트로 출력하는 제 3 딜레이부를 구비한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3에는 본 발명에 따른 컬럼 어드레스 제어장치의 블록 구성도를 도시한다.
본 발명에 따른 컬럼 어드레스 제어장치는, 어드레스 버퍼(200) 및 디코딩부(201)를 구비하며, 어드레스 버퍼(200) 및 디코딩부(201)에는 액티브 커맨드 및 어드레스가 각각 입력된다.
디코딩부(201)는 리드/라이트 동작을 구분하는 신호(casp,icasp,write)를 제어부(202)로 출력하고, 이를 수신하는 제어부(202)는 액티브 동작과 프리차지 동작을 수행하기 위한 내부 펄스신호인 제 1 제어신호(rdwtstp)와 리드 커맨드 또는 라이트 커맨드인지를 나타내는 논리레벨 신호인 제 2 제어신호(write)를 펄스 발생부(203)로 출력한다.
펄스발생부(203)의 출력신호는 컬럼 발생부(204)로 전송되어, 어드레스 버퍼(200), 어드레스 래치부(207) 및 컬럼 퓨즈제어부(208)를 거친 어드레스 신호(ya<0:11>)와 함께, 프리 디코더(205) 및 컬럼 디코더(206)를 거쳐 컬럼 펄스(yi)를 출력한다. 또한, 컬럼 발생부(204)는 입출력 센스앰프 및 라이트 드라이버를 구동하기 위한 신호(iosastp,liopcgp,bwen)을 출력한다.
펄스 발생부(203)는 입력되는 제 1 제어신호(rdwtstp)의 펄스폭을 조절하여 원할한 리드/라이트 동작을 구현하기 위한 것으로, 리드 또는 라이트 동작을 위해 내부회로 달리 구성할 수 있다.
도 4에는 리드동작에 적용된 펄스발생부의 내부회로 및 그에 따른 파형도를 도시한다.
도시한 바와 같이, 펄스 발생부(203)는 제 1 제어신호(rdwtstp)및 제 2 제어신호(write)를 수신하는 제 1 제어수단(300)과 제 1 제어신호(rdwtstp) 및 제 1 제어수단(300)의 출력신호를 수신하여 상기 제 1 펄스(modified_rdwtstp)를 출력하는 제 1 낸드게이트(310)를 구비한다.
제 1 제어수단(300)은 제 1 제어신호(rdwtstp) 및 제 2 제어신호를 수신하는 오아수단(301) 및 오아수단(301)의 출력신호를 수신하여 제 1 낸드게이트(310)로 출력하는 제 1 딜레이부(302)를 구비한다. 여기서, 오어수단(301)은 노어 게이트와 인버터를 포함하여 구성될 수 있으며, 제 1 딜레이부(302)는 입력과 출력이 동일 위상을 갖도록 짝수개의 인버터로 구성될 수 있다.
상기와 같이 구성된 펄스 발생부(203)는, 디코딩부(201)에 입력되는 액티브 커맨드가 리드 커맨드일 경우, 로우레벨을 갖는 제 2 제어신호(write)를 수신하여, 제 1 제어수단(310)을 인에이블하고, 이를 통과한 제 1 제어신호(rdwtstp)의 액티브 구간(A)을 일정시간 딜레이시켜, 제 1 펄스(modified_rdwtstp)로 사용한다.
한편, 상기 액티브 커맨드가 라이트 커맨드일경우, 펄스 발생부(203)는, 하이레벨을 갖는 제 2 제어신호(write)를 수신하여, 제 1 제어수단(300)을 디스에이블시키고, 입력되는 제 1 제어신호(rdwtstp)를 그대로 제 1 펄스(modified_rdwtstp)로 사용한다. 이러한 동작은, 로컬 입출력라인상에서 소진폭을 갖는 리드 동작시, 프리차지 타임보다 긴시간을 요구하는 액티브 타임의 마진을 크게하여 보다 안정된 리드 동작을 수행할 수 있게 한다.
도 5에는 라이트 동작에 적용된 펄스발생부의 내부회로 및 그에 따른 파형도를 도시한다.
도시한 바와 같이, 펄스발생부(203)는 제 1 제어신호(rdwtstp)와 제 2 제어신호(write)를 수신하는 제 2 제어수단(400), 제 1 제어신호(rdwtstp)와 제 2 제어수단(400)의 출력신호를 수신하는 제 3 제어수단(410) 및 제 1 제어신호(rdwtstp)와 제 3 제어수단의 출력신호를 수신하여 제 1 펄스(modified_rdwtstp)를 출력하는 제 2 낸드게이트(420)을 구비한다.
제 2 제어수단(400)은 제 2 제어신호(write)를 수신하는 인버터(401), 인버터의 출력신호와 제 1 제어신호(rdwtstp)를 수신하는 제 3 낸드게이트(402) 및 제 3 낸드게이트(302)의 출력신호를 수신하는 제 2 딜레이부(403)을 구비한다.
제 3 제어수단(410)은 제 1 제어신호(rdwtstp)와 제 2 딜레이부(403)의 출력신호를 수신하는 앤드수단(411), 앤드수단(411)의 출력신호를 수신하여 제 2 낸드게이트(420)로 출력하는 제 3 딜레이부(412)를 구비한다. 여기서 앤드수단(411)은 낸드 게이트와 인버터를 포함하여 구성될 수 있다.
상기와 같이 구성된 펄스발생부(203)는, 디코딩부(201)에 입력되는 액티브커맨드가 라이트 커맨드일 경우, 하이레벨을 갖는 제 2 제어신호(write)를 수신하여, 제 2 제어수단(400)을 인에이블하고, 제 2 제어수단(400) 및 제 3 제어수단(410)을 통과한 제 1 제어신호의 프리차지 구간(B)을 일정시간 딜레이시켜, 제 1 펄스(modified_rdwtstp)로 사용한다.
한편, 상기 액티브 커맨드가 라이트 커맨드일 경우, 펄스발생부(203)는, 로우레벨을 갖는 제 2 제어신호(write)를 수신하여, 제 2 제어수단(320)을 디스에이 블시키고, 입력되는 제 1 제어신호(rdwtstp)를 그대로 제 1 펄스(modified_rdwtstp)로 사용한다. 이러한 동작은, 로컬 입출력라인상에서 고진폭을 갖는 라이트 동작시 리드 동작시의 프리차지 타임보다 상대적으로 긴시간을 요구하는 프리차지 타임의 마진을 크게하여 보다 안정된 라이트동작을 수행할 수 있게 한다.
다음, 종래의 회로와 본 발명 회로의 차이점에 대해 설명하기로 한다.
먼저, 도 1에 도시한 종래의 기술은 리드 및 라이트 동작의 구분없이 동일한 펄스폭을 갖는 컬럼펄스(yi)를 이용하여, 액티브 동작과 프리차지 동작을 수행하는 반면에, 도 3에 도시한 본 발명의 경우에는 펄스발생부를 구비함으로써, 액티브 동작 및 프리차지 동작을 수행하기 위한 내부 펄스신호의 펄스폭이 조절 가능하다.
따라서, 내부 펄스신호의 펄스폭 조절이 가능함으로써, 소진폭을 갖는 리드 동작의 경우, 펄스발생부는 액티브구간의 펄스폭을 크게하여 로컬 입출력 라인에서의 액티브 마진을 크게 할 수 있다. 또한, 고진폭을 갖는 라이트 동작의 경우, 프리차지구간의 펄스폭을 크게하여 프리차지타임을 충분히 확보함으로써, 로컬 입출력 라인상의 프리차지 마진을 크게하여, 안정된 리드/라이트 동작을 수행할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 내부 펄스신호의 펄스폭을 조절하여, 리드/라이트 동작에 따른 액티브 마진과 프리차지 마진을 개선함으로써, 고속으로 동작하는 메모리 장치에서 안정적인 리드/라이트 동작을 수행할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (5)

  1. 메모리 장치의 컬럼 어드레스 제어장치에 있어서,
    액티브 커맨드를 수신하여 이를 해석하는 디코딩부;
    상기 디코딩부의 출력신호를 수신하여 제 1 및 제 2 제어신호를 출력하는 제어부; 및
    상기 제 1 및 제 2 제어신호를 수신하여 제 1 펄스신호를 생성하는 펄스 발생기;를 구비하며,
    상기 제 1 제어신호는 액티브 동작과 프리차지 동작을 수행하기 위한 내부 펄스신호이며, 상기 제 2 제어신호는 상기 액티브 커맨드가 리드 커맨드 또는 라이트 커맨드인지 여부를 나타내는 논리레벨 신호이고, 상기 제 1 펄스신호는 메모리 장치의 컬럼 어드레스 디코딩부를 제어하는 것을 특징으로 하는 메모리 장치의 컬럼 어드레스 제어장치.
  2. 제 1 항에 있어서,
    상기 액티브 커맨드가 리드 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호의 액티브 구간을 일정시간 딜레이시킨 상기 제 1 펄스를 출력하며;
    상기 액티브 커맨드가 라이트 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호와 동일 파형을 갖는 상기 제 1 펄스를 출력하는 것을 특징으로 하는 메모리 장치의 컬럼 어드레스 제어장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 펄스 발생기는, 상기 제 1 및 제 2 제어신호를 수신하는 제 1 제어수단, 및 상기 제 1 제어신호 및 상기 제 1 제어수단의 출력신호를 수신하여 상기 제 1 펄스를 출력하는 제 1 낸드게이트를 구비하며;
    상기 제 1 제어수단은, 상기 제 1 및 제 2 제어신호를 수신하는 오아수단, 및 상기 오아수단의 출력신호를 수신하여 상기 제 1 낸드게이트로 출력하는 제 1 딜레이부를 구비하고;
    상기 딜레이부는 입력과 출력이 동일 위상을 갖도록 짝수개의 인버터로 구성된 것을 특징으로 하는 메모리 장치의 컬럼 어드레스 제어장치.
  4. 제 1 항에 있어서,
    상기 액티브 커맨드가 라이트 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호의 프리차지 구간을 일정시간 딜레이시킨 상기 제 1 펄스를 출력하며;
    상기 액티브 커맨드가 리드 커맨드일 경우, 상기 펄스 발생기는 상기 제 1 제어신호와 동일파형을 갖는 상기 제 1 펄스를 출력하는 것을 특징으로 하는 메모리 장치의 컬럼 어드레스 제어장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 펄스 발생기는, 상기 제 1 및 제 2 제어신호를 수신하는 제 2 제어수단, 상기 제 1 제어신호와 상기 제 2 제어수단의 출력신호를 수신하는 제 3 제어수단, 및 상기 제 1 제어신호와 상기 제 3 제어수단의 출력신호를 수신하여 상기 제 1 펄스를 출력하는 제 2 낸드게이트를 구비하며;
    상기 제 2 제어수단은, 상기 제 2 제어신호를 수신하는 인버터, 상기 인버터의 출력신호와 상기 제 1 제어신호를 수신하는 제 3 낸드게이트, 및 상기 제 3 낸드게이트의 출력신호를 수신하는 제 2 딜레이부를 구비하며;
    상기 제 3 제어수단은, 상기 제 1 제어신호와 상기 제 2 딜레이부의 출력신호를 수신하는 앤드수단, 및 상기 앤드수단의 출력신호를 수신하여 상기 제 2 낸드게이트로 출력하는 제 3 딜레이부를 구비하는 것을 특징으로 하는 메모리 장치의 컬럼 어드레스 제어장치.
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