KR100636676B1 - 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 - Google Patents

내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 Download PDF

Info

Publication number
KR100636676B1
KR100636676B1 KR1020050010148A KR20050010148A KR100636676B1 KR 100636676 B1 KR100636676 B1 KR 100636676B1 KR 1020050010148 A KR1020050010148 A KR 1020050010148A KR 20050010148 A KR20050010148 A KR 20050010148A KR 100636676 B1 KR100636676 B1 KR 100636676B1
Authority
KR
South Korea
Prior art keywords
signal
internal voltage
latch
voltage generation
generation control
Prior art date
Application number
KR1020050010148A
Other languages
English (en)
Other versions
KR20060089077A (ko
Inventor
강상희
김경남
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050010148A priority Critical patent/KR100636676B1/ko
Priority to US11/102,420 priority patent/US7102938B2/en
Publication of KR20060089077A publication Critical patent/KR20060089077A/ko
Priority to US11/469,552 priority patent/US7280418B2/en
Application granted granted Critical
Publication of KR100636676B1 publication Critical patent/KR100636676B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J37/00—Baking; Roasting; Grilling; Frying
    • A47J37/06—Roasters; Grills; Sandwich grills
    • A47J37/07—Roasting devices for outdoor use; Barbecues
    • A47J37/0781—Barbecue tables, e.g. central grilling areas surrounded by an eating table
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J37/00—Baking; Roasting; Grilling; Frying
    • A47J37/06—Roasters; Grills; Sandwich grills
    • A47J37/07—Roasting devices for outdoor use; Barbecues
    • A47J37/0786—Accessories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Food Science & Technology (AREA)
  • Dram (AREA)

Abstract

본 발명은 리드 또는 라이트 명령 입력 후 생성되는 컬럼 액티브 펄스 신호를 입력신호로서 받되, 소정의 클럭 신호가 인에이블될 때의 상기 컬럼 액티브 펄스 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 래치부와; 임의의 제 k 래치부가 제 k-1 래치부로부터의 신호를 입력신호로서 받되, 상기 제 k 래치부는 상기 클럭 신호가 인에이블될 때의 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 n 래치부(2≤k≤n, k, n은 임의의 자연수)와; 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리연산하여 내부전압 생성제어신호를 출력하는 논리부를 포함하여 구성되는 내부전압 생성제어회로 및 이를 이용한 내부전압 생성회로에 관한 것이다.
내부전압 생성 제어회로, 내부전압 생성회로

Description

내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로{Internal Voltage Generating Control Circuit and Internal Voltage Generating Circuit}
도 1은 종래 기술에 의한 내부전압 생성 제어회로의 구성을 도시한 것이다.
도 2 및 도 3은 종래 기술에 의한 내부전압 생성 제어회로의 동작을 설명하기 위한 파형도이다.
도 4는 본 발명에 의한 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 것이다.
도 5는 본 발명에 의한 일실시예에 따른 내부전압 생성 제어회로의 구성을 도시한 것이다.
도 6 및 도 7은 도 5의 내부전압 생성 제어회로의 동작을 설명하기 위한 파형도이다.
도 8은 본 발명에 의한 다른 실시예에 따른 내부전압 생성 제어회로의 구성을 도시한 것이다.
본 발명은 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로에 관한 것으로, 더욱 구체적으로는 액티브 동작용 내부전압 생성회로 또는 그 내부전압생성 제어회로로서, 리드 또는 라이트 명령의 입력 시 외부 클럭 신호의 주파수에 상관없이 적정 구간 동안 내부전압 생성제어 신호를 출력하는 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로에 관한 것이다.
최근 DRAM 등의 반도체 메모리 장치에서 고속 동작을 위해 동작 주파수가 높아짐에 따라 소모 전류의 감소 문제가 이슈로 대두되고 있으며, 특히 DRAM 등은 컴퓨터의 주기억장치로서의 용도 외에도 휴대용 기기 등에도 적용이 확대되고 있어 전류 소모의 감소는 DRAM 등의 반도체 장치의 설계시 필연적인 요구 사항이 되고 있다. 그런데, 종래 반도체 장치의 액티브 동작용 내부전압 생성회로에서는 액티브 동작 이후 특히 입력 동작 및 출력동작에 필요한 내부전압을 공급함에 있어, 리드 명령 또는 라이트 명령이 입력된 후 소정 레이턴시(latency)와 버스트 길이(burst length)에 해당하는 클럭주기가 경과한 이후에 소정 지연시간 동안 계속하여 상기 내부전압 공급될 수 있도록 하였다. 그런데, 종래에는 상기 소정 지연시간이 동작 클럭 주파수에 상관 없이 일정하도록 설정되어 있었기 때문에, 상기 클럭 주파수가 점점 더 높아짐에 따라 불필요하게 많은 전류가 상기 소정 지연시간 동안 공급되어 전류 소모가 증가하는 문제점이 있었다.
도 1은 종래 기술에 의한 내부전압 생성 제어회로의 구성을 도시한 것이고, 도 2 및 도 3은 종래 기술에 의한 내부전압 생성 제어회로의 동작을 설명하기 위한 파형도로서, 이를 참조하여 종래 반도체 장치에서의 상기와 같은 문제점을 더욱 자세히 설명한다.
도 1과 같이 구성된 종래 내부전압 생성 제어회로의 동작을 설명한다. 도 2에 도시된 바와 같이, 리드 또는 라이트 명령(RD/WT)이 클럭(CLK)의 상승에지(rising edge)에 동기되어 입력되면, 컬럼 액티브 펄스(column active pulse) 신호(CACTP)가 생성되어 내부전압 생성 제어 회로의 PMOS(P12)와 NMOS(N11)에 입력된다. 이와 함께, 컬럼 액티브 신호(CACT)가 생성되어 지연부(102)와 펄스발생부(101)에 입력된다.
여기서, 컬럼 액티브 펄스 신호(CACTP)는 리드/라이트 명령(RD/WT)의 입력시 발생하는 신호로서, 리드/라이트 명령(RD/WT)의 입력과 함께 인에이블되어, 리드/라이트 동작에 필요한 내부전압을 생성하기 위한 제어신호(CA_ACT)를 생성하는데 있어 소스 신호의 역할을 하는 신호를 말한다. 그리고, 컬럼 액티브 신호(CACT)는 리드 또는 라이트 명령(RD/WT)의 입력 후 소정 레이턴시(latency)가 경과한 후 해당 뱅크에 리드 또는 라이트 등의 컬럼 동작이 수행되도록 하는 신호로서, 버스트 길이(burst length)에 대한 정보를 가진 신호를 말한다. 상기에서, 레이턴시란 리드 또는 라이트 명령의 입력 후부터 데이터의 리드 또는 라이트 동작이 시작될 때까지 소요되는 시간을 의미한다.
먼저, 리드/라이트 명령의 입력에 따라 컬럼 액티브 펄스(CACTP)가 도 2에 도시된 바와 같이, 로우에서 하이레벨로 인에이블되면 NMOS(N11)가 턴-온되어 노드 (LATB)는 로우레벨로 풀-다운 구동된다. 그러면, 래치부(103)는 이 정보를 일정 시간 동안 래치시킴과 아울러 하이레벨의 신호를 출력하며, 내부전압 생성 제어신호(CA_ACT)는 하이레벨로 인에이블되어 내부전압을 생성하도록 내부전압 생성부(미도시)를 제어한다.
한편, 펄스 발생부(101)는 컬럼 액티브 신호(CACT)를 입력받아 신호(RESETBP)를 생성하여 PMOS(P11)에 공급한다. 여기서, 신호(RESETBP)는 컬럼 액티브 신호(CACT)가 하이레벨에서 로우레벨로 디스에이블되는 시점, 즉 레이턴시와 버스트 길이 만큼의 클럭 주기가 경과한 시점에서 로우레벨로 인에이블되는 펄스 신호이다. 따라서, PMOS(P11)는 레이턴시와 버스트 길이 만큼의 클럭 주기가 경과하기 전의 시점까지는 하이레벨의 신호를 입력받아 계속 턴-오프 상태에 있으므로, 래치부(103)의 출력은 이전 상태를 계속 유지 한다. 그리고, 지연부(102)는 도 2에 도시된 바와 같이 컬럼 액티브 신호(CACT)를 소정 지연시간(tDLT)만큼 지연시킨 신호인 신호(CACTFD)를 출력한다.
리드/라이트 명령의 입력 후, 상기 레이턴시와 버스트 길이 만큼의 클럭 주기가 경과하여 컬럼 액티브 신호(CACT)가 하이레벨에서 로우레벨로 천이되고 신호(RESETBP)가 로우레벨로 천이되면, PMOS(P11)가 턴-온되어 노드(LATB)는 하이레벨로 풀-업구동되고, 래치부(103)는 이 정보를 유지함과 아울러 그 출력단으로는 로우레벨의 신호를 출력한다. 이에 따라, 노어게이트(NR11)의 입력단(A)으로는 로우레벨의 신호가 입력된다. 그러나, 이 때 지연부(102)로부터 출력되는 신호(CACTFD)는 도 2에 도시된 바와 같이 하이레벨을 유지하고 있으므로, 노어게이트(NR11)의 출력신호는 로우레벨이 되고 내부전압 생성 제어신호(CA_ACT)는 하이레벨인 인에이블 상태를 계속 유지한다.
이어서, 상기 시점으로부터 지연시간(tDLT)만큼 더 경과하여 신호(CACTFD)가 로우레벨로 천이되면, 노어게이트(NR11)의 입력신호가 모두 로우레벨이 되므로 내부전압 생성 제어신호(CA_ACT)는 로우레벨로 디스에이블된다.
이와 같이, 종래 내부전압 생성 제어회로는 리드/라이트 명령이 입력되면 내부전압 생성 제어신호(CA_ACT)를 인에이블시켜서 레이턴시+버스트 길이+지연시간(tDLT)이 경과한 후 디스에이블시킴으로써, 상기 기간동안 액티브 내부전압이 공급될 수 있도록 한다.
여기서, 지연시간(tDLT)은 컬럼 액티브 신호(CACT)가 로우레벨이 된 후 내부전압 생성 제어신호(CA_ACT)를 얼마동안 더 인에이블 상태로 유지시킬 것인가를 결정하는 신호이다. 도 3에 도시된 바와 같이, 컬럼 액티브 신호(CACT)가 로우레벨이 되기 전의 시점(X)에서 또 다른 리드/라이트 명령(RD/WT)이 입력되게 되면, 내부전압 생성 제어신호(CA_ACT)가 하이레벨에서 로우레벨로 천이된 후 곧 바로 다시 하이레벨로 천이되어 내부전압이 불안정하게 되므로, 지연시간(tDLT)은 이러한 현상을 방지하기 위하여 적용된 시간이다.
그런데, 종래 내부전압 생성제어회로에서는 이러한 지연시간(tDLT)이 약 30[ns]정도로 고정되어 있음으로 인해 클럭 주파수 증가에 따라 불필요한 전류소모가 발생한다는 문제점이 있었다. 즉, 클럭 주파수가 증가하게 되면 레이턴시와 버스트 길이 등에 대한 클럭주기수는 동일하다 하더라도 그 소요되는 절대시간은 감 소하게 되므로, 내부전압 생성 제어신호(CA_ACT)가 하이-로우를 반복하지 않도록 하기 위해 필요한 지연시간 또한 감소하게 된다. 그러나, 종래에는 상기 지연시간(tDLT)이 주파수에 상관없이 고정되어 있었기 때문에, 내부전압 생성 제어신호(CA_ACT)가 과다하게 오랜 시간 동안 인에이블됨으로 인해 다량의 전류가 불필요하게 소모되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 리드 또는 라이트 명령의 입력에 동기하여 인에이블되어 적어도 소정 레이턴시(latency)와 버스트 길이(burst length)를 포함하는 클럭주기에 해당하는 시간 경과 후 디스에이블되는 내부전압 생성제어신호를 생성함으로써, 리드/라이트 동작에 필요한 액티브 내부전압을 클럭 주파수에 따른 적정 시간 동안만 공급하여 불필요한 전류 소모를 줄일 수 있도록 하는 내부전압 생성제어회로 및 이를 이용한 내부전압 생성회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리드 또는 라이트 명령 입력 후 생성되는 컬럼 액티브 펄스 신호를 입력신호로서 받되, 소정의 클럭 신호가 인에이블될 때의 상기 컬럼 액티브 펄스 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 래치부와; 임의의 제 k 래치부가 제 k-1 래치부로부터의 신호를 입력신호로서 받되, 상기 제 k 래치부는 상기 클럭 신호가 인에이블될 때의 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 n 래치부(2≤k≤n, k, n은 임의의 자연수)와; 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리연산하여 내부전압 생성제어신호를 출력하는 논리부를 포함하여 구성되는 내부전압 생성제어회로를 제공한다.
본 발명에서, 상기 제 1 내지 제 n 래치부는 상기 클럭신호의 하강에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭 신호의 다음 상승에지에 동기하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 내지 제 n 래치부는 상기 클럭신호의 상승에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭신호의 다음 하강에지에 동기하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 내지 제 n 래치부의 각각은 플립플롭을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내지 제 n 래치부의 각각은 쉬프트 레지스터를 포함하는 것이 바람직하다.
본 발명에서, 상기 자연수 n은 적어도 소정 레이턴시와 버스트 길이를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리합 연산하여 출력하는 것이 바람직하다.
또한, 본 발명은 액티브 명령 입력 후 인에이블되어 이후 적어도 RAS 활성화 시간 경과 후 디스에이블되는 제 1 내부전압 생성제어신호를 출력하는 로우 액티브 제어부(row active control)와; 리드(read) 또는 라이트(write) 명령의 입력에 동기되어 적어도 소정 레이턴시(latency)와 버스트 길이(burst length)를 포함하는 클럭주기에 해당하는 시간 동안 인에이블되는 제 2 내부전압 생성제어신호를 출력하는 컬럼 액티브 제어부(column active control)와; 로우(row) 프리차지 명령 입력 후 인에이블되어 소정 지연시간 경과 후 디스에이블되는 제 3 내부전압 생성제어신호를 출력하는 로우 프리차지 제어부와; 상기 제 1 내지 제 3 내부전압 생성제어신호를 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호에 응답하여 내부전압을 생성하는 내부전압 생성부를 포함하여 구성되는 내부전압 생성회로를 제공한다.
본 발명에서, 상기 컬럼 액티브 제어부는 상기 리드 또는 라이트 명령 입력 후 생성되는 컬럼 액티브 펄스(column active pulse) 신호를 입력신호로서 받되, 상기 클럭 신호가 인에이블될 때의 상기 컬럼 액티브 펄스 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 래치부와; 임의의 제 k 래치부가 제 k-1 래치부로부터의 신호를 입력신호로서 받되, 상기 제 k 래치부는 상기 클럭 신호가 인에이블될 때의 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 n 래치부(2≤k≤n, k, n은 임의의 자연수)와; 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리연산하여 상기 제 2 내부전압 생성제어신호를 출력하는 제 2 논리부를 포함하는 것이 바람직 하다.
본 발명에서, 상기 제 1 내지 제 n 래치부는 상기 클럭신호의 하강에지(falling edge) 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭 신호의 다음 상승에지(rising edge)에 동기하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 내지 제 n 래치부는 상기 클럭신호의 상승에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭신호의 다음 하강에지에 동기하여 출력하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 내지 제 n 래치부의 각각은 플립플롭(flip-flop)을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내지 제 n 래치부의 각각은 쉬프트 레지스터를 포함하는 것이 바람직하다.
본 발명에서, 상기 자연수 n은 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기수 이상인 것이 바람직하다.
본 발명에서, 상기 제 2 논리부는 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리합 연산하여 출력하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 상기 제 1 내지 제 3 내부전압 생성제어신호를 논리합연산하여 출력하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
본 발명은 반도체 장치의 내부전압 생성회로 중에서, 특히 액티브 동작용 내부전압을 생성하는 회로 및 그 내부전압 생성 제어회로에 관한 것이다.
도 4는 본 발명에 의한 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 것이고, 도 5는 본 발명에 의한 일실시예에 따른 내부전압 생성 제어회로, 특히 컬럼 동작(입출력 동작)과 관련된 내부전압 생성 제어회로인 컬럼 액티브 제어회로의 구성을 도시한 것이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 소정 액티브 명령 입력 후 인에이블되어 이후 적어도 RAS 활성화 시간 경과 후 디스에이블되는 제 1 내부전압 생성제어신호(RA_ACT)를 출력하는 로우 액티브 제어부(row active control, 210)와; 리드 또는 라이트 명령의 입력에 동기되어 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기에 해당하는 시간 동안 인에이블되는 제 2 내부전압 생성제어신호(CA_ACT)를 출력하는 컬럼 액티브 제어부(column active control, 220)와; 로우(row) 프리차지 명령 입력 후 인에이블되어 소정 지연시간 경과 후 디스에이블되는 제 3 내부전압 생성제어신호(RP_ACT)를 출력하는 로우 프리차지 제어부(230)와; 상기 제 1 내지 제 3 내부전압 생성제어신호(RA_ACT, CA_ACT, RP_ACT)를 논리합 연산하여 출력하는 논리부(240)와; 상기 논리부(240)로부터의 신호(VINT_ACT)에 응답하여 내부전압을 생성하는 내부전압 생성부(250)를 포함하여 구성된다.
그리고, 도 5에 도시된 바와 같이, 컬럼 액티브 제어부(220)는 리드 또는 라이트 명령(RD/WT) 입력 후 생성되는 컬럼 액티브 펄스 신호(CACTP)를 입력신호로서 받되, 소정 클럭 신호(CLK)가 인에이블될 때의 컬럼 액티브 펄스 신호(CACTP)의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 플립플롭(flip flop, 301)과; 임의의 제 k 플립플롭이 제 k-1 플립플롭으로부터의 신호를 입력신호로서 받되, 상기 제 k 플립플롭은 상기 클럭 신호(CLK)가 인에이블될 때의 상기 제 k-1 플립플롭으로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 7 플립플롭(302, 303,...,307)과; 컬럼 액티브 펄스 신호(CACTP)와 상기 제 1 내지 제 7 플립플롭(301,...307)으로부터의 신호(L1, L2,..., L7)를 논리합 연산하여 제 2 내부전압 생성제어신호(CA_ACT)를 출력하는 논리부(350)를 포함한다.
상기 제 1 내지 제 7 플립플롭(301, ..., 307)은 클럭신호(CLK)의 하강에지(또는 상승에지) 시점에서의 각 입력신호의 상태정보를 래치시켜 클럭 신호(CLK)의 다음 상승에지(또는 하강에지)에 동기하여 출력하는 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 도 4 내지 도 6을 참조하여 구체적으로 설명한다.
도 4에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로에서는, 로우 액티브 제어부(210)으로부터 출력되는 제 1 내부전압 생성 제어신호(RA_ACT)와, 컬럼 액티브 제어부(220)로부터 출력되는 제 2 내부전압 생성 제어신호(CA_ACT), 및 로우 프리자치 제어부(230)로부터 출력되는 제 3 내부전압 생성 제어신호(RP_ACT) 를 노어게이트(NR21)와 인버터(IV21)를 포함하여 구성된 논리부(240)가 논리합 연산하여 제어신호(VINT_ACT)를 출력하고, 내부전압 생성부(250)가 이러한 제어신호(VINT_ACT)를 입력받아 내부전압, 특히 액티브 동작용 내부전압을 생성하게 된다. 내부전압 생성회로의 동작을 좀 더 구체적으로 설명한다.
우선, 로우 액티브 제어부(210)는 소정 액티브 명령 입력 후 인에이블되어 이후 적어도 RAS 활성화 시간 경과 후 디스에이블되는 제 1 내부전압 생성제어신호(RA_ACT)를 출력한다. 즉, 로우 액티브 제어부(210)는 상기 액티브 명령이 입력되면 해당 워드라인을 활성화시켜 셀의 데이터가 재저장될 수 있도록 하기 위하여, 적어도 RAS활성화 시간(tRAS)이 경과한 후까지 인에이블되는 제 1 내부전압 생성제어신호(RA_ACT)를 소정의 제어신호들(미도시)에 응답하여 출력함으로써 상기 기간동안 내부전압이 공급될 수 있도록 한다. 상기에서, RAS활성화 시간(tRAS)은 해당 워드라인을 활성화시켜 셀의 데이터를 완전히 재저장할 수 있을 때까지 걸리는 시간을 말한다.
다음으로, 컬럼 액티브 제어부(220)는 리드 또는 라이트 명령의 입력에 동기되어 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기에 해당하는 시간 동안 인에이블되는 제 2 내부전압 생성제어신호(CA_ACT)를 출력하는 바, 이에 대해서는 아래에서 좀 더 자세히 설명한다.
그리고, 로우 프리차지 제어부(230)는 로우 프리차지 명령 입력 후 인에이블되어 소정 지연시간 경과 후 디스에이블되는 제 3 내부전압 생성제어신호(RP_ACT)를 출력한다. 즉, 로우 프리차지 제어부(230)는 로우 프리차지 명령이 입력되면 적 어도 로우 프리차지 동작의 시작 시점부터 로우프리차지 동작의 완료 시점까지의 시간을 포함하는 상기 지연시간 동안 인에이블되는 제 3 내부전압 생성제어신호(RP_ACT)를 소정 제어신호들(미도시)에 응답하여 출력함으로써, 상기 지연시간 동안 내부전압이 공급될 수 있도록 한다. 상기 지연시간은 적어도 로우 프리차지 동작의 시작시점부터 로우 프리 차지 동작의 완료 시점까지의 시간을 포함하는 시간으로서, 프리차지가 수행되는 시간을 확보하고 필요에 따라 프리차지 동작 완료 후 내부전압을 안정화 시키기 위하여 내부전압 생성회로를 동작시키기 위한 시간까지도 확보하기 위해 필요한 시간이다.
논리부(240)는 로우 액티브 제어부(210)으로부터 출력되는 제 1 내부전압 생성 제어신호(RA_ACT)와, 컬럼 액티브 제어부(220)로부터 출력되는 제 2 내부전압 생성 제어신호(CA_ACT), 및 로우 프리자치 제어부(230)로부터 출력되는 제 3 내부전압 생성 제어신호(RP_ACT)를 논리합 연산하여 제어신호(VINT_ACT)를 출력한다.
마지막으로, 내부전압 생성부(250)는 상기 제어신호(VINT_ACT)에 응답하여 내부전압, 특히 액티브용 내부전압을 생성하여 공급한다.
이하에서는, 컬럼 동작(입출력 동작)과 관련된 내부전압 생성 제어회로인 컬럼 액티브 제어부(220)의 동작에 대하여 도 5 및 도 6을 참조하여 자세히 설명한다. 참고로, 도 5의 실시예는 플립플롭이 7인 경우의 경우를 예로 든 것으로서, 시스템 환경에 따라 그 개수는 달리 설정될 수 있다.
우선, 제 1 플립플롭(301)은 컬럼 액티브 펄스 신호(CACTP)를 입력신호로서 받되, 클럭 신호(CLK)가 인에이블될 때의 컬럼 액티브 펄스 신호(CACTP)의 상태 정보를 소정시간 동안 래치시켜 신호(L1)로서 출력한다. 즉, 제 1 플립플롭(301)은 클럭신호(CLK)의 하강에지 시점에서의 입력신호인 컬럼 액티브 펄스 신호(CACTP)의 상태정보를 래치시킨 후, 클럭 신호(CLK)의 다음 상승에지에 동기하여 상기 래치된 상태정보를 출력하는 소자이다. 따라서, 도 6에 도시된 바와 같이, 클럭신호(CLK)의 상승에지(A)에서 리드/라이트 명령(RD/WT)이 입력되면, 제 1 플립플롭(301)은 클럭신호(CLK)의 하강에지(B)에서의 컬럼 액티브 펄스 신호(CACTP)의 상태 정보인 하이레벨의 정보를 래치시킨 후, 클럭신호(CLK)의 다음 상승에지(C)에 동기하여 상기 하이레벨의 정보를 신호(L1)로서 출력한다. 그리고, 제 1 플립플롭(301)은 클럭신호(CLK)의 하강에지(D)에서의 컬럼 액티브 펄스 신호(CACTP)의 상태 정보인 로우레벨의 정보를 래치시킨 후, 클럭신호(CLK)의 다음 상승에지(E)에 동기하여 상기 로우레벨의 정보를 신호(L1)로서 출력한다. 따라서, 출력신호(L1)는 도 6에 도시된 바와 같은 펄스 신호가 된다.
상기에서, 컬럼 액티브 펄스 신호(CACTP)는 리드/라이트 명령(RD/WT)의 입력시 발생하는 신호로서, 리드/라이트 명령(RD/WT)의 입력과 함께 인에이블되어, 리드/라이트 동작에 필요한 내부전압을 생성하기 위한 제어신호(CA_ACT)를 생성하는데 있어 소스 신호의 역할을 하는 신호를 말한다.
이어서, 제 2 플립플롭(302)은 신호(L1)를 입력신호로서 받되, 클럭 신호(CLK)가 인에이블될 때의 신호(L1)의 상태 정보를 소정시간 동안 래치시켜 신호(L2)로서 출력한다. 즉, 제 1 플립플롭(301)과 마찬가지로, 제 2 플립플롭(302)도 클럭신호(CLK)의 하강에지 시점에서의 입력신호인 신호(L1)의 상태정보를 래치시킨 후, 상기 상태정보를 클럭 신호(CLK)의 다음 상승에지에 동기하여 출력하는 소자이다. 따라서, 도 6에 도시된 바와 같이, 신호(L1)가 입력되면, 제 2 플립플롭(302)은 클럭신호(CLK)의 하강에지(D)에서의 신호(L1)의 상태 정보인 하이레벨의 정보를 래치시킨 후, 클럭신호(CLK)의 다음 상승에지(E)에 동기하여 상기 하이레벨의 정보를 신호(L2)로서 출력한다. 그리고, 제 2 플립플롭(302)은 클럭신호(CLK)의 하강에지(F)에서의 신호(L2)의 상태 정보인 로우레벨의 정보를 래치시킨 후, 클럭신호(CLK)의 다음 상승에지(G)에 동기하여 상기 로우레벨의 정보를 신호(L2)로서 출력한다. 따라서, 출력신호(L2)는 도 6에 도시된 바와 같은 펄스 신호가 된다.
상기와 마찬가지의 동작에 의하여, 제 3 플립플롭(303)으로부터 출력되는 신호(L3)는 클럭신호(CLK)의 상승에지(G)에 동기하여 하이레벨이 되고; 제 4 플립플롭(304)으로부터 출력되는 신호(L4)는 클럭신호(CLK)의 상승에지(I)에 동기하여 하이레벨이 되고; 제 5 플립플롭(305)으로부터 출력되는 신호(L5)는 클럭신호(CLK)의 상승에지(K)에 동기하여 하이레벨이 되며; 제 6 플립플롭(306)으로부터 출력되는 신호(L6)는 클럭신호(CLK)의 상승에지(M)에 동기하여 하이레벨이 된다. 마지막으로, 제 7 플립플롭(307)으로부터 출력되는 신호(L7)는 클럭신호(CLK)의 상승에지(O)에 동기하여 하이레벨이 되어 하강에지(Q)에 동기하여 로우레벨이 되는 신호가 된다.
그리고, 상기 컬럼 액티브 펄스 신호(CACTP), 신호(L1), 신호(L2),신호(L3),신호(L4),신호(L5),신호(L6) 및 신호(L7)는 논리합 연산을 수행하는 논리부(350)에 입력된다. 즉, 논리부(350)에 포함된 노어게이트(NR31)와 인버터(31)는 논리합 연산을 수행하므로, 제 2 내부전압 생성 제어신호(CA_ACT)는 도 6에 도시된 바와 같이 컬럼 액티브 펄스 신호(CACTP)의 상승시점에서 하이레벨로 인에이블되어 신호(L7)의 하강시점에서 로우레벨로 디스에이블되는 신호가 되며, 이에 따라 내부전압 생성부(250)에 의하여 생성되는 리드/라이트 동작 관련 내부전압은 제 2 내부전압 생성 제어신호(CA_ACT)의 상기 인에이블 구간 동안 공급된다.
여기서 사용된 플립플롭의 개수 7은 시스템의 레이턴시와 버스트 길이를 기준으로 하여 정해진 것이다. 즉, 본 실시예에 따른 내부전압 생성제어회로 및 내부전압 생성회로는 레이턴시가 3 클럭주기이고 버스트 길이가 4 클럭주기인 반도체 장치에 사용되는 경우를 나타낸 것으로서, 데이터의 리드/라이트 동작이 완료되기 위하여는 최소한 상기 레이턴시와 버스트 길이를 포함하는 시간 동안에는 내부전압이 공급되어야 하므로, 플립플롭의 개수를 7개로 함으로써 컬럼 액티브 펄스 신호(CACTP)가 인에이블된 후 최소한 7(3+4) 클럭 주기 이상 동안 제 2 내부전압 생성 제어신호(CA_ACT)가 인에이블된 후 클럭에지(Q)에서 디스에이블되도록 한 것이다. 아울러, 시스템의 조건에 따라 데이터 입출력 동작의 안정화를 위하여 상기 7 개의 플립플롭 외에 그 개수를 더 추가할 수도 있다.
이와 같이, 본 실시예에 따른 내부전압 생성 제어회로인 컬럼 액티브 제어부(220)는 리드 또는 라이트 명령의 입력에 동기하여 인에이블되어 적어도 레이턴시와 버스트 길이를 포함하는 클럭주기에 해당하는 시간 경과 후 디스에이블되는 내부전압 생성제어신호를 생성함으로써, 리드/라이트 동작에 필요한 액티브 내부전압 을 클럭 주파수에 따른 적정 시간 동안만 공급하여 불필요한 전류 소모를 줄일 수 있도록 한다. 즉, 본 실시예에 따르면, 클럭 주파수가 증가한다 하더라도 플립플롭들의 출력신호 및 그에 따른 제 2 내부전압 생성 제어신호(CA_ACT)의 인에이블 구간도 함께 조정되므로, 리드/라이트 동작에 필요한 액티브 내부전압이 리드/라이트 동작 수행을 위한 적정 시간 이상으로 과도하게 공급됨으로 인해 발생하는 불필요한 전류 소모를 줄일 수 있다.
한편, 도 7은 첫번째 리드/라이트 명령(RD/WT)이 입력되어 지연시간(tCCD, CAS to CAS delay)이 경과한 후 두번째 리드/라이트 명령(RD/WT)이 입력된 경우의 동작 파형도를 나타낸 것이다. 여기서, 지연시간(tCCD)은 컬럼 동작들 간의 지연시간을 말하는 것으로서, 이전 컬럼 동작이 수행된 후 이후 컬럼 동작이 수행되기 위하여 확보되어야 하는 최소한의 시간을 의미한다. 도 7에 도시된 바와 같이, 첫번째 리드/라이트 명령(RD/WT)이 입력되어 제 2 내부전압 생성 제어신호(CA_ACT)가 인에이블된 후, 첫번째 리드/라이트 명령(RD/WT)에 따른 입출력 동작이 완료되기 이전에 두번째 리드/라이트 명령(RD/WT)이 입력되면, 도 5의 컬럼 액티브 제어부(220)는 새로이 인에이블되는 두번째 컬럼 액티브 펄스 신호(2nd CACTP)에 응답하여 그 시점으로부터 최소한 (레이턴시+버스트 길이)에 해당하는 클럭주기 이상 동안 인에이블되는 제 2 내부전압 생성 제어신호(CA_ACT)를 생성한다. 따라서, 본 실시예에 따르면, 리드/라이트 동작 수행 도중에 또 다른 리드/라이트 명령(RD/WT)이 입력된다 하더라도 제 2 내부전압 생성 제어신호(CA_ACT)는 계속하여 인에이블 상태를 유지하므로, 내부전압이 불필요하게 온/오프를 반복하는 일 없이 안정적으로 계속 공급될 수 있다.
한편, 상기에서는 레이턴시가 3 클럭 주기이고 버스트 길이가 4 클럭 주기인 경우에 대하여 설명하였으나, 이는 시스템 조건에 따라 달리 설정될 수 있다. 즉, 일반적인 경우 레이턴시가 x 클럭 주기이고 버스트 길이가 y 클럭주기인 시스템에 대해서는, 도 8에 도시된 바와 같이 플립 플롭의 개수를 (x + y)개로 설정할 수 있으며, 또한 시스템의 조건에 따라 데이터 입출력 동작의 안정화를 위하여 상기 (x + y) 개의 플립플롭 외에 그 개수를 더 추가할 수도 있다.
그리고, 상기에서는 플립플롭들이 클럭신호(CLK)의 하강에지 시점에서의 각 입력신호의 상태정보를 래치시킨 후 클럭 신호(CLK)의 다음 상승에지에 동기하여 출력하는 소자인 경우에 대하여 설명하였으나, 플립플롭들은 클럭신호(CLK)의 상승에지 시점에서의 각 입력신호의 상태정보를 래치시킨 후 클럭 신호(CLK)의 다음 하강에지에 동기하여 출력하는 소자일 수도 있다.
아울러, 상기에 사용된 플립플롭 대신에 각 입력 신호를 한 클럭 주기씩 이동시켜 출력하는 쉬프트 레지스터(shift register)를 사용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로는 리드 또는 라이트 명령의 입력에 동기하여 인에이블되어 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기에 해당하는 시간 경과 후 디스에이블되는 내부전압 생성제어신호를 생성함으로써, 리드/라이트 동작에 필요한 액티브 내부전압을 클럭 주파수에 따른 적정 시간 동안만 공급하여 불필요한 전류 소모를 줄일 수 있도록 하고, 순차적으로 불규칙한 리드/라이트 명령이 입력될 때 액티브 내부전압이 불필요하게 온/오프되는 현상을 방지하여 내부전압을 안정적으로 공급할 수 있도록 한다.

Claims (16)

  1. 리드 또는 라이트 명령 입력 후 생성되는 컬럼 액티브 펄스 신호를 입력신호로서 받되, 소정의 클럭 신호가 인에이블될 때의 상기 컬럼 액티브 펄스 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 래치부와;
    임의의 제 k 래치부가 제 k-1 래치부로부터의 신호를 입력신호로서 받되, 상기 제 k 래치부는 상기 클럭 신호가 인에이블될 때의 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 n 래치부(2≤k≤n, k, n은 임의의 자연수)와;
    상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리연산하여 내부전압 생성제어신호를 출력하는 논리부를 포함하여 구성되는 내부전압 생성제어회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 n 래치부는 상기 클럭신호의 하강에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭 신호의 다음 상승에지에 동기하여 출력하는 것을 특징으로 하는 내부전압 생성제어회로.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 n 래치부는 상기 클럭신호의 상승에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭신호의 다음 하강에지에 동기하여 출력하는 것을 특징으로 하는 내부전압 생성제어회로.
  4. 제 2 항 또는 제 3항에 있어서,
    상기 제 1 내지 제 n 래치부의 각각은 플립플롭을 포함하는 내부전압 생성제어회로.
  5. 제 2 항 또는 제 3항에 있어서,
    상기 제 1 내지 제 n 래치부의 각각은 쉬프트 레지스터를 포함하는 내부전압 생성제어회로.
  6. 제 1 항에 있어서,
    상기 자연수 n은 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기수 이상인 내부전압 생성제어회로.
  7. 제 1항에 있어서,
    상기 논리부는 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리합 연산하여 출력하는 내부전압 생성제어회로.
  8. 액티브 명령 입력 후 인에이블되어 이후 적어도 RAS 활성화 시간 경과 후 디스에이블되는 제 1 내부전압 생성제어신호를 출력하는 로우 액티브 제어부(row active control)와;
    리드 또는 라이트 명령의 입력에 동기되어 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기에 해당하는 시간 동안 인에이블되는 제 2 내부전압 생성제어신호를 출력하는 컬럼 액티브 제어부(column active control)와;
    로우(row) 프리차지 명령 입력 후 인에이블되어 소정 지연시간 경과 후 디스에이블되는 제 3 내부전압 생성제어신호를 출력하는 로우 프리차지 제어부와;
    상기 제 1 내지 제 3 내부전압 생성제어신호를 논리연산하여 출력하는 제 1 논리부와;
    상기 제 1 논리부로부터의 신호에 응답하여 내부전압을 생성하는 내부전압 생성부를 포함하여 구성되는 내부전압 생성회로.
  9. 제 8항에 있어서,
    상기 컬럼 액티브 제어부는
    상기 리드 또는 라이트 명령 입력 후 생성되는 컬럼 액티브 펄스(column active pulse) 신호를 입력신호로서 받되, 소정 클럭 신호가 인에이블될 때의 상기 컬럼 액티브 펄스 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 1 래치부와;
    임의의 제 k 래치부가 제 k-1 래치부로부터의 신호를 입력신호로서 받되, 상기 제 k 래치부는 상기 클럭 신호가 인에이블될 때의 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 동안 래치시켜 출력하는 제 2 내지 제 n 래치부(2≤k≤n, k, n은 임의의 자연수)와;
    상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리연산하여 상기 제 2 내부전압 생성제어신호를 출력하는 제 2 논리부를 포함하는 내부전압 생성회로.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 n 래치부는 상기 클럭신호의 하강에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭 신호의 다음 상승에지에 동기하여 출력하는 것을 특징으로 하는 내부전압 생성회로.
  11. 제 9 항에 있어서,
    상기 제 1 내지 제 n 래치부는 상기 클럭신호의 상승에지 시점에서의 각 입력신호의 상태정보를 래치시켜 상기 클럭신호의 다음 하강에지에 동기하여 출력하는 것을 특징으로 하는 내부전압 생성회로.
  12. 제 10 항 또는 제 11항에 있어서,
    상기 제 1 내지 제 n 래치부의 각각은 플립플롭을 포함하는 내부전압 생성회로.
  13. 제 10 항 또는 제 11항에 있어서,
    상기 제 1 내지 제 n 래치부의 각각은 쉬프트 레지스터를 포함하는 내부전압 생성회로.
  14. 제 9 항에 있어서,
    상기 자연수 n은 적어도 소정 레이턴시와 버스트 길이를 포함하는 클럭주기수 이상인 내부전압 생성회로.
  15. 제 9항에 있어서,
    상기 제 2 논리부는 상기 컬럼 액티브 펄스 신호와 상기 제 1 내지 제 n 래치부로부터의 신호를 논리합 연산하여 출력하는 내부전압 생성회로.
  16. 제 8 항에 있어서,
    상기 제 1 논리부는 상기 제 1 내지 제 3 내부전압 생성제어신호를 논리합연산하여 출력하는 내부전압 생성회로.
KR1020050010148A 2005-02-03 2005-02-03 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 KR100636676B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050010148A KR100636676B1 (ko) 2005-02-03 2005-02-03 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
US11/102,420 US7102938B2 (en) 2005-02-03 2005-04-08 Internal voltage generation control circuit and internal voltage generation circuit using the same
US11/469,552 US7280418B2 (en) 2005-02-03 2006-09-01 Internal voltage generation control circuit and internal voltage generation circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050010148A KR100636676B1 (ko) 2005-02-03 2005-02-03 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로

Publications (2)

Publication Number Publication Date
KR20060089077A KR20060089077A (ko) 2006-08-08
KR100636676B1 true KR100636676B1 (ko) 2006-10-23

Family

ID=36756368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050010148A KR100636676B1 (ko) 2005-02-03 2005-02-03 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로

Country Status (2)

Country Link
US (2) US7102938B2 (ko)
KR (1) KR100636676B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR100636676B1 (ko) * 2005-02-03 2006-10-23 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
US20070171735A1 (en) * 2006-01-25 2007-07-26 Jong-Hoon Oh Latency circuit for semiconductor memories
JP5457628B2 (ja) * 2007-10-26 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのタイミング制御方法
KR101034602B1 (ko) * 2008-12-31 2011-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR102611898B1 (ko) * 2018-08-27 2023-12-11 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3582082B2 (ja) * 1992-07-07 2004-10-27 セイコーエプソン株式会社 マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置
JPH08153400A (ja) * 1994-11-29 1996-06-11 Mitsubishi Electric Corp Ｄｒａｍ
US6525971B2 (en) * 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US6343352B1 (en) * 1997-10-10 2002-01-29 Rambus Inc. Method and apparatus for two step memory write operations
KR100363105B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 셀 리키지 커런트 보상용 셀프 리프레쉬 장치
US6826104B2 (en) * 2000-03-24 2004-11-30 Kabushiki Kaisha Toshiba Synchronous semiconductor memory
JP3902909B2 (ja) * 2000-07-19 2007-04-11 沖電気工業株式会社 低消費電力型ダイナミックランダムアクセスメモリ
US6418075B2 (en) * 2000-07-21 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
KR100400309B1 (ko) * 2001-05-04 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법
KR100470995B1 (ko) * 2002-04-23 2005-03-08 삼성전자주식회사 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
JP3915711B2 (ja) * 2003-02-12 2007-05-16 セイコーエプソン株式会社 半導体メモリ装置
US7093062B2 (en) * 2003-04-10 2006-08-15 Micron Technology, Inc. Flash memory data bus for synchronous burst read page
US6970395B2 (en) * 2003-09-08 2005-11-29 Infineon Technologies Ag Memory device and method of reading data from a memory device
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
US7012839B1 (en) * 2004-08-19 2006-03-14 International Business Machines Corporation Register file apparatus and method incorporating read-after-write blocking using detection cells
KR100636676B1 (ko) 2005-02-03 2006-10-23 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로

Also Published As

Publication number Publication date
US7280418B2 (en) 2007-10-09
KR20060089077A (ko) 2006-08-08
US7102938B2 (en) 2006-09-05
US20060171214A1 (en) 2006-08-03
US20070064503A1 (en) 2007-03-22

Similar Documents

Publication Publication Date Title
KR100673904B1 (ko) 반도체메모리소자
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
JP5011485B2 (ja) 半導体メモリ装置
US6525988B2 (en) Clock generating circuits controlling activation of a delay locked loop circuit on transition to a standby mode of a semiconductor memory device and methods for operating the same
US7463081B2 (en) Internal voltage generator and internal clock generator including the same, and internal voltage generating method thereof
US20050243608A1 (en) Input circuit for a memory device
KR100586555B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR20030002131A (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR100636676B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
US20060233033A1 (en) Semiconductor memory device
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
KR100558557B1 (ko) 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
KR20080065061A (ko) 동기/ 비동기 동작이 가능한 반도체 메모리 장치 및 상기반도체 메모리 장치의 데이터 입/ 출력 방법
KR20080028617A (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100757935B1 (ko) 반도체 메모리 장치의 프리 차지 회로
KR101747885B1 (ko) 시프트 회로
KR100748461B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100798795B1 (ko) 내부 어드레스 생성장치 및 그의 구동방법
JP2004253072A (ja) 半導体装置及びその制御方法
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
US20080056038A1 (en) Semiconductor memory device
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR100668830B1 (ko) 메모리 장치의 컬럼 어드레스 제어장치
US7224623B2 (en) Memory device having off-chip driver enable circuit and method for reducing delays during read operations

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee