KR102611898B1 - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR102611898B1
KR102611898B1 KR1020180100606A KR20180100606A KR102611898B1 KR 102611898 B1 KR102611898 B1 KR 102611898B1 KR 1020180100606 A KR1020180100606 A KR 1020180100606A KR 20180100606 A KR20180100606 A KR 20180100606A KR 102611898 B1 KR102611898 B1 KR 102611898B1
Authority
KR
South Korea
Prior art keywords
signal
write
delay
pulse
light
Prior art date
Application number
KR1020180100606A
Other languages
English (en)
Other versions
KR20200023999A (ko
Inventor
강동호
김진욱
손양욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180100606A priority Critical patent/KR102611898B1/ko
Priority to CN201811450843.6A priority patent/CN110867200B/zh
Priority to US16/210,888 priority patent/US10614871B2/en
Publication of KR20200023999A publication Critical patent/KR20200023999A/ko
Application granted granted Critical
Publication of KR102611898B1 publication Critical patent/KR102611898B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

반도체장치는 라이트신호를 라이트레이턴시 시간 및 버스트동작 시간만큼 지연하여 라이트펄스를 생성하고, 리드신호를 지연하여 리드펄스를 생성하며, 상기 라이트신호의 생성시점으로부터 설정구간 이후 인에이블되는 프리차지신호를 생성하는 지연회로 및 상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 칩선택신호 및 상기 커맨드어드레스로부터 뱅크에 포함된 메모리셀을 선택하기 위한 컬럼신호를 생성하는 컬럼신호생성회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 라이트동작, 리드동작 및 프리차지동작이 순차적으로 수행되는 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로, 반도체장치는 데이터를 저장하기 위한 메모리셀(Memory Cell)들이 구비된다. 메모리셀(Memory Cell)들은 하나의 트렌지스터와 하나의 캐패시터(Capacitor)로 구현된다. 또한, 메모리셀(Memory Cell)들은 비트라인(Bit Line)과 연결되고, 이와 같은 메모리셀(Memory Cell)들은 다수의 메모리셀(Memory Cell)을 포함하는 뱅크를 구성한다.
한편, 반도체장치는 메모리셀(Memory Cell)에 정보를 저장하거나 저장된 정보를 외부로 출력하는 라이트동작 및 리드동작을 수행하고, 이후에는 프리차지동작을 수행하여 데이터의 저장 및 출력동작을 좀더 빠르게 수행하도록 구현된다. 이와 같은 프리차지동작은 라이트동작 시 데이터가 저장되기 위한 물리적 시간인 라이트리커버리시간(tWR:Write Recovery Time) 이후 수행되어야 한다.
본 발명의 배경기술은 미국 등록특허(US5,748,560)에 개시되어 있다.
본 발명은 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하고, 리드동작이 수행된 이후 프리차지동작을 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 라이트신호를 라이트레이턴시 시간 및 버스트동작 시간만큼 지연하여 라이트펄스를 생성하고, 리드신호를 지연하여 리드펄스를 생성하며, 상기 라이트신호의 생성시점으로부터 설정구간 이후 인에이블되는 프리차지신호를 생성하는 지연회로 및 상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 칩선택신호 및 상기 커맨드어드레스로부터 뱅크에 포함된 메모리셀을 선택하기 위한 컬럼신호를 생성하는 컬럼신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 로직레벨 조합에 따라 순차적으로 인에이블되는 라이트신호 및 리드신호를 생성하는 커맨드디코더, 라이트레이턴시정보 및 버스트동작정보에 따라 상기 라이트신호를 제1 지연구간만큼 지연하여 라이트펄스를 생성하고, 상기 리드신호를 지연하여 리드펄스를 생성하며, 라이트리커버리신호에 따라 상기 라이트펄스를 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 지연회로 및 상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 상기 칩선택신호 및 상기 커맨드어드레스로부터 뱅크에 포함된 메모리셀을 선택하기 위한 컬럼신호를 생성하는 컬럼신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 칩선택신호, 클럭, 커맨드어드레스를 출력하고, 라이트레이턴시정보, 버스트동작정보 및 라이트리커버리신호를 출력하며, 데이터를 입출력하는 제1 반도체장치 및 상기 클럭에 동기되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨 조합에 따라 액티브되는 뱅크에 라이트동작을 수행하여 상기 데이터를 저장한 이후 동일한 상기 뱅크에 리드동작을 수행하여 저장된 상기 데이터를 출력하고, 상기 라이트레이턴시정보, 상기 버스트동작정보 및 상기 라이트리커버리신호에 따라 상기 리드동작이 완료된 이후 프리차지동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 커맨드어드레스로부터 라이트동작을 수행하기 위한 라이트펄스를 생성하여 라이트동작을 수행하고, 리드동작을 수행하기 위한 리드펄스를 생성하여 리드동작을 수행하며, 라이트펄스를 설정구간만큼 지연하여 프리차지신호를 생성하여 프리차지동작을 수행함으로써 라이트동작, 리드동작 및 프리차지동작을 순차적으로 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하고, 리드동작이 완료된 이후 프리차지동작을 수행하여 리드동작을 위한 프리차지동작을 생략함으로써 동작속도가 증가할 수 있는 효과가 있다.
또한, 본 발명에 의하면 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하여 리드동작을 위한 뱅크의 액티브동작을 생략함으로써 동작속도가 증가할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체장치의 동작을 위한 커맨드어드레스의 로직레벨 조합을 설명하기 위한 표이다.
도 3은 도 1에 도시된 반도체장치에 포함된 지연회로의 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 지연회로에 포함된 프리차지신호생성회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 프리차지신호생성회로에 포함된 시프팅회로의 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 입출력회로의 구성을 도시한 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 9는 도 1 내지 도 8에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(10), 모드레지스터(20), 지연회로(30), 컬럼신호생성회로(40), 입출력회로(50) 및 코어영역(60)을 포함할 수 있다.
커맨드디코더(10)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 순차적으로 인에이블되는 라이트신호(WRA) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(10)는 클럭(CLK)에 동기 되어 칩선택신호(CS)의 제1 및 제2 펄스가 입력되는 구간 동안 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 라이트신호(WRA)를 생성할 수 있다. 커맨드디코더(10)는 클럭(CLK)에 동기 되어 칩선택신호(CS)의 제3 및 제4 펄스가 입력되는 구간 동안 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 리드신호(RD)를 생성할 수 있다. 칩선택신호(CS)의 제1 내지 제4 펄스는 순차적으로 입력되는 로직하이레벨의 펄스로 설정될 수 있다. 칩선택신호(CS)에 포함된 펄스는 실시예에 따라 로직로우레벨의 펄스로 설정될 수 있다. 라이트신호(WRA) 및 리드신호(RD)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합은 후술하는 도 2를 통해 구체적으로 설명하도록 한다.
모드레지스터(20)는 다수의 레지스터를 포함할 수 있다. 모드레지스터(20)는 라이트레이턴시정보(WLI), 버스트동작정보(BSI) 및 제1 내지 제5 라이트리커버리신호(NWR<1:5>)를 출력할 수 있다. 라이트레이턴시정보(WLI)는 라이트레이턴시(Write Latency) 시간을 설정 하기 위한 신호로 설정될 수 있다. 라이트레이턴시정보(WLI)는 라이트동작을 위한 커맨드어드레스의 입력 시점으로부터 데이터가 입력되기 위한 시간정보를 포함할 수 있다. 라이트레이턴시정보(WLI)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 버스트동작정보(BSI)는 버스트동작(Burst Operation) 시간을 설정하기 위한 신호로 설정될 수 있다. 버스트동작정보(BSI)는 한번의 커맨드어드레스의 입력으로 라이트동작 및 리드동작 시 처리되는 버스트길이(Burst Length)정보를 포함할 수 있다. 버스트동작정보(BSI)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 제1 내지 제5 라이트리커버리신호(NWR<1:5>)는 라이트리커버리시간(tWR: Write Recovery)을 설정하기 위한 신호로 설정될 수 있다. 제1 내지 제5 라이트리커버리신호(NWR<1:5>)는 5 비트의 신호로 도시되어 있지만 실시예에 따라 다양한 비트 수로 설정될 수 있다.
지연회로(30)는 라이트신호(WRA) 및 리드신호(RD)를 입력 받아 순차적으로 인에이블되는 라이트펄스(WTAYP), 리드펄스(RDAYP) 및 프리차지신호(PCG)를 생성할 수 있다. 지연회로(30)는 라이트신호(WRA)를 라이트레이턴시 시간 및 버스트동작 시간만큼 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 지연회로(30)는 리드신호(RD)를 지연하여 리드펄스(RDAYP)를 생성할 수 있다. 지연회로(30)는 라이트신호(WRA)의 생성시점으로부터 설정구간 이후 인에이블되는 프리차지신호(PCG)를 생성할 수 있다. 지연회로(30)는 라이트레이턴시정보(WLI) 및 버스트동작정보(BSI)에 따라 라이트신호(WRA)를 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 지연회로(30)는 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 라이트펄스(WTAYP)를 지연하여 프리차지신호(PCG)를 생성할 수 있다. 설정구간은 순차적으로 수행되는 라이트동작 및 리드동작이 완료되는 시간보다 긴 시간으로 설정될 수 있다. 설정구간은 라이트리커버리시간(tWR)보다 긴 시간으로 설정될 수 있다. 라이트리커버리시간(tWR: Write Recovery Time)은 라이트동작 시 데이티 입력시점부터 프리차지동작을 수행하기 위한 지연시간으로 설정될 수 있다.
컬럼신호생성회로(40)는 라이트펄스(WTAYP) 및 리드펄스(RDAYP)가 입력되는 경우 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 제1 내지 제8 뱅크(BK1~BK8)에 포함된 메모리셀(MC)를 선택하기 위한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성할 수 있다. 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작은 후술하는 도 2를 통해 구체적으로 설명하도록 한다.
입출력회로(50)는 라이트펄스(WTAYP)가 입력되는 경우 데이터(DATA)를 입력 받아 내부데이터(ID)를 생성할 수 있다. 입출력회로(50)는 라이트펄스(WTAYP)가 입력되는 경우 내부데이터(ID)를 코어영역(60)의 메모리셀(MC)로 출력할 수 있다. 입출력회로(50)는 리드펄스(RDAYP)가 입력되는 경우 내부데이터(ID)를 데이터(DATA)로 출력할 수 있다. 입출력회로(50)는 리드펄스(RDAYP)가 입력되는 경우 메모리셀(MC)에서 출력되는 내부데이터(ID)를 데이터(DATA)로 출력할 수 있다.
코어영역(60)은 제1 내지 제8 뱅크(BK1~BK8)를 포함할 수 있다. 제1 내지 제8 뱅크(BK1~BK8)는 다수의 메모리셀(MC)를 포함할 수 있다. 코어영역(60)은 라이트동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 제1 내지 제8 뱅크(BK1~BK8) 중 어느 하나가 액티브될 수 있다. 코어영역(60)은 라이트동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 액티브된 뱅크 중 선택되는 메모리셀(MC)에 내부데이터(ID)를 저장할 수 있다. 코어영역(60)은 리드동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 라이트동작 시 액티브된 뱅크 중 선택되는 메모리셀(MC)에 저장된 내부데이터(ID)를 출력할 수 있다. 코어영역(60)은 프리차지신호(PCG)가 입력되는 경우 프리차지동작을 수행할 수 있다. 코어영역(60)은 제1 내지 제8 뱅크(BK1~BK8)를 포함하도록 구현되어 있지만 실시예에 따라 다양한 수의 뱅크를 포함하도록 구현될 수 있다.
도 2를 참고하여 본 발명의 반도체장치의 라이트동작 시 인에이블되는 라이트신호(WRA)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합을 설명하면 다음과 같다.
커맨드디코더(10)는 칩선택신호(CS)의 첫 번째(1st) 펄스가 로직하이레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)가 제1 로직레벨 조합이고, 칩선택신호(CS)의 두 번째(2nd) 펄스가 로직하이레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)가 제3 로직레벨 조합인 경우 인에이블되는 라이트신호(WRA)를 생성할 수 있다. 제1 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)는 "L,L,H,L,L"인 경우로 설정된다. 제3 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)는 "L,H,L,L,H"인 경우로 설정된다.
도 2를 참고하여 본 발명의 반도체장치의 리드동작 시 인에이블되는 리드신호(RD)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합을 설명하면 다음과 같다.
커맨드디코더(10)는 칩선택신호(CS)의 세 번째(3rd) 펄스가 로직하이레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)가 제2 로직레벨 조합이고, 칩선택신호(CS)의 네 번째(4th) 펄스가 로직하이레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)가 제3 로직레벨 조합인 경우 인에이블되는 리드신호(RD)를 생성할 수 있다. 제2 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)는 "L,H,L,L,L"인 경우로 설정된다.
도 2를 참고하여 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작을 설명하되 칩선택신호(CS)의 첫 번째(1st) 펄스가 입력되는 구간과 두 번째(2nd) 펄스가 입력되는 구간에서 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
컬럼신호생성회로(40)는 칩선택신호(CS)의 첫 번째(1st) 펄스의 로직로우레벨인 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 본 발명의 제1 내지 제8 뱅크(BK1~BK8)를 액티브하기 위한 제1 내지 제3 뱅크어드레스(BADD<1:3>)로 사용한다.
컬럼신호생성회로(40)는 칩선택신호(CS)의 첫 번째(1st) 펄스의 로직로우레벨인 구간에서 제5 커맨드어드레스(CA<5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제1 컬럼어드레스(CADD<1>)로 사용한다.
컬럼신호생성회로(40)는 칩선택신호(CS)의 두 번째(2nd) 펄스의 로직로우레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제2 내지 제6 컬럼어드레스(CADD<2:6>)로 사용한다.
따라서, 컬럼신호생성회로(40)는 제1 내지 제3 뱅크어드레스(BADD<1:3>)와 제1 내지 제6 컬럼어드레스(CADD<1:6>)로부터 제1 내지 제8 뱅크(BK1~BK8)에 포함된 다수의 메모리셀(MC)를 선택하기 위한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성한다.
한편, 칩선택신호(CS)의 세 번째(3rd) 펄스가 입력되는 구간과 네 번째(4th) 펄스가 입력되는 구간에서 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작은 앞서 설명한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작과 동일하므로 구체적인 설명은 생략한다.
도 3을 참고하면 지연회로(30)는 제1 지연회로(31), 제2 지연회로(32) 및 프리차지신호생성회로(33)를 포함할 수 있다.
제1 지연회로(31)는 라이트레이턴시정보(WLI) 및 버스트동작정보(BSI)를 입력 받아 라이트신호(WRA)를 제1 지연구간만큼 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 제1 지연회로(31)는 라이트레이턴시정보(WLI) 및 버스트동작정보(BSI)에 의해 설정되는 제1 지연구간만큼 라이트신호(WRA)를 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 제1 지연구간은 라이트레이턴시 시간 및 버스트동작 시간의 합으로 설정될 수 있다.
제2 지연회로(32)는 리드신호(RD)를 지연하여 리드펄스(RDAYP)를 생성할 수 있다. 제2 지연회로(32)의 지연구간은 실시예에 따라 다양하게 설정될 수 있다.
프리차지신호생성회로(33)는 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 라이트펄스(WTAYP)를 제2 지연구간만큼 지연하여 프리차지신호(PCG)를 생성할 수 있다. 제2 지연구간은 클럭(CLK)의 제1 주기 이상으로 설정될 수 있다.
도 4를 참고하면 프리차지신호생성회로(33)는 시프팅회로(310) 및 선택전달회로(320)를 포함할 수 있다.
시프팅회로(310)는 클럭(CLK)에 동기 되어 라이트펄스(WTAYP)를 지연하여 순차적으로 인에이블되는 제1 내지 제5 라이트지연신호(WD<1:5>)를 생성할 수 있다. 시프팅회로(310)는 라이트펄스(WTAYP)를 지연하여 클럭(CLK)의 제1 주기 마다 순차적으로 인에이블되는 제1 내지 제5 라이트지연신호(WD<1:5>)를 생성할 수 있다.
선택전달회로(320)는 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 제1 내지 제5 라이트지연신호(WD<1:5>) 중 어느 하나를 프리차지신호(PCG)로 출력할 수 있다. 예를 들어, 선택전달회로(320)는 제1 라이트리커버리신호(NWR<1>)가 인에이블되는 경우 제1 라이트지연신호(WD<1>)를 프리차지신호(PCG)로 출력할 수 있다. 선택전달회로(320)는 제5 라이트리커버리신호(NWR<5>)가 인에이블되는 경우 제5 라이트지연신호(WD<5>)를 프리차지신호(PCG)로 출력할 수 있다.
도 5를 참고하면 시프팅회로(310)는 내부지연신호생성회로(311) 및 라이트지연신호생성회로(312)를 포함할 수 있다.
내부지연신호생성회로(311)는 다수의 플립플롭(F/F)으로 구현될 수 있다. 내부지연신호생성회로(311)는 클럭(CLK)에 동기 되어 다수의 플립플롭(F/F)을 통해 라이트펄스(WTAYP)를 지연하여 내부지연신호(IDS)를 생성할 수 있다. 내부지연신호생성회로(311)에 포함되는 플립플롭(F/F)의 수는 실시예에 따라 다양하게 설정될 수 있다. 내부지연신호생성회로(311)의 지연구간은 플립플롭(F/F)의 수에 따라 다양하게 설정될 수 있다.
라이트지연신호생성회로(312)는 다수의 플립플롭(F/F)으로 구현될 수 있다. 라이트지연신호생성회로(312)는 클럭(CLK)에 동기 되어 다수의 플립플롭(F/F)을 통해 내부지연신호(IDS)를 지연하여 제1 내지 제5 라이트지연신호(WD<1:5>)를 생성할 수 있다. 라이트지연신호생성회로(312)는 내부지연신호(IDS)를 클럭(CLK)의 제1 주기만큼 지연하여 제1 라이트지연신호(WD<1>)를 생성할 수 있다. 라이트지연신호생성회로(312)는 제1 라이트지연신호(WD<1>)를 클럭(CLK)의 제1 주기만큼 지연하여 제2 라이트지연신호(WD<2>)를 생성할 수 있다. 라이트지연신호생성회로(312)는 제2 라이트지연신호(WD<2>)를 클럭(CLK)의 제1 주기만큼 지연하여 제3 라이트지연신호(WD<3>)를 생성할 수 있다. 라이트지연신호생성회로(312)는 제3 라이트지연신호(WD<3>)를 클럭(CLK)의 제1 주기만큼 지연하여 제4 라이트지연신호(WD<4>)를 생성할 수 있다. 라이트지연신호생성회로(312)는 제4 라이트지연신호(WD<4>)를 클럭(CLK)의 제1 주기만큼 지연하여 제5 라이트지연신호(WD<5>)를 생성할 수 있다. 라이트지연신호생성회로(312)에 포함되는 플립플롭(F/F)의 수는 실시예에 따라 다양하게 설정될 수 있다. 라이트지연신호생성회로(312)의 지연구간은 플립플롭(F/F)의 수에 따라 다양하게 설정될 수 있다.
도 6을 참고하면 입출력회로(50)는 라이트드라이버(510) 및 리드드라이버(520)를 포함할 수 있다.
라이트드라이버(510)는 라이트동작 시 외부에서 입력되는 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성할 수 있다. 라이트드라이버(510)는 라이트펄스(WTAYP)가 인에이블되는 경우 외부에서 입력되는 데이터(DATA)를 버퍼링하여 내부데이터(ID)를 생성할 수 있다. 라이트드라이버(510)는 라이트펄스(WTAYP)가 인에이블되는 경우 내부데이터(ID)를 코어영역(60)으로 출력할 수 있다.
리드드라이버(520)는 리드동작 시 코어영역(60)에서 출력되는 내부데이터(ID)를 버퍼링하여 데이터(DATA)를 생성할 수 있다. 리드드라이버(520)는 리드펄스(RDAYP)가 인에이블되는 경우 코어영역(60)에서 출력되는 내부데이터(ID)를 버퍼링하여 데이터(DATA)를 생성할 수 있다. 리드드라이버(520)는 리드펄스(RDAYP)가 인에이블되는 경우 데이터(DATA)를 외부로 출력할 수 있다.
도 7을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 라이트동작, 리드동작 및 프리차지동작을 순차적으로 수행하는 동작을 설명하면 다음과 같다.
T1 시점에 커맨드디코더(10)는 칩선택신호(CS)의 첫 번째(1st) 펄스가 로직하이레벨인 구간에서 제1 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)를 입력 받는다.
T2 시점에 컬럼신호생성회로(40)는 칩선택신호(CS)의 첫 번째(1st) 펄스가 로직로우레벨인 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 본 발명의 제1 내지 제8 뱅크(BK1~BK8)를 액티브하기 위한 제1 내지 제3 뱅크어드레스(BADD<1:3>)로 입력 받는다. 컬럼신호생성회로(40)는 칩선택신호(CS)의 첫 번째(1st) 펄스의 로직로우레벨인 구간에서 제5 커맨드어드레스(CA<5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제1 컬럼어드레스(CADD<1>)로 입력 받는다.
T3 시점에 커맨드디코더(10)는 칩선택신호(CS)의 두 번째(2nd) 펄스가 로직하이레벨인 구간에서 제3 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)를 입력 받는다. 커맨드디코더(10)는 T1 시점에 입력된 제1 내지 제5 커맨드어드레스(CA<1:5>)와 T3 시점에 입력된 제1 내지 제5 커맨드어드레스(CA<1:5>)에 의해 로직하이레벨로 인에이블되는 라이트신호(WRA)를 생성한다.
T4 시점에 컬럼신호생성회로(40)는 칩선택신호(CS)의 두 번째(2nd) 펄스가 로직로우레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제2 내지 제6 컬럼어드레스(CADD<2:6>)로 입력 받는다.
T5 시점에 지연회로(30)의 제1 지연회로(31)는 T3 시점에 생성된 라이트신호(WRA)를 제1 지연구간만큼 지연하여 로직하이레벨의 라이트펄스(WTAYP)를 생성한다. 제1 지연구간(P1)은 라이트레이턴시 시간 및 버스트동작 시간의 합으로 설정된다.
컬럼신호생성회로(40)는 로직하이레벨의 라이트펄스(WTAYP)에 의해 T2 시점에 입력된 제1 내지 제3 뱅크어드레스(BADD<1:3>)와 제1 컬럼어드레스(CADD<1>) 및 T4 시점에 입력된 제2 내지 제6 컬럼어드레스(CADD<2:6>)로부터 제1 내지 제8 뱅크(BK1~BK8)에 포함된 다수의 메모리셀(MC)를 선택하기 위한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성한다.
입출력회로(50)의 라이트드라이버(510)는 로직하이레벨의 라이트펄스(WTAYP)에 의해 외부에서 입력되는 데이터(DATA)를 입력 받아 내부데이터(ID)를 생성한다. 라이트드라이버(510)는 로직하이레벨의 라이트펄스(WTAYP)에 의해 내부데이터(ID)를 코어영역(60)으로 출력한다.
코어영역(60)은 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 제1 내지 제8 뱅크(BK1~BK8) 중 어느 하나가 액티브된다. 코어영역(60)은 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 액티브된 뱅크 중 선택되는 메모리셀(MC)에 내부데이터(ID)를 저장한다.
T6 시점에 커맨드디코더(10)는 칩선택신호(CS)의 세 번째(3rd) 펄스가 로직하이레벨인 구간에서 제2 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)를 입력 받는다.
T7 시점에 컬럼신호생성회로(40)는 칩선택신호(CS)의 세 번째(3rd) 펄스가 로직로우레벨인 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 본 발명의 제1 내지 제8 뱅크(BK1~BK8)를 액티브하기 위한 제1 내지 제3 뱅크어드레스(BADD<1:3>)로 입력 받는다. 컬럼신호생성회로(40)는 칩선택신호(CS)의 세 번째(3rd) 펄스의 로직로우레벨인 구간에서 제5 커맨드어드레스(CA<5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제1 컬럼어드레스(CADD<1>)로 입력 받는다.
T8 시점에 커맨드디코더(10)는 칩선택신호(CS)의 네 번째(4th) 펄스가 로직하이레벨인 구간에서 제3 로직레벨 조합의 제1 내지 제5 커맨드어드레스(CA<1:5>)를 입력 받는다. 커맨드디코더(10)는 T6 시점에 입력된 제1 내지 제5 커맨드어드레스(CA<1:5>)와 T8 시점에 입력된 제1 내지 제5 커맨드어드레스(CA<1:5>)에 의해 로직하이레벨로 인에이블되는 리드신호(RD)를 생성한다.
T9 시점에 컬럼신호생성회로(40)는 칩선택신호(CS)의 네 번째(4th) 펄스가 로직로우레벨인 구간에서 제1 내지 제5 커맨드어드레스(CA<1:5>)를 본 발명의 메모리셀(MC)를 선택하기 위한 제2 내지 제6 컬럼어드레스(CADD<2:6>)로 입력 받는다.
T10 시점에 지연회로(30)의 제2 지연회로(32)는 T8 시점에 생성된 리드신호(RD)를 지연하여 로직하이레벨의 리드펄스(RDAYP)를 생성한다.
컬럼신호생성회로(40)는 로직하이레벨의 리드펄스(RDAYP)에 의해 T7 시점에 입력된 제1 내지 제3 뱅크어드레스(BADD<1:3>)와 제1 컬럼어드레스(CADD<1>) 및 T9 시점에 입력된 제2 내지 제6 컬럼어드레스(CADD<2:6>)로부터 제1 내지 제8 뱅크(BK1~BK8)에 포함된 다수의 메모리셀(MC)를 선택하기 위한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성한다.
코어영역(60)은 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 선택되는 메모리셀(MC)에 저장된 내부데이터(ID)를 출력한다. 이때, 리드동작 시 액티브되는 코어영역(60)의 뱅크는 라이트동작 시 액티브되는 뱅크와 동일한 뱅크가 액티브된다.
입출력회로(50)의 리드드라이버(520)는 로직하이레벨의 리드펄스(RDAYP)에 의해 내부데이터(ID)로부터 데이터(DATA)를 생성한다. 리드드라이버(520)는 로직하이레벨의 리드펄스(RDAYP)에 의해 데이터(DATA)를 외부로 출력한다.
T11 시점에 지연회로(30)의 프라차지신호생성회로(33)는 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 T5 시점에 생성된 라이트펄스(WTAYP)를 제2 지연구간(P2)만큼 지연하여 로직하이레벨의 프리차지신호(PCG)를 생성한다.
코어영역(60)은 로직하이레벨의 프리차지신호(PCG)에 의해 프리차지동작을 수행한다.
한편, 본 발명의 설정구간은 T3 시점부터 T11 시점까지로 설정되고 설정구간은 제1 지연구간(P1)과 제2 지연구간(P2)의 합으로 설정된다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 커맨드어드레스로부터 라이트동작을 수행하기 위한 라이트펄스를 생성하여 라이트동작을 수행하고, 리드동작을 수행하기 위한 리드펄스를 생성하여 리드동작을 수행하며, 라이트펄스를 설정구간만큼 지연하여 프리차지신호에 의해 프리차지동작을 수행함으로써 라이트동작, 리드동작 및 프리차지동작을 순차적으로 수행할 수 있다. 또한, 본 발명의 반도체장치는 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하고, 리드동작이 수행된 이후 프리차지동작을 수행하여 리드동작을 위한 프리차지동작을 생략함으로써 동작속도가 증가할 수 있다. 또한, 본 발명의 반도체장치는 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하여 리드동작을 위한 뱅크의 액티브동작을 생략함으로써 동작속도가 증가할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 8에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 칩선택신호(CS), 클럭(CLK) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력할 수 있다. 칩선택신호(CS)는 제2 반도체장치(2)를 활성화하여 제1 내지 제5 커맨드어드레스(CA<1:5>)를 인가하기 위한 신호로 설정될 수 있다. 칩선택신호(CS)는 순차적으로 발생하는 제1 내지 제4 펄스를 포함할 수 있다. 칩선택신호(CS)의 제1 내지 제4 펄스는 순차적으로 발생되는 로직하이레벨의 펄스로 설정될 수 있다. 칩선택신호(CS)에 포함된 펄스는 실시예에 따라 로직로우레벨의 펄스로 설정될 수 있다. 클럭(CLK)은 제1 반도체장치(1)와 제2 반도체장치(2)의 동작을 동기화 하기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 내지 제5 커맨드어드레스(CA<1:5>)는 제2 반도체장치(2)의 동작을 제어하기 위한 커맨드 및 어드레스를 포함하는 신호로 설정될 수 있다.
제1 반도체장치(1)는 라이트레이턴시정보(WLI), 버스트동작정보(BSI) 및 제1 내지 제5 라이트리커버리신호(NWR<1:5>)를 출력할 수 있다. 라이트레이턴시정보(WLI)는 라이트레이턴시(Write Latency) 시간을 설정 하기 위한 신호로 설정될 수 있다. 라이트레이턴시정보(WLI)는 라이트동작을 위한 커맨드어드레스의 입력 시점으로부터 데이터가 입력되기 위한 시간정보를 포함할 수 있다. 라이트레이턴시정보(WLI)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 버스트동작정보(BSI)는 버스트동작(Burst Operation) 시간을 설정하기 위한 신호로 설정될 수 있다. 버스트동작정보(BSI)는 한번의 커맨드어드레스의 입력으로 라이트동작 및 리드동작 시 처리되는 버스트길이(Burst Length)정보를 포함할 수 있다. 버스트동작정보(BSI)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 제1 내지 제5 라이트리커버리신호(NWR<1:5>)는 라이트리커버리시간(tWR: Write Recovery)을 설정하기 위한 신호로 설정될 수 있다. 제1 내지 제5 라이트리커버리신호(NWR<1:5>)는 5 비트의 신호로 도시되어 있지만 실시예에 따라 다양한 비트 수로 설정될 수 있다.
제1 반도체장치(1)는 라이트동작 시 데이터(DATAA)를 제2 반도체장치(2)로 출력할 수 있다. 제1 반도체장치(1)는 리드동작 시 제2 반도체장치(2)로부터 데이터(DATAA)를 입력 받을 수 있다.
제2 반도체장치(2)는 커맨드디코더(100), 지연회로(200), 컬럼신호생성회로(300), 입출력회로(400) 및 코어영역(500)을 포함할 수 있다.
커맨드디코더(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 순차적으로 인에이블되는 라이트신호(WRA) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS)의 제1 및 제2 펄스가 입력되는 구간 동안 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 라이트신호(WRA)를 생성할 수 있다. 커맨드디코더(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS)의 제3 및 제4 펄스가 입력되는 구간 동안 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 리드신호(RD)를 생성할 수 있다. 라이트신호(WRA) 및 리드신호(RD)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합은 도 2에 도시된 바와 같이 설정되므로 구체적인 설명은 생략한다.
지연회로(200)는 라이트신호(WRA) 및 리드신호(RD)를 입력 받아 순차적으로 인에이블되는 라이트펄스(WTAYP), 리드펄스(RDAYP) 및 프리차지신호(PCG)를 생성할 수 있다. 지연회로(200)는 라이트신호(WRA)를 라이트레이턴시 시간 및 버스트동작 시간만큼 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 지연회로(200)는 리드신호(RD)를 지연하여 리드펄스(RDAYP)를 생성할 수 있다. 지연회로(200)는 라이트신호(WRA)의 생성시점으로부터 설정구간 이후 인에이블되는 프리차지신호(PCG)를 생성할 수 있다. 지연회로(200)는 라이트레이턴시정보(WLI) 및 버스트동작정보(BSI)에 따라 라이트신호(WRA)를 지연하여 라이트펄스(WTAYP)를 생성할 수 있다. 지연회로(200)는 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 라이트펄스(WTAYP)를 지연하여 프리차지신호(PCG)를 생성할 수 있다. 설정구간은 순차적으로 수행되는 라이트동작 및 리드동작이 완료되는 시간보다 긴 시간으로 설정될 수 있다. 설정구간은 라이트리커버리시간(tWR)보다 긴 시간으로 설정될 수 있다. 라이트리커버리시간(tWR: Write Recovery Time)은 라이트동작 시 데이티 입력시점부터 프리차지동작을 수행하기 위한 지연시간으로 설정될 수 있다.
컬럼신호생성회로(300)는 라이트펄스(WTAYP) 및 리드펄스(RDAYP)가 입력되는 경우 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 제1 내지 제8 뱅크(BK1~BK8)에 포함된 메모리셀(MC)를 선택하기 위한 제1 내지 제N 컬럼신호(YI<1:N>)를 생성할 수 있다. 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)로부터 제1 내지 제N 컬럼신호(YI<1:N>)를 생성하는 동작은 도 2에 도시된 바와 같이 설정되므로 구체적인 설명은 생략한다.
입출력회로(400)는 라이트펄스(WTAYP)가 입력되는 경우 제1 반도체장치(1)로부터 데이터(DATA)를 입력 받아 내부데이터(ID)를 생성할 수 있다. 입출력회로(400)는 라이트펄스(WTAYP)가 입력되는 경우 내부데이터(ID)를 코어영역(500)의 메모리셀(MC)로 출력할 수 있다. 입출력회로(400)는 리드펄스(RDAYP)가 입력되는 경우 내부데이터(ID)를 데이터(DATA)로 출력할 수 있다. 입출력회로(400)는 리드펄스(RDAYP)가 입력되는 경우 데이터(DATA)를 제1 반도체장치(1)로 출력할 수 있다.
코어영역(500)은 제1 내지 제8 뱅크(BK1~BK8)를 포함할 수 있다. 제1 내지 제8 뱅크(BK1~BK8)는 다수의 메모리셀(MC)를 포함할 수 있다. 코어영역(500)은 라이트동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 제1 내지 제8 뱅크(BK1~BK8) 중 어느 하나가 액티브될 수 있다. 코어영역(500)은 라이트동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 액티브된 뱅크 중 선택되는 메모리셀(MC)에 내부데이터(ID)를 저장할 수 있다. 코어영역(500)은 리드동작 시 제1 내지 제N 컬럼신호(YI<1:N>)에 의해 라이트동작 시 액티브된 뱅크 중 선택되는 메모리셀(MC)에 저장된 내부데이터(ID)를 출력할 수 있다. 코어영역(500)은 프리차지신호(PCG)가 입력되는 경우 프리차지동작을 수행할 수 있다. 코어영역(500)은 제1 내지 제8 뱅크(BK1~BK8)를 포함하도록 구현되어 있지만 실시예에 따라 다양한 수의 뱅크를 포함하도록 구현될 수 있다.
이와 같은 제2 반도체장치(2)는 제1 반도체장치(1)에 의해 입력되는 클럭(CLK)에 동기되어 칩선택신호(CS) 및 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 라이트동작 및 리드동작을 순차적으로 수행할 수 있다. 제2 반도체장치(2)는 라이트레이턴시정보(WLI), 버스트동작정보(BSI) 및 제1 내지 제5 라이트리커버리신호(NWR<1:5>)에 따라 동일한 뱅크에 대하여 라이트동작 및 리드동작이 완료된 이후 프리차지동작을 수행할 수 있다.
한편, 도 8에 도시된 제2 반도체장치(2)에 구비되는 내부구성들은 앞서 도 1에서 설명한 구성들과 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
앞서, 도 1 내지 도 8에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 8에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치 및 도 8에 도시된 제2 반도체장치(2)를 포함함으로써 커맨드어드레스로부터 라이트동작을 수행하기 위한 라이트펄스를 생성하여 라이트동작을 수행하고, 리드동작을 수행하기 위한 리드펄스를 생성하여 리드동작을 수행하며, 라이트펄스를 설정구간만큼 지연하여 프리차지신호를 생성하여 프리차지동작을 수행함으로써 라이트동작, 리드동작 및 프리차지동작을 순차적으루 수행할 수 있다. 버퍼메모리(1003)는 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하고, 리드동작이 완료된 이후 프리차지동작을 수행하여 리드동작을 위한 프리차지동작을 생략함으로써 동작속도가 증가할 수 있는 효과가 있다. 버퍼메모리(1003)는 라이트동작 이후 동일한 뱅크에 대한 리드동작을 수행하여 리드동작을 위한 뱅크의 액티브동작을 생략함으로써 동작속도가 증가할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력할 수 있다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
10. 커맨드디코더 20. 모드레지스터
30. 지연회로 31. 제1 지연회로
32. 제2 지연회로 33. 프리차지신호생성회로
40. 컬럼신호생성회로 50. 입출력회로
60. 코어회로 310. 시프팅회로
311. 내부지연신호생성회로 312. 라이트지연신호생성회로
320. 선택전달회로 510. 라이트드라이버
520. 입출력센스앰프
제2 실시예
1. 제1 반도체장치 2. 제2 반도체장치
100. 커맨드디코더 200. 지연회로
300. 컬럼신호생성회로 400. 입출력회로
500. 코어회로

Claims (33)

  1. 라이트신호를 라이트레이턴시 시간 및 버스트동작 시간만큼 지연하여 라이트펄스를 생성하고, 리드신호를 지연하여 리드펄스를 생성하며, 상기 라이트신호의 생성시점으로부터 설정구간 이후 인에이블되는 프리차지신호를 생성하는 지연회로; 및
    상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 칩선택신호 및 커맨드어드레스로부터 뱅크에 포함된 메모리셀을 선택하기 위한 컬럼신호를 생성하는 컬럼신호생성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 리드동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크는 라이트동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크와 동일한 뱅크로 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 설정구간은 순차적으로 수행되는 라이트동작 및 리드동작이 완료되는 시간보다 긴 시간으로 설정되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 설정구간은 라이트리커버리시간보다 긴 시간으로 설정되고, 상기 라이트리커버리시간은 라이트동작 시 데이터 입력시점부터 프리차지동작을 수행하기 위한 지연시간으로 설정되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연회로는
    라이트레이턴시정보 및 버스트동작정보를 입력 받아 상기 라이트신호를 제1 지연구간만큼 지연하여 상기 라이트펄스를 생성하는 제1 지연회로;
    상기 리드신호를 지연하여 상기 리드펄스를 생성하는 제2 지연회로; 및
    라이트리커버리신호에 따라 상기 라이트펄스를 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 프리차지신호생성회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 라이트레이턴시정보는 상기 라이트레이턴시 시간을 설정하기 위한 신호이고, 상기 버스트동작정보는 상기 버스트동작 시간을 설정하기 위한 신호이며, 상기 제1 지연구간은 상기 라이트레이턴시 시간 및 상기 버스트동작 시간의 합으로 설정되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 라이트리커버리신호는 상기 라이트펄스를 상기 제2 지연구간만큼 지연하기 위한 신호이고, 상기 제2 지연구간은 적어도 클럭의 한 주기 이상으로 설정되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 설정구간은 상기 제1 지연구간 및 상기 제2 지연구간의 합으로 설정되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 프리차지신호생성회로는
    클럭에 동기 되어 상기 라이트펄스를 지연하여 다수의 라이트지연신호 들을 생성하는 시프팅회로; 및
    상기 라이트리커버리신호에 따라 상기 다수의 라이트지연신호들 중 어느 하나를 상기 프리차지신호로 출력하는 선택전달회로를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 시프팅회로는
    상기 클럭에 동기 되어 상기 라이트펄스를 지연하여 내부지연신호를 생성하는 내부지연신호생성회로; 및
    상기 클럭에 동기 되어 상기 내부지연신호를 지연하여 순차적으로 생성되는 상기 다수의 라이트지연신호를 생성하는 라이트지연신호생성회로를 포함하는 반도체장치.
  11. 클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 로직레벨 조합에 따라 순차적으로 인에이블되는 라이트신호 및 리드신호를 생성하는 커맨드디코더;
    라이트레이턴시정보 및 버스트동작정보에 따라 상기 라이트신호를 제1 지연구간만큼 지연하여 라이트펄스를 생성하고, 상기 리드신호를 지연하여 리드펄스를 생성하며, 라이트리커버리신호에 따라 상기 라이트펄스를 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 지연회로; 및
    상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 상기 칩선택신호 및 상기 커맨드어드레스로부터 뱅크에 포함된 메모리셀을 선택하기 위한 컬럼신호를 생성하는 컬럼신호생성회로를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 커맨드디코더는 상기 칩선택신호의 제1 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제1 로직레벨 조합이고, 상기 칩선택신호의 제2 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제3 로직레벨 조합인 경우 상기 라이트신호를 생성하고, 상기 칩선택신호의 제3 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제2 로직레벨 조합이고, 상기 칩선택신호의 제4 펄스가 입력되는 구간에서 상기 커맨드어드레스가 상기 제3 로직레벨 조합인 경우 상기 리드신호를 생성하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 컬럼신호생성회로는 상기 칩선택신호가 설정로직레벨인 구간에서 상기 커맨드어드레스로부터 상기 컬럼신호를 생성하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 리드동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크는 라이트동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크와 동일한 뱅크로 설정되는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 지연구간은 라이트레이턴시 시간 및 버스트동작 시간의 합으로 설정되고, 상기 제2 지연구간은 적어도 상기 클럭의 한 주기 이상으로 설정되는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 뱅크는 라이트동작이 수행된 이후 리드동작이 수행되고, 상기 리드동작이 수행된 이후 프리차지동작을 수행하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 지연회로는
    상기 라이트레이턴시정보 및 상기 버스트동작정보를 입력 받아 상기 라이트신호를 상기 제1 지연구간만큼 지연하여 상기 라이트펄스를 생성하는 제1 지연회로;
    상기 리드신호를 지연하여 상기 리드펄스를 생성하는 제2 지연회로; 및
    상기 라이트리커버리신호에 따라 상기 라이트펄스를 상기 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 프리차지신호생성회로를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 라이트레이턴시정보는 라이트레이턴시 시간을 설정하기 위한 신호이고, 상기 버스트동작정보는 버스트동작 시간을 설정하기 위한 신호로 설정되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 프리차지신호생성회로는
    상기 클럭에 동기 되어 상기 라이트펄스를 지연하여 다수의 라이트지연신호들을 생성하는 시프팅회로; 및
    상기 라이트리커버리신호에 따라 상기 다수의 라이트지연신호들 중 어느 하나를 상기 프리차지신호로 출력하는 선택전달회로를 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 시프팅회로는
    상기 클럭에 동기 되어 상기 라이트펄스를 지연하여 내부지연신호를 생성하는 내부지연신호생성회로; 및
    상기 클럭에 동기 되어 상기 내부지연신호를 지연하여 순차적으로 생성되는 상기 다수의 라이트지연신호들을 생성하는 라이트지연신호생성회로를 포함하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    라이트레이턴시 시간을 설정하기 위한 상기 라이트레이턴시정보를 출력하고, 버스트동작 시간을 설정하기 위한 상기 버스트동작정보를 출력하며, 상기 라이트리커버리신호를 출력하는 모드레지스터;
    상기 메모리셀을 포함하는 상기 뱅크를 포함하고, 라이트동작 시 상기 컬럼신호에 따라 선택되는 상기 메모리셀에 내부데이터를 저장하고, 리드동작 시 상기 컬럼신호에 따라 선택되는 상기 메모리셀에 저장된 상기 내부데이터를 출력하며, 상기 프리차지신호에 따라 프리차지동작을 수행하는 코어회로; 및
    상기 라이트펄스가 입력되는 경우 데이터를 입력 받아 상기 내부데이터를 생성하여 상기 메모리셀로 출력하고, 상기 리드펄스가 입력되는 경우 상기 메모리셀에서 출력되는 상기 내부데이터를 상기 데이터로 출력하는 입출력회로를 더 포함하는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 입출력회로는
    상기 라이트펄스가 입력되는 경우 상기 데이터를 입력 받아 상기 내부데이터를 생성하여 상기 메모리셀로 출력하는 라이트드라이버; 및
    상기 리드펄스가 입력되는 경우 상기 메모리셀에서 출력되는 상기 내부데이터를 상기 데이터로 출력하는 리드드라이버를 포함하는 반도체장치.
  23. 칩선택신호, 클럭, 커맨드어드레스를 출력하고, 라이트레이턴시정보, 버스트동작정보 및 라이트리커버리신호를 출력하며, 데이터를 입출력하는 제1 반도체장치; 및
    상기 클럭에 동기되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨 조합에 따라 액티브되는 뱅크에 라이트동작을 수행하여 상기 데이터를 저장한 이후 동일한 상기 뱅크에 리드동작을 수행하여 저장된 상기 데이터를 출력하고, 상기 라이트레이턴시정보, 상기 버스트동작정보 및 상기 라이트리커버리신호에 따라 상기 리드동작이 완료된 이후 프리차지동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서, 상기 프리차지동작은 상기 라이트동작 시점부터 설정구간 이후 수행되고, 상기 설정구간은 상기 라이트동작 및 상기 리드동작이 왼료되는 시간보다 긴 시간으로 설정되는 반도체시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 설정구간은 라이트리커버리시간보다 긴 시간으로 설정되고, 상기 라이트리커버리시간은 라이트동작 시 데이티 입력시점부터 프리차지동작을 수행하기 위한 지연시간으로 설정되는 반도체시스템.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서, 상기 제2 반도체장치는
    상기 클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨 조합에 따라 순차적으로 인에이블되는 라이트신호 및 리드신호를 생성하는 커맨드디코더;
    상기 라이트레이턴시정보 및 상기 버스트동작정보에 따라 상기 라이트신호를 제1 지연구간만큼 지연하여 라이트펄스를 생성하고, 상기 리드신호를 지연하여 리드펄스를 생성하며, 상기 라이트리커버리신호에 따라 상기 라이트펄스를 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 지연회로;
    상기 라이트펄스 및 상기 리드펄스가 입력되는 경우 상기 칩선택신호 및 상기 커맨드어드레스로부터 컬럼신호를 생성하는 컬럼신호생성회로;
    상기 라이트펄스가 입력되는 경우 상기 데이터를 입력 받아 내부데이터를 생성하고, 상기 리드펄스가 입력되는 경우 상기 내부데이터를 상기 데이터로 출력하는 입출력회로; 및
    다수의 메모리셀을 포함하는 상기 뱅크를 포함하고, 상기 라이트동작 시 상기 컬럼신호에 따라 선택되는 메모리셀에 상기 내부데이터를 저장하고, 상기 리드동작 시 상기 컬럼신호에 따라 선택되는 상기 메모리셀에 저장된 상기 내부데이터를 출력하며, 상기 프리차지신호에 따라 프리차지동작을 수행하는 코어회로를 포함하는 반도체시스템.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 커맨드디코더는 상기 칩선택신호의 제1 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제1 로직레벨 조합이고, 상기 칩선택신호의 제2 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제3 로직레벨 조합인 경우 상기 라이트신호를 생성하고, 상기 칩선택신호의 제3 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제2 로직레벨 조합이고, 상기 칩선택신호의 제4 펄스가 입력되는 구간에서 상기 커맨드어드레스가 제3 로직레벨 조합인 경우 상기 리드신호를 생성하는 반도체시스템.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 컬럼신호생성회로는 상기 칩선택신호가 설정로직레벨인 구간에서 상기 커맨드어드레스로부터 상기 컬럼신호를 생성하는 반도체장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 라이트동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크는 상기 리드동작 시 상기 컬럼신호에 의해 액티브되는 상기 뱅크와 동일한 뱅크로 설정되는 반도체시스템.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 지연회로는
    상기 라이트레이턴시정보 및 상기 버스트동작정보를 입력 받아 상기 라이트신호를 제1 지연구간만큼 지연하여 상기 라이트펄스를 생성하는 제1 지연회로;
    상기 리드신호를 지연하여 상기 리드펄스를 생성하는 제2 지연회로; 및
    상기 라이트리커버리신호에 따라 상기 라이트펄스를 제2 지연구간만큼 지연하여 프리차지신호를 생성하는 프리차지신호생성회로를 포함하는 반도체시스템.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제 30 항에 있어서, 상기 제1 지연구간은 라이트레이턴시 시간 및 버스트동작 시간의 합으로 설정되고, 상기 제2 지연구간은 적어도 상기 클럭의 한 주기 이상으로 설정되는 반도체시스템.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제 30 항에 있어서, 상기 프리차지신호생성회로는
    상기 클럭에 동기 되어 상기 라이트펄스를 지연하여 다수의 라이트지연신호 들을 생성하는 시프팅회로; 및
    상기 라이트리커버리신호에 따라 상기 다수의 라이트지연신호들 중 어느 하나를 상기 프리차지신호로 출력하는 선택전달회로를 포함하는 반도체장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제 32 항에 있어서, 상기 시프팅회로는
    상기 클럭에 동기 되어 상기 라이트펄스를 지연하여 내부지연신호를 생성하는 내부지연신호생성회로; 및
    상기 클럭에 동기 되어 상기 내부지연신호를 지연하여 순차적으로 생성되는 상기 다수의 라이트지연신호들을 생성하는 라이트지연신호생성회로를 포함하는 반도체시스템.
KR1020180100606A 2018-08-27 2018-08-27 반도체장치 및 반도체시스템 KR102611898B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180100606A KR102611898B1 (ko) 2018-08-27 2018-08-27 반도체장치 및 반도체시스템
CN201811450843.6A CN110867200B (zh) 2018-08-27 2018-11-30 半导体器件和包括半导体器件的半导体系统
US16/210,888 US10614871B2 (en) 2018-08-27 2018-12-05 Semiconductor devices and semiconductor systems including the semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180100606A KR102611898B1 (ko) 2018-08-27 2018-08-27 반도체장치 및 반도체시스템

Publications (2)

Publication Number Publication Date
KR20200023999A KR20200023999A (ko) 2020-03-06
KR102611898B1 true KR102611898B1 (ko) 2023-12-11

Family

ID=69586441

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180100606A KR102611898B1 (ko) 2018-08-27 2018-08-27 반도체장치 및 반도체시스템

Country Status (3)

Country Link
US (1) US10614871B2 (ko)
KR (1) KR102611898B1 (ko)
CN (1) CN110867200B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102634962B1 (ko) * 2018-09-06 2024-02-08 에스케이하이닉스 주식회사 반도체장치
KR20200056731A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치
CN110428858B (zh) * 2019-07-11 2021-09-24 清华大学 基于具有滞回特性器件的静态存储器
CN112447218A (zh) 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
KR20210148777A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 리드동작 및 모드레지스터리드동작을 수행하기 위한 전자장치
US11443782B2 (en) 2020-06-01 2022-09-13 SK Hynix Inc. Electronic device to perform read operation and mode register read operation
KR20220009787A (ko) * 2020-07-16 2022-01-25 에스케이하이닉스 주식회사 버스트동작을 수행하기 위한 전자장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843145B2 (ja) 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3341710B2 (ja) * 1999-05-14 2002-11-05 日本電気株式会社 半導体記憶装置
KR100387719B1 (ko) * 2000-12-29 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법
KR100560646B1 (ko) * 2002-12-20 2006-03-16 삼성전자주식회사 지연된 오토프리챠지 기능을 갖는 반도체 메모리 장치
US7184341B2 (en) * 2004-07-26 2007-02-27 Etron Technology, Inc. Method of data flow control for a high speed memory
KR100636676B1 (ko) * 2005-02-03 2006-10-23 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR100757935B1 (ko) * 2006-09-13 2007-09-11 주식회사 하이닉스반도체 반도체 메모리 장치의 프리 차지 회로
KR100792367B1 (ko) 2006-12-27 2008-01-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR100940850B1 (ko) * 2008-08-08 2010-02-09 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로 및 방법
KR101909208B1 (ko) * 2011-10-21 2018-10-18 에스케이하이닉스 주식회사 프리차지 신호 생성 회로, 이를 포함하는 반도체 장치 및 프리차지 신호 생성 방법
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US20200066325A1 (en) 2020-02-27
US10614871B2 (en) 2020-04-07
CN110867200A (zh) 2020-03-06
CN110867200B (zh) 2023-09-22
KR20200023999A (ko) 2020-03-06

Similar Documents

Publication Publication Date Title
KR102611898B1 (ko) 반도체장치 및 반도체시스템
US9916885B2 (en) Semiconductor devices having a refresh operation
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
US11037609B2 (en) Semiconductor devices
US9659615B1 (en) Semiconductor device comprising pipe latch circuit and auto-precharge signal generation circuit
US11133054B2 (en) Semiconductor devices performing for column operation
CN110060714B (zh) 半导体器件以及包括其的半导体系统
US20180136844A1 (en) Arithmetic circuit and a semiconductor device
KR102427896B1 (ko) 반도체장치
US10373662B2 (en) Semiconductor device having ranks that perform a termination operation
US10593386B2 (en) Semiconductor devices
KR102634962B1 (ko) 반도체장치
US9653133B2 (en) Semiconductor device and semiconductor system
TWI775989B (zh) 半導體裝置
US10636460B2 (en) Semiconductor system including mode register control circuit
KR102414257B1 (ko) 전자장치
US11062741B2 (en) Semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant