KR102427896B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 리드동작 또는 라이트동작을 수행하기 위해 생성되는 커맨드펄스에 응답하여 뱅크어드레스를 저장하고, 상기 저장된 뱅크어드레스를 상이한 시점에 뱅크그룹선택신호로 출력하는 뱅크그룹선택신호생성회로; 및 상기 뱅크그룹선택신호에 응답하여 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 수행하기 위한 뱅크그룹어드레스 및 내부뱅크그룹어드레스를 생성하는 뱅크그룹어드레스생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 선택된 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국공개특허 제2015-0310904호에 개시되어 있다.
본 발명은 뱅크그룹을 포함하여 컬럼동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 리드동작 또는 라이트동작을 수행하기 위해 생성되는 커맨드펄스에 응답하여 뱅크어드레스를 저장하고, 상기 저장된 뱅크어드레스를 상이한 시점에 뱅크그룹선택신호로 출력하는 뱅크그룹선택신호생성회로; 및 상기 뱅크그룹선택신호에 응답하여 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 수행하기 위한 뱅크그룹어드레스 및 내부뱅크그룹어드레스를 생성하는 뱅크그룹어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드펄스에 응답하여 뱅크어드레스가 입력되는 동작을 제어하기 위한 입력제어펄스를 생성하는 입력제어펄스생성회로; 상기 커맨드펄스에 응답하여 상기 뱅크어드레스가 출력되는 동작을 제어하기 위한 출력제어펄스 및 내부출력제어펄스를 생성하는 출력제어펄스생성회로; 및 상기 입력제어펄스에 응답하여 상기 뱅크어드레스를 저장하고, 상기 출력제어펄스 및 상기 내부출력제어펄스에 응답하여 상기 저장된 뱅크어드레스를 상이한 시점에 뱅크그룹선택신호로 출력하는 뱅크그룹선택신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 동일한 뱅크어드레스에 의해 엑세스되는 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 분리하여 수행함으로써, 컬럼동작 별 소모되는 시간 및 전류 소모를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 뱅크어드레스를 저장하여 컬럼동작을 분리하여 수행함으로써, 컬럼동작을 효율적으로 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에서 사용되는 커맨드펄스 및 어드레스를 생성하기 위한 외부제어신호의 로직레벨조합을 보여주는 표이다.
도 3은 도 1에 도시된 반도체장치에 포함된 컬럼제어펄스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 입력제어펄스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 출력제어펄스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 뱅크그룹선택신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 뱅크그룹선택신호생성회로에 포함된 제1 어드레스저장회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 제1 어드레스저장회로에 포함된 제1 리드래치의 일 실시예에 따른 회로도이다.
도 10은 도 7에 도시된 뱅크그룹선택신호생성회로에 포함된 뱅크디코더의 일 실시예에 따른 회로도이다.
도 11은 도 10에 도시된 뱅크디코더의 동작을 설명하기 위한 표이다.
도 12는 도 1에 도시된 반도체장치에 포함된 뱅크그룹어드레스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 13은 도 1에 도시된 반도체장치에 포함된 코어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 14 및 도 15는 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 16은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
DDR5에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드펄스생성회로(1), 어드레스생성회로(2), 컬럼제어펄스생성회로(3), 입력제어펄스생성회로(4), 플래그생성회로(5), 출력제어펄스생성회로(6), 뱅크그룹선택신호생성회로(7), 뱅크그룹어드레스생성회로(8) 및 코어회로(9)를 포함할 수 있다.
커맨드펄스생성회로(1)는 제1 내지 제L 외부제어신호(CA<1:L>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 응답하여 제1 리드커맨드펄스(ERD1), 제1 라이트커맨드펄스(EWT1), 제2 리드커맨드펄스(ERD2) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 제1 내지 제L 외부제어신호(CA<1:L>)는 반도체장치 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 내부클럭(ICLK)은 클럭(미도시)의 라이징에지에 동기하여 토글링할 수 있다. 반전내부클럭(ICLKB)은 반도체장치 외부에서 인가되는 클럭(미도시)의 폴링에지에 동기하여 토글링할 수 있다. 제1 내지 제L 외부제어신호(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 리드동작을 수행하기 위해 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 리드동작을 수행하기 위해 내부클럭(ICLK)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 제1 리드커맨드펄스(ERD1)를 발생시킨 후 반전내부클럭(ICLKB)에 동기하여 제1 리드커맨드펄스(ERD1)를 시프팅하여 제2 리드커맨드펄스(ERD2)를 발생시킬 수 있다. 리드동작을 위해 제1 리드커맨드펄스(ERD1)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기하여 제1 기설정된 로직레벨조합을 갖는 제1 내지 제L 외부제어신호(CA<1:L>)이 커맨드펄스생성회로(1)에 입력되는 시점으로 결정될 수 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 라이트동작을 수행하기 위해 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 라이트동작을 수행하기 위해 내부클럭(ICLK)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 제1 라이트커맨드펄스(EWT1)를 발생시킨 후 반전내부클럭(ICLKB)에 동기하여 제1 라이트커맨드펄스(EWT1)를 시프팅하여 제2 라이트커맨드펄스(EWT2)를 발생시킬 수 있다. 라이트동작을 위해 제1 라이트커맨드펄스(EWT1)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기하여 제2 기설정된 로직레벨조합을 갖는 제1 내지 제L 외부제어신호(CA<1:L>)이 커맨드펄스생성회로(1)에 입력되는 시점으로 결정될 수 있다.
어드레스생성회로(2)는 제1 내지 제L 외부제어신호(CA<1:L>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 응답하여 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 생성할 수 있다. 어드레스생성회로(2)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크어드레스(IBA<1:4>)의 로직레벨조합은 내부클럭(ICLK)의 라이징에지 또는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 어드레스생성회로(2)에 입력되는 제1 내지 제L 외부제어신호(CA<1:L>)의 일부 신호들의 로직레벨조합으로 결정될 수 있다.
컬럼제어펄스생성회로(3)는 제1 리드커맨드펄스(ERD1) 및 제1 라이트커맨드펄스(EWT1)에 응답하여 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP), 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다.
컬럼제어펄스생성회로(3)는 제1 리드커맨드펄스(ERD1)에 응답하여 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(3)는 제1 리드커맨드펄스(ERD1)가 발생하는 시점부터 제3 기설정된 구간이 경과된 후 순차적으로 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(3)는 제1 리드커맨드펄스(ERD1)를 제3 기설정된 구간만큼 시프팅하여 리드컬럼제어펄스(RDAYP)를 생성할 수 있다. 제1 리드커맨드펄스(ERD1)가 시프팅되는 제3 기설정된 구간은 리드레이턴시에 따라 설정될 수 있다. 제1 리드커맨드펄스(ERD1)가 시프팅되는 제3 기설정된 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(3)는 리드컬럼제어펄스(RDAYP)를 제4 기설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
컬럼제어펄스생성회로(3)는 제1 라이트커맨드펄스(EWT1)에 응답하여 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(3)는 제1 라이트커맨드펄스(EWT1)가 발생하는 시점부터 제5 기설정된 구간이 경과된 후 순차적으로 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(3)는 제1 라이트커맨드펄스(EWT1)를 제5 기설정된 구간만큼 시프팅하여 라이트컬럼제어펄스(WTAYP)를 생성할 수 있다. 제1 라이트커맨드펄스(EWT1)를 시프팅하는 구간은 라이트레이턴시에 따라 설정될 수 있다. 제1 라이트커맨드펄스(EWT1)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(3)는 라이트컬럼제어펄스(WTAYP)를 제6 기설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 실시예에 따라서 컬럼제어펄스생성회로(3)가 제2 리드커맨드펄스(ERD2) 및 제2 라이트커맨드펄스(EWT2)에 응답하여 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP), 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성하도록 구현할 수도 있다.
입력제어펄스생성회로(4)는 제2 리드커맨드펄스(ERD2) 및 제2 라이트커맨드펄스(EWT2)에 응답하여 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)와 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)를 생성할 수 있다.
입력제어펄스생성회로(4)는 제2 리드커맨드펄스(ERD2)가 발생할 때마다 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제1 리드입력제어펄스(RD_PINP<1>)를 발생시킬 수 있고, 두번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제2 리드입력제어펄스(RD_PINP<2>)를 발생시킬 수 있으며, 세번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제1 리드입력제어펄스(RD_PINP<1>)를 발생시킬 수 있다.
입력제어펄스생성회로(4)는 제2 라이트커맨드펄스(EWT2)가 발생할 때마다 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)를 순차적으로 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 첫번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제1 라이트입력제어펄스(WT_PINP<1>)를 발생시킬 수 있고, 두번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제2 라이트입력제어펄스(WT_PINP<2>)를 발생시킬 수 있으며, M번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제M 라이트입력제어펄스(WT_PINP<M>)를 발생시킬 수 있고, M+1번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제1 라이트입력제어펄스(WT_PINP<1>)를 발생시킬 수 있다. 실시예에 따라서 입력제어펄스생성회로(4)가 제1 리드커맨드펄스(ERD1) 및 제1 라이트커맨드펄스(EWT1)에 응답하여 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)와 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)를 생성하도록 구현할 수도 있다.
플래그생성회로(5)는 제2 리드커맨드펄스(ERD2), 제2 라이트커맨드펄스(EWT2) 및 모드신호(BG)에 응답하여 리드플래그(RDF), 내부리드플래그(IRDF), 라이트플래그(WTF) 및 내부라이트플래그(IWTF)를 생성할 수 있다. 모드신호(BG)는 뱅크그룹모드에서 인에이블될 수 있다.
플래그생성회로(5)는 제2 리드커맨드펄스(ERD2) 및 모드신호(BG)에 응답하여 리드플래그(RDF) 및 내부리드플래그(IRDF)를 생성할 수 있다. 플래그생성회로(5)는 제2 리드커맨드펄스(ERD2)가 발생하는 시점부터 제7 기설정된 구간이 경과된 후 리드플래그(RDF)를 발생시킬 수 있다. 플래그생성회로(5)는 제2 리드커맨드펄스(ERD2)를 제7 기설정된 구간만큼 시프팅하여 리드플래그(RDF)를 생성할 수 있다. 제2 리드커맨드펄스(ERD2)를 시프팅하는 구간은 리드레이턴시에 따라 설정될 수 있다. 제2 리드커맨드펄스(ERD2)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 플래그생성회로(5)는 모드신호(BG)가 인에이블된 상태에서 리드플래그(RDF)를 제8 기설정된 구간만큼 시프팅하여 내부리드플래그(IRDF)를 생성할 수 있다. 리드플래그(RDF)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 리드플래그(RDF)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
플래그생성회로(5)는 제2 라이트커맨드펄스(EWT2) 및 모드신호(BG)에 응답하여 라이트플래그(WTF) 및 내부라이트플래그(IWTF)를 생성할 수 있다. 플래그생성회로(5)는 제2 라이트커맨드펄스(EWT2)가 발생하는 시점부터 제9 기설정된 구간이 경과된 후 라이트플래그(WTF)를 발생시킬 수 있다. 플래그생성회로(5)는 제2 라이트커맨드펄스(EWT2)를 제9 기설정된 구간만큼 시프팅하여 라이트플래그(WTF)를 생성할 수 있다. 제2 라이트커맨드펄스(EWT2)를 시프팅하는 구간은 라이트레이턴시에 따라 설정될 수 있다. 제2 라이트커맨드펄스(EWT2)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 플래그생성회로(5)는 모드신호(BG)가 인에이블된 상태에서 라이트플래그(WTF)를 제10 기설정된 구간만큼 시프팅하여 내부라이트플래그(IWTF)를 생성할 수 있다. 라이트플래그(WTF)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 라이트플래그(WTF)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
출력제어펄스생성회로(6)는 리드플래그(RDF), 내부리드플래그(IRDF), 라이트플래그(WTF), 내부라이트플래그(IWTF), 모드신호(BG) 및 버스트랭쓰신호(BL32)에 응답하여 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)를 생성할 수 있다. 버스트랭쓰신호(BL32)는 버스트랭쓰가 32로 설정되는 경우 인에이블될 수 있다.
출력제어펄스생성회로(6)는 리드플래그(RDF)가 발생할 때마다 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 리드플래그(RDF)가 발생하는 경우 제1 리드출력제어펄스(RD_POUTP<1>)를 발생시킬 수 있고, 두번째 리드플래그(RDF)가 발생하는 경우 제2 리드출력제어펄스(RD_POUTP<2>)를 발생시킬 수 있으며, 세번째 리드플래그(RDF)가 발생하는 경우 제1 리드출력제어펄스(RD_POUTP<1>)를 발생시킬 수 있다.
출력제어펄스생성회로(6)는 리드플래그(RDF) 또는 내부리드플래그(IRDF)가 발생할 때마다 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 리드플래그(RDF) 또는 내부리드플래그(IRDF)가 발생하는 경우 제1 내부리드출력제어펄스(IRD_POUTP<1>)를 발생시킬 수 있고, 두번째 리드플래그(RDF) 또는 내부리드플래그(IRDF) 발생하는 경우 제2 내부리드출력제어펄스(IRD_POUTP<2>)를 발생시킬 수 있으며, 세번째 리드플래그(RDF) 또는 내부리드플래그(IRDF)가 발생하는 경우 제1 내부리드출력제어펄스(IRD_POUTP<1>)를 발생시킬 수 있다. 출력제어펄스생성회로(6)는 뱅크그룹모드에서 버스트랭쓰에 따라 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)의 발생을 조절할 수 있다. 예를 들어, 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 경우 내부리드플래그(IRDF)에 따라 순차적으로 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)가 발생되고, 뱅크그룹모드가 아니거나 버스트랭쓰가 32로 설정되지 않은 경우 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)가 발생되지 않는다.
출력제어펄스생성회로(6)는 라이트플래그(WTF)가 발생할 때마다 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)를 순차적으로 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 첫번째 라이트플래그(WTF)가 발생하는 경우 제1 라이트출력제어펄스(WT_POUTP<1>)를 발생시킬 수 있고, 두번째 라이트플래그(WTF)가 발생하는 경우 제2 라이트출력제어펄스(WT_POUTP<2>)를 발생시킬 수 있으며, M번째 라이트플래그(WTF)가 발생하는 경우 제M 라이트출력제어펄스(WT_POUTP<M>)를 발생시킬 수 있고, M+1번째 라이트플래그(WTF)가 발생하는 경우 제1 라이트출력제어펄스(WT_POUTP<1>)를 발생시킬 수 있다.
출력제어펄스생성회로(6)는 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)가 발생할 때마다 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)를 순차적으로 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 첫번째 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)가 발생하는 경우 제1 내부라이트출력제어펄스(IWT_POUTP<1>)를 발생시킬 수 있고, 두번째 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)가 발생하는 경우 제2 내부라이트출력제어펄스(IWT_POUTP<2>)를 발생시킬 수 있으며, M번째 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)가 발생하는 경우 제M 내부라이트출력제어펄스(IWT_POUTP<M>)를 발생시킬 수 있고, M+1번째 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)가 발생하는 경우 제1 내부라이트출력제어펄스(IWT_POUTP<1>)를 발생시킬 수 있다. 출력제어펄스생성회로(6)는 뱅크그룹모드에서 버스트랭쓰에 따라 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)의 발생을 조절할 수 있다. 예를 들어, 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 경우 내부라이트플래그(IWTF)에 따라 순차적으로 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)가 발생되고, 뱅크그룹모드가 아니거나 버스트랭쓰가 32로 설정되지 않은 경우 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)가 발생되지 않는다.
뱅크그룹선택신호생성회로(7)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>), 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>), 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>), 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)와 제1 내지 제4 뱅크어드레스(IBA<1:4>)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 생성할 수 있다. 뱅크그룹선택신호생성회로(7)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)에 응답하여 리드동작 시 입력되는 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 저장할 수 있다. 뱅크그룹선택신호생성회로(7)는 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)에 응답하여 저장된 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)로 출력할 수 있다. 뱅크그룹선택신호생성회로(7)는 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)에 응답하여 라이트동작 시 입력되는 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 저장할 수 있다. 뱅크그룹선택신호생성회로(7)는 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)에 응답하여 저장된 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)로 출력할 수 있다.
뱅크그룹어드레스생성회로(8)는 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP), 라이트컬럼제어펄스(WTAYP), 내부라이트컬럼제어펄스(IWTAYP) 및 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 응답하여 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 뱅크그룹어드레스생성회로(8)는 리드동작이 수행되는 경우 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP) 및 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 응답하여 컬럼동작을 수행되는 뱅크그룹에 따라 로직레벨조합을 갖는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 뱅크그룹어드레스생성회로(8)는 라이트동작이 수행되는 경우 라이트컬럼제어펄스(WTAYP), 내부라이트컬럼제어펄스(IWTAYP) 및 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 응답하여 컬럼동작을 수행되는 뱅크그룹에 따라 로직레벨조합을 갖는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다.
코어회로(9)는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 의해 뱅크그룹 별 컬럼동작을 수행할 수 있다. 코어회로(9)는 하나의 뱅크그룹 내에서 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 의해 선택된 셀어레이들에 대한 컬럼동작들을 분리하여 수행할 수 있다. 예를 들어, 버스트랭쓰가 32로 설정된 상태에서 리드동작 또는 라이트동작이 수행되는 경우 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 의해 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작이 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)에 의해 선택된 16비트 데이터에 대한 컬럼동작과 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 의해 선택된 16비트 데이터에 대한 컬럼동작으로 나뉘어 수행될 수 있다. 버스트랭쓰가 32로 설정된 상태라함은 컬럼동작 동안 한번의 리드동작 및 라이트동작이 수행될 때마다 32비트의 데이터가 연속적으로 입출력됨을 의미한다.
도 2를 참고하면 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨 조합별로 생성되는 커맨드펄스 및 어드레스를 확인할 수 있다. 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 A와 같이 설정된 경우 라이트동작을 수행하기 위한 커맨드펄스가 생성될 수 있다. 여기서, 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 A인 경우라 함은 제1 외부제어신호(CA<1>)가 로직로우레벨이고, 제2 외부제어신호(CA<2>) 및 제3 외부제어신호(CA<3>)가 로직하이레벨인 경우를 의미한다. 이때, 제4 외부제어신호(CA<4>)의 로직레벨은 라이트동작과 무관하다. 라이트동작을 위한 커맨드펄스가 생성된 후 내부클럭(ICLK)의 폴링에지에 동기하여 입력되는 제1 내지 제4 외부제어신호(CA<1:4>)는 라이트동작을 위한 제1 내지 제4 뱅크어드레스(IBA<1:4>)로 생성될 수 있다. 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 B와 같이 설정된 경우 리드동작을 수행하기 위한 커맨드펄스가 생성될 수 있다. 여기서, 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 B인 경우라 함은 제1 외부제어신호(CA<1>)가 로직하이레벨이고, 제2 외부제어신호(CA<2>)가 로직로우레벨인 경우를 의미한다. 이때, 제3 및 제4 외부제어신호(CA<3:4>)의 로직레벨은 리드동작과 무관하다. 리드동작을 위한 커맨드펄스가 생성된 후 내부클럭(ICLK)의 폴링에지에 동기하여 입력되는 제1 내지 제4 외부제어신호(CA<1:4>)는 리드동작을 위한 제1 내지 제4 뱅크어드레스(IBA<1:4>)로 생성될 수 있다.
도 3을 참고하면 컬럼제어펄스생성회로(3)는 리드컬럼제어펄스생성기(31), 내부리드컬럼제어펄스생성기(32), 라이트컬럼제어펄스생성기(33) 및 내부라이트컬럼제어펄스생성기(34)를 포함할 수 있다.
리드컬럼제어펄스생성기(31)는 제1 리드커맨드펄스(ERD1)를 제3 기설정된 구간만큼 시프팅하여 리드컬럼제어펄스(RDAYP)를 생성할 수 있다. 리드컬럼제어펄스생성기(31)는 리드레이턴시에 따라 설정된 제3 기설정된 구간만큼 제1 리드커맨드펄스(ERD1)를 시프팅하도록 설정될 수 있다. 내부리드컬럼제어펄스생성기(32)는 리드컬럼제어펄스(RDAYP)를 제4 기설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 내부리드컬럼제어펄스생성기(32)는 리드동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 제4 기설정된 구간만큼 리드컬럼제어펄스(RDAYP)를 시프팅하도록 설정될 수 있다.
라이트컬럼제어펄스생성기(33)는 제1 라이트커맨드펄스(EWT1)를 제5 기설정된 구간만큼 시프팅하여 라이트컬럼제어펄스(WTAYP)를 생성할 수 있다. 라이트컬럼제어펄스생성기(33)는 라이트레이턴시에 따라 설정된 제5 기설정된 구간만큼 제1 라이트커맨드펄스(EWT1)를 시프팅하도록 설정될 수 있다. 내부라이트컬럼제어펄스생성기(34)는 라이트컬럼제어펄스(WTAYP)를 제6 기설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 내부라이트컬럼제어펄스생성기(34)는 라이트동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 제6 기설정된 구간만큼 라이트컬럼제어펄스(WTAYP)를 시프팅하도록 설정될 수 있다. 리드컬럼제어펄스생성기(31), 내부리드컬럼제어펄스생성기(32), 라이트컬럼제어펄스생성기(33) 및 내부라이트컬럼제어펄스생성기(34)는 실시예에 따라서 시프트레지스터 또는 지연기로 구현될 수 있다
도 4를 참고하면 입력제어펄스생성회로(4)는 리드입력카운터(41) 및 라이트입력카운터(42)를 포함할 수 있다.
리드입력카운터(41)는 제2 리드커맨드펄스(ERD2)가 발생할 때마다 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제1 리드입력제어펄스(RD_PINP<1>)를 발생시킬 수 있고, 두번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제2 리드입력제어펄스(RD_PINP<2>)를 발생시킬 수 있으며, 세번째 제2 리드커맨드펄스(ERD2)가 발생하는 경우 제1 리드입력제어펄스(RD_PINP<1>)를 발생시킬 수 있다.
라이트입력카운터(42)는 제2 라이트커맨드펄스(EWT2)가 발생할 때마다 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)를 순차적으로 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 첫번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제1 라이트입력제어펄스(WT_PINP<1>)를 발생시킬 수 있고, 두번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제2 라이트입력제어펄스(WT_PINP<2>)를 발생시킬 수 있으며, M번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제M 라이트입력제어펄스(WT_PINP<M>)를 발생시킬 수 있고, M+1번째 제2 라이트커맨드펄스(EWT2)가 발생하는 경우 제1 라이트입력제어펄스(WT_PINP<1>)를 발생시킬 수 있다.
도 5를 참고하면 플래그생성회로(5)는 리드플래그생성기(51), 내부리드플래그생성기(52), 라이트플래그생성기(53) 및 내부라이트플래그생성기(54)를 포함할 수 있다.
리드플래그생성기(51)는 제2 리드커맨드펄스(ERD2)를 제7 기설정된 구간만큼 시프팅하여 리드플래그(RDF)를 생성할 수 있다. 리드플래그생성기(51)는 리드레이턴시에 따라 설정된 제7 기설정된 구간만큼 제2 리드커맨드펄스(ERD2)를 시프팅하도록 설정될 수 있다. 내부리드플래그생성기(52)는 뱅크그룹모드에서 모드신호(BG)가 인에이블되는 경우 리드플래그(RDF)를 제8 기설정된 구간만큼 시프팅하여 내부리드플래그(IRDF)를 생성할 수 있다. 내부리드플래그생성기(52)는 리드동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 제8 기설정된 구간만큼 리드플래그(RDF)를 시프팅하도록 설정될 수 있다.
라이트플래그생성기(53)는 제2 라이트커맨드펄스(EWT2)를 제9 기설정된 구간만큼 시프팅하여 라이트플래그(WTF)를 생성할 수 있다. 라이트플래그생성기(53)는 라이트레이턴시에 따라 설정된 제9 기설정된 구간만큼 제2 라이트커맨드펄스(EWT2)를 시프팅하도록 설정될 수 있다. 내부라이트플래그생성기(54)는 뱅크그룹모드에서 모드신호(BG)가 인에이블되는 경우 라이트플래그(WTF)를 제10 기설정된 구간만큼 시프팅하여 내부라이트플래그(IWTF)를 생성할 수 있다. 내부라이트플래그생성기(54)는 라이트동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 제10 기설정된 구간만큼 라이트플래그(WTF)를 시프팅하도록 설정될 수 있다. 리드플래그생성기(51), 내부리드플래그생성기(52), 라이트플래그생성기(53) 및 내부라이트플래그생성기(54)는 실시예에 따라서 시프트레지스터 또는 지연기로 구현될 수 있다.
도 6을 참고하면 출력제어펄스생성회로(6)는 제1 리드출력카운터(61), 리드선택기(62), 제2 리드출력카운터(63), 내부리드출력제어펄스생성회로(64), 제1 라이트출력카운터(65), 라이트선택기(66), 제2 라이트출력카운터(67) 및 내부라이트출력제어펄스생성회로(68)를 포함할 수 있다.
제1 리드출력카운터(61)는 리드플래그(RDF)가 발생할 때마다 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 리드플래그(RDF)가 발생하는 경우 제1 리드출력제어펄스(RD_POUTP<1>)를 발생시킬 수 있고, 두번째 리드플래그(RDF)가 발생하는 경우 제2 리드출력제어펄스(RD_POUTP<2>)를 발생시킬 수 있으며, 세번째 리드플래그(RDF)가 발생하는 경우 제1 리드출력제어펄스(RD_POUTP<1>)를 발생시킬 수 있다.
리드선택기(62)는 모드신호(BG)에 응답하여 리드플래그(RDF) 또는 내부리드플래그(IRDF)를 선택리드플래그(SRDF)로 출력할 수 있다. 리드선택기(62)는 뱅크그룹모드가 아닌 경우 리드플래그(RDF)를 선택리드플래그(SRDF)로 출력할 수 있다. 리드선택기(62)는 뱅크그룹모드인 경우 내부리드플래그(IRDF)를 선택리드플래그(SRDF)로 출력할 수 있다. 내부리드플래그(IRDF)는 뱅크그룹모드에서만 생성되므로, 리드선택기(62)는 뱅크그룹모드가 아닌 경우에는 리드플래그(RDF)를 선택리드플래그(SRDF)로 출력한다. 따라서, 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)가 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 동일한 횟수만큼 발생되도록 설정할 수 있다.
제2 리드출력카운터(63)는 선택리드플래그(SRDF)가 발생할 때마다 제1 및 제2 리드카운터펄스(RCNTP<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 첫번째 선택리드플래그(SRDF)가 발생하는 경우 제1 리드카운터펄스(RCNTP<1>)를 발생시킬 수 있고, 두번째 선택리드플래그(SRDF)가 발생하는 경우 제2 리드카운터펄스(RCNTP<2>)를 발생시킬 수 있으며, 세번째 선택리드플래그(SRDF)가 발생하는 경우 제1 리드카운터펄스(RCNTP<1>)를 발생시킬 수 있다.
내부리드출력제어펄스생성회로(64)는 낸드게이트(NAND61) 및 인버터(IV61)를 포함할 수 있다. 내부리드출력제어펄스생성회로(64)는 제1 및 제2 리드카운터펄스(RCNTP<1:2>), 모드신호(BG) 및 버스트랭쓰신호(BL32)에 응답하여 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)를 생성할 수 있다. 내부리드출력제어펄스생성회로(64)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 모드신호(BG) 및 버스트랭쓰신호(BL32)가 모두 로직하이레벨로 인에이블되는 경우 제1 및 제2 리드카운터펄스(RCNTP<1:2>)를 버퍼링하여 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)로 출력할 수 있다. 내부리드출력제어펄스생성회로(64)는 뱅크그룹모드가 아닌 상태이거나버스트랭쓰가 32로 설정되지 않은 상태에서 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)를 발생시키지 않는다.
제1 라이트출력카운터(65)는 라이트플래그(WTF)가 발생할 때마다 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)를 순차적으로 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 첫번째 라이트플래그(WTF)가 발생하는 경우 제1 라이트출력제어펄스(WT_POUTP<1>)를 발생시킬 수 있고, 두번째 라이트플래그(WTF)가 발생하는 경우 제2 라이트출력제어펄스(WT_POUTP<2>)를 발생시킬 수 있으며, M번째 라이트플래그(WTF)가 발생하는 경우 제M 라이트출력제어펄스(WT_POUTP<M>)를 발생시킬 수 있고, M+1번째 라이트플래그(WTF)가 발생하는 경우 제1 라이트출력제어펄스(WT_POUTP<1>)를 발생시킬 수 있다.
라이트선택기(66)는 모드신호(BG)에 응답하여 라이트플래그(WTF) 또는 내부라이트플래그(IWTF)를 선택라이트플래그(SWTF)로 출력할 수 있다. 라이트선택기(65)는 뱅크그룹모드가 아닌 경우 라이트플래그(WTF)를 선택라이트플래그(SWTF)로 출력할 수 있다. 라이트선택기(66)는 뱅크그룹모드인 경우 내부라이트플래그(IWTF)를 선택라이트플래그(SWTF)로 출력할 수 있다. 내부라이트플래그(IWTF)는 뱅크그룹모드에서만 생성되므로, 뱅크그룹모드가 아닌 경우에는 라이트플래그(WTF)를 선택라이트플래그(SWTF)로 출력함으로써, 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)가 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 동일한 횟수만큼 발생되도록 설정할 수 있다.
제2 라이트출력카운터(67)는 선택라이트플래그(SWTF)가 발생하는 경우 제1 내지 제M 라이트카운터펄스(WCNTP<1:M>)를 순차적으로 발생시킬 수 있다. 예를 들어, 첫번째 선택라이트플래그(SWTF)가 발생하는 경우 제1 라이트카운터펄스(WCNTP<1>)를 발생시킬 수 있고, 두번째 선택라이트플래그(SWTF)가 발생하는 경우 제2 라이트카운터펄스(WCNTP<2>)를 발생시킬 수 있으며, M번째 선택라이트플래그(SWTF)가 발생하는 경우 제M 라이트카운터펄스(WCNTP<M>)를 발생시킬 수 있고, M+1번째 선택라이트플래그(SWTF)가 발생하는 경우 제1 라이트카운터펄스(WCNTP<1>)를 발생시킬 수 있다.
내부라이트출력제어펄스생성회로(68)는 낸드게이트(NAND62) 및 인버터(IV62)를 포함할 수 있다. 내부라이트출력제어펄스생성회로(68)는 제1 내지 제M 라이트카운터펄스(WCNTP<1:M>), 모드신호(BG) 및 버스트랭쓰신호(BL32)에 응답하여 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)를 생성할 수 있다. 내부라이트출력제어펄스생성회로(68)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 모드신호(BG) 및 버스트랭쓰신호(BL32)가 모두 로직하이레벨로 인에이블되는 경우 제1 내지 제M 라이트카운터펄스(WCNTP<1:M>)를 버퍼링하여 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)로 출력할 수 있다. 내부라이트출력제어펄스생성회로(68)는 뱅크그룹모드가 아닌 상태이거나 버스트랭쓰가 32로 설정되지 않은 상태에서 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)를 발생시키지 않는다.
도 7을 참고하면 뱅크그룹선택신호생성회로(7)는 제1 어드레스저장회로(71), 제2 어드레스저장회로(72), 제3 어드레스저장회로(73), 제4 어드레스저장회로(74) 및 뱅크디코더(75)를 포함할 수 있다. 본 실시예에서, 제1 어드레스저장회로(71), 제2 어드레스저장회로(72), 제3 어드레스저장회로(73), 제4 어드레스저장회로(74)는 각각의 입력신호 및 출력신호가 상이한 점을 제외하고는 동일한 구조로 구현될 수 있다. 따라서, 설명의 편의를 위해서 도 8을 참고하여 제1 어드레스저장회로(71)의 구조 및 동작에 대해서만 보다 구체적으로 설명한다.
제1 어드레스저장회로(71)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>), 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>), 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>), 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 제1 어드레스저장회로(71)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)에 응답하여 리드동작 시 입력되는 제1 뱅크어드레스(IBA<1>)를 저장할 수 있다. 제1 어드레스저장회로(71)는 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)에 응답하여 리드동작 시 저장된 제1 뱅크어드레스(IBA<1>)를 제1 래치뱅크어드레스(LBA<1>)로 출력할 수 있다. 제1 어드레스저장회로(71)는 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)에 응답하여 라이트동작 시 입력되는 제1 뱅크어드레스(IBA<1>)를 저장할 수 있다. 제1 어드레스저장회로(71)는 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)에 응답하여 라이트동작 시 저장된 제1 뱅크어드레스(IBA<1>)를 제1 래치뱅크어드레스(LBA<1>)로 출력할 수 있다.
제2 어드레스저장회로(72)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>), 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>), 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>), 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)와 제2 뱅크어드레스(IBA<2>)에 응답하여 제2 래치뱅크어드레스(LBA<2>)를 생성할 수 있다. 제2 어드레스저장회로(72)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)에 응답하여 리드동작 시 입력되는 제2 뱅크어드레스(IBA<2>)를 저장할 수 있다. 제2 어드레스저장회로(72)는 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)에 응답하여 리드동작 시 저장된 제2 뱅크어드레스(IBA<2>)를 제2 래치뱅크어드레스(LBA<2>)로 출력할 수 있다. 제2 어드레스저장회로(72)는 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)에 응답하여 라이트동작 시 입력되는 제2 뱅크어드레스(IBA<2>)를 저장할 수 있다. 제2 어드레스저장회로(72)는 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)에 응답하여 라이트동작 시 저장된 제2 뱅크어드레스(IBA<2>)를 제2 래치뱅크어드레스(LBA<2>)로 출력할 수 있다.
제3 어드레스저장회로(73)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>), 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>), 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>), 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)와 제3 뱅크어드레스(IBA<3>)에 응답하여 제3 래치뱅크어드레스(LBA<3>)를 생성할 수 있다. 제3 어드레스저장회로(73)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)에 응답하여 리드동작 시 입력되는 제3 뱅크어드레스(IBA<3>)를 저장할 수 있다. 제3 어드레스저장회로(73)는 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)에 응답하여 리드동작 시 저장된 제3 뱅크어드레스(IBA<3>)를 제3 래치뱅크어드레스(LBA<3>)로 출력할 수 있다. 제3 어드레스저장회로(73)는 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)에 응답하여 라이트동작 시 입력되는 제3 뱅크어드레스(IBA<3>)를 저장할 수 있다. 제3 어드레스저장회로(73)는 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)에 응답하여 라이트동작 시 저장된 제3 뱅크어드레스(IBA<3>)를 제3 래치뱅크어드레스(LBA<3>)로 출력할 수 있다.
제4 어드레스저장회로(74)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>), 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>), 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>), 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>), 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>), 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)와 제4 뱅크어드레스(IBA<4>)에 응답하여 제4 래치뱅크어드레스(LBA<4>)를 생성할 수 있다. 제4 어드레스저장회로(74)는 제1 및 제2 리드입력제어펄스(RD_PINP<1:2>)에 응답하여 리드동작 시 입력되는 제4 뱅크어드레스(IBA<4>)를 저장할 수 있다. 제4 어드레스저장회로(74)는 제1 및 제2 리드출력제어펄스(RD_POUTP<1:2>)와 제1 및 제2 내부리드출력제어펄스(IRD_POUTP<1:2>)에 응답하여 리드동작 시 저장된 제4 뱅크어드레스(IBA<4>)를 제4 래치뱅크어드레스(LBA<4>)로 출력할 수 있다. 제4 어드레스저장회로(74)는 제1 내지 제M 라이트입력제어펄스(WT_PINP<1:M>)에 응답하여 라이트동작 시 입력되는 제4 뱅크어드레스(IBA<4>)를 저장할 수 있다. 제4 어드레스저장회로(74)는 제1 내지 제M 라이트출력제어펄스(WT_POUTP<1:M>)와 제1 내지 제M 내부라이트출력제어펄스(IWT_POUTP<1:M>)에 응답하여 라이트동작 시 저장된 제4 뱅크어드레스(IBA<4>)를 제4 래치뱅크어드레스(LBA<4>)로 출력할 수 있다.
뱅크디코더(75)는 제3 래치뱅크어드레스(LBA<3>) 및 제4 래치뱅크어드레스(LBA<4>)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 생성할 수 있다. 뱅크디코더(75)는 제3 래치뱅크어드레스(LBA<3>) 및 제4 래치뱅크어드레스(LBA<4>)를 디코딩하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 생성할 수 있다. 뱅크디코더(75)는 제3 래치뱅크어드레스(LBA<3>) 및 제4 래치뱅크어드레스(LBA<4>)의 로직레벨조합에 따라 로직레벨조합을 갖는 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 생성할 수 있다.
도 8을 참고하면 제1 어드레스저장회로(71)는 제1 및 제2 리드래치(711<1:2>), 제1 내지 제M 라이트래치(712<1:M>) 및 출력지연기(713)를 포함할 수 있다.
제1 리드래치(711<1>)는 제1 리드입력제어펄스(RD_PINP<1>), 제1 리드출력제어펄스(RD_POUTP<1>), 제1 내부리드출력제어펄스(IRD_POUTP<1>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제1 리드래치신호(RLS<1>)를 생성할 수 있다. 제1 리드래치(711<1>)는 제1 리드입력제어펄스(RD_PINP<1>)가 발생하는 경우 제1 뱅크어드레스(IBA<1>)를 래치하여 저장할 수 있다. 제1 리드래치(711<1>)는 제1 리드출력제어펄스(RD_POUTP<1>) 또는 제1 내부리드출력제어펄스(IRD_POUTP<1>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제1 리드래치신호(RLS<1>)로 출력할 수 있다.
제2 리드래치(711<2>)는 제2 리드입력제어펄스(RD_PINP<2>), 제2 리드출력제어펄스(RD_POUTP<2>), 제2 내부리드출력제어펄스(IRD_POUTP<2>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제2 리드래치신호(RLS<2>)를 생성할 수 있다. 제2 리드래치(711<2>)는 제2 리드입력제어펄스(RD_PINP<2>)가 발생하는 경우 제1 뱅크어드레스(IBA<1>)를 래치하여 저장할 수 있다. 제2 리드래치(711<2>)는 제2 리드출력제어펄스(RD_POUTP<2>) 또는 제2 내부리드출력제어펄스(IRD_POUTP<2>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제2 리드래치신호(RLS<2>)로 출력할 수 있다.
제1 라이트래치(712<1>)는 제1 라이트입력제어펄스(WT_PINP<1>), 제1 라이트출력제어펄스(WT_POUTP<1>), 제1 내부라이트출력제어펄스(IWT_POUTP<1>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제1 라이트래치신호(WLS<1>)를 생성할 수 있다. 제1 라이트래치(712<1>)는 제1 라이트입력제어펄스(WT_PINP<1>)가 발생하는 경우 제1 뱅크어드레스(IBA<1>)를 래치하여 저장할 수 있다. 제1 라이트래치(712<1>)는 제1 라이트출력제어펄스(WT_POUTP<1>) 또는 제1 내부라이트출력제어펄스(IWT_POUTP<1>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제1 라이트래치신호(WLS<1>)로 출력할 수 있다.
제2 라이트래치(712<2>)는 제2 라이트입력제어펄스(WT_PINP<2>), 제2 라이트출력제어펄스(WT_POUTP<2>), 제2 내부라이트출력제어펄스(IWT_POUTP<2>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제2 라이트래치신호(WLS<2>)를 생성할 수 있다. 제2 라이트래치(712<2>)는 제2 라이트입력제어펄스(WT_PINP<2>)가 발생하는 경우 제1 뱅크어드레스(IBA<1>)를 래치하여 저장할 수 있다. 제2 라이트래치(712<2>)는 제2 라이트출력제어펄스(WT_POUTP<2>) 또는 제2 내부라이트출력제어펄스(IWT_POUTP<2>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제2 라이트래치신호(WLS<2>)로 출력할 수 있다.
제M 라이트래치(712<M>)는 제M 라이트입력제어펄스(WT_PINP<M>), 제M 라이트출력제어펄스(WT_POUTP<M>), 제M 내부라이트출력제어펄스(IWT_POUTP<M>)와 제1 뱅크어드레스(IBA<1>)에 응답하여 제M 라이트래치신호(WLS<M>)를 생성할 수 있다. 제M 라이트래치(712<M>)는 제M 라이트입력제어펄스(WT_PINP<M>)가 발생하는 경우 제1 뱅크어드레스(IBA<1>)를 래치하여 저장할 수 있다. 제M 라이트래치(712<M>)는 제M 라이트출력제어펄스(WT_POUTP<M>) 또는 제M 내부라이트출력제어펄스(IWT_POUTP<M>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제M 라이트래치신호(WLS<M>)로 출력할 수 있다.
출력지연기(713)는 제1 및 제2 리드래치신호(RLS<1:2>)와 제1 내지 제M 라이트래치신호(WLS<1:M>)에 응답하여 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제1 및 제2 리드래치신호(RLS<1:2>)와 제1 내지 제M 라이트래치신호(WLS<1:M>) 중 하나를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제1 리드출력제어펄스(RD_POUTP<1>) 또는 제1 내부리드출력제어펄스(IRD_POUTP<1>)가 발생하여 출력되는 제1 리드래치신호(RLS<1>)를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제2 리드출력제어펄스(RD_POUTP<2>) 또는 제2 내부리드출력제어펄스(IRD_POUTP<2>)가 발생하여 출력되는 제2 리드래치신호(RLS<2>)를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제1 라이트출력제어펄스(WT_POUTP<1>) 또는 제1 내부라이트출력제어펄스(IWT_POUTP<1>)가 발생하여 출력되는 제1 라이트래치신호(WLS<1>)를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제2 라이트출력제어펄스(WT_POUTP<2>) 또는 제2 내부라이트출력제어펄스(IWT_POUTP<2>)가 발생하여 출력되는 제2 라이트래치신호(WLS<2>)를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다. 출력지연기(713)는 제M 라이트출력제어펄스(WT_POUTP<M>) 또는 제M 내부라이트출력제어펄스(IWT_POUTP<M>)가 발생하여 출력되는 제M 라이트래치신호(WLS<M>)를 기설정된 구간만큼 지연시켜 제1 래치뱅크어드레스(LBA<1>)를 생성할 수 있다.
도 9를 참고하면 제1 리드래치(711<1>)는 인버터들(IV711, IV712, IV713, IV714, IV715, IV716, IV717, IV718, IV719)을 포함할 수 있다. 인버터(IV711)는 제1 리드입력제어펄스(RD_PINP<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV712)는 제1 리드입력제어펄스(RD_PINP<1>)가 로직하이레벨인 경우 제1 뱅크어드레스(IBA<1>)를 반전버퍼링하여 출력할 수 있다. 인버터들(IV713, IV714)은 인버터(IV712)의 출력신호를 래치하고 반전버퍼링하여 출력할 수 있다. 인버터(IV715)는 인버터(IV713)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV716)는 제1 리드출력제어펄스(RD_POUTP<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV717)는 제1 리드출력제어펄스(RD_POUTP<1>)가 로직하이레벨인 경우 인버터(IV715)의 출력신호를 반전버퍼링하여 제1 리드래치신호(RLS<1>)로 출력할 수 있다. 인버터(IV718)는 제1 내부리드출력제어펄스(IRD_POUTP<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV719)는 제1 내부리드출력제어펄스(IRD_POUTP<1>)가 로직하이레벨인 경우 인버터(IV715)의 출력신호를 반전버퍼링하여 제1 리드래치신호(RLS<1>)로 출력할 수 있다. 제1 리드래치(711<1>)는 제1 리드출력제어펄스(RD_POUTP<1>) 또는 제1 내부리드출력제어펄스(IRD_POUTP<1>)가 발생하는 경우 저장된 제1 뱅크어드레스(IBA<1>)를 제1 리드래치신호(RLS<1>)로 출력할 수 있다.
도 10을 참고하면 뱅크디코더(75)는 인버터들(IV751, IV752, IV753, IV754, IV755, IV756) 및 낸드게이트들(NAND71, NAND72,NAND73, NAND74)를 포함할 수 있다. 인버터(IV751)는 제3 래치뱅크어드레스(LBA<3>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV752)는 제4 래치뱅크어드레스(LBA<4>)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND71) 및 인버터(IV753)는 인버터(IV751)의 출력신호 및 인버터(IV752)의 출력신호의 논리곱 연산을 수행하여 제1 뱅크그룹선택신호(BG<1>)를 생성할 수 있다. 낸드게이트(NAND72) 및 인버터(IV754)는 제3 래치뱅크어드레스(LBA<3>) 및 인버터(IV752)의 출력신호의 논리곱 연산을 수행하여 제2 뱅크그룹선택신호(BG<2>)를 생성할 수 있다. 낸드게이트(NAND73) 및 인버터(IV755)는 인버터(IV751)의 출력신호 및 제4 래치뱅크어드레스(LBA<4>)의 논리곱 연산을 수행하여 제3 뱅크그룹선택신호(BG<3>)를 생성할 수 있다. 낸드게이트(NAND74) 및 인버터(IV756)는 제3 래치뱅크어드레스(LBA<3>) 및 제4 래치뱅크어드레스(LBA<4>)의 논리곱 연산을 수행하여 제4 뱅크그룹선택신호(BG<4>)를 생성할 수 있다.
도 11을 참고하면 제3 및 제4 래치뱅크어드레스(LBA<3:4>)의 로직레벨조합별로 인에이블되는 뱅크그룹을 확인할 수 있다. 제3 래치뱅크어드레스(LBA<3>)의 로직레벨이 로직로우레벨이고, 제4 래치뱅크어드레스(LBA<4>)의 로직레벨이 로직로우레벨인 경우 제1 뱅크그룹이 선택되기 위해 제1 뱅크그룹선택신호(BG<1>)가 로직하이레벨로 인에이블될 수 있다. 제3 래치뱅크어드레스(LBA<3>)의 로직레벨이 로직하이레벨이고, 제4 래치뱅크어드레스(LBA<4>)의 로직레벨이 로직로우레벨인 경우 제2 뱅크그룹이 선택되기 위해 제2 뱅크그룹선택신호(BG<2>)가 로직하이레벨로 인에이블될 수 있다. 제3 래치뱅크어드레스(LBA<3>)의 로직레벨이 로직로우레벨이고, 제4 래치뱅크어드레스(LBA<4>)의 로직레벨이 로직하이레벨인 경우 제3 뱅크그룹이 선택되기 위해 제3 뱅크그룹선택신호(BG<3>)가 로직하이레벨로 인에이블될 수 있다. 제3 래치뱅크어드레스(LBA<3>)의 로직레벨이 로직하이레벨이고, 제4 래치뱅크어드레스(LBA<4>)의 로직레벨이 로직하이레벨인 경우 제4 뱅크그룹이 선택되기 위해 제4 뱅크그룹선택신호(BG<4>)가 로직하이레벨로 인에이블될 수 있다.
도 12를 참고하면 뱅크그룹어드레스생성회로(8)는 제1 뱅크그룹어드레스생성회로(81) 및 제2 뱅크그룹어드레스생성회로(82)를 포함할 수 있다.
제1 뱅크그룹어드레스생성회로(81)는 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP) 및 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 응답하여 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 제1 뱅크그룹어드레스생성회로(81)는 리드컬럼제어펄스(RDAYP)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4)로부터 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)를 생성할 수 있다. 제1 뱅크그룹어드레스생성회로(81)는 리드컬럼제어펄스(RDAYP)가 발생하는 경우 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 버퍼링하여 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)를 생성할 수 있다. 본 실시예에서 제1 뱅크그룹어드레스생성회로(81)에서 생성되는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)의 로직레벨조합은 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 동일한 로직레벨조합일 수 있다. 실시예에 따라서 제1 뱅크그룹어드레스생성회로(81)에서 생성되는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)의 로직레벨조합이 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 상이한 로직레벨조합일 수도 있다. 제1 뱅크그룹어드레스생성회로(81)는 내부리드컬럼제어펄스(IRDAYP)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)로부터 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 제1 뱅크그룹어드레스생성회로(81)는 내부리드컬럼제어펄스(IRDAYP)가 발생하는 경우 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 버퍼링하여 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 본 실시예에서 제1 뱅크그룹어드레스생성회로(81)에서 생성되는 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)의 로직레벨조합은 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 동일한 로직레벨조합일 수 있다. 실시예에 따라서 제1 뱅크그룹어드레스생성회로(81)에서 생성되는 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)의 로직레벨조합이 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 상이한 로직레벨조합일 수도 있다.
제2 뱅크그룹어드레스생성회로(82)는 라이트컬럼제어펄스(WTAYP), 내부라이트컬럼제어펄스(IWTAYP) 및 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)에 응답하여 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 제2 뱅크그룹어드레스생성회로(82)는 라이트컬럼제어펄스(WTAYP)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)로부터 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)를 생성할 수 있다. 제2 뱅크그룹어드레스생성회로(82)는 라이트컬럼제어펄스(WTAYP)가 발생하는 경우 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 버퍼링하여 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)를 생성할 수 있다. 본 실시예에서 제2 뱅크그룹어드레스생성회로(82)에서 생성되는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)의 로직레벨조합은 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 동일한 로직레벨조합일 수 있다. 실시예에 따라서 제2 뱅크그룹어드레스생성회로(82)에서 생성되는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)의 로직레벨조합이 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 상이한 로직레벨조합일 수도 있다. 제2 뱅크그룹어드레스생성회로(82)는 내부라이트컬럼제어펄스(IWTAYP)에 응답하여 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)로부터 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 제2 뱅크그룹어드레스생성회로(82)는 내부라이트컬럼제어펄스(IWTAYP)가 발생하는 경우 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)를 버퍼링하여 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)를 생성할 수 있다. 본 실시예에서 제2 뱅크그룹어드레스생성회로(82)에서 생성되는 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)의 로직레벨조합은 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 동일한 로직레벨조합일 수 있다. 실시예에 따라서 제2 뱅크그룹어드레스생성회로(82)에서 생성되는 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)의 로직레벨조합이 제1 내지 제4 뱅크그룹선택신호(BG<1:4>)와 상이한 로직레벨조합일 수도 있다.
도 13을 참고하면 코어회로(9)는 컬럼제어회로(91) 및 메모리셀(92)을 포함할 수 있다. 컬럼제어회로(91)는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 응답하여 메모리셀(92)에 포함된 제1 뱅크그룹(921), 제2 뱅크그룹(922), 제3 뱅크그룹(923) 및 제4 뱅크그룹(924)에 포함된 셀어레이에 대한 컬럼동작을 제어할 수 있다. 컬럼제어회로(91)는 제1 뱅크그룹어드레스(ADD_BG<1>)와 도 13을 참고하면 코어회로(9)는 컬럼제어회로(91) 및 메모리셀(92)을 포함할 수 있다. 컬럼제어회로(91)는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 응답하여 메모리셀(92)에 포함된 제1 뱅크그룹(921), 제2 뱅크그룹(922), 제3 뱅크그룹(923) 및 제4 뱅크그룹(924)에 포함된 셀어레이에 대한 컬럼동작을 제어할 수 있다. 컬럼제어회로(91)는 제1 뱅크그룹어드레스(ADD_BG<1>)와 제1 내부뱅크그룹어드레스(IADD_BG<1>)가 순차적으로 인에이블되는 경우 제1 뱅크그룹(921)에 포함된 셀어레이에 대한 컬럼동작이 순차적으로 수행되도록 제어할 수 있다. 컬럼제어회로(91)는 버스트랭쓰가 32로 설정된 상태에서 인에이블되는 제1 뱅크그룹어드레스(ADD_BG<1>)에 응답하여 제1 뱅크그룹(921)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행하고 기설정된 구간이 경과된 후 인에이블되는 제1 내부뱅크그룹어드레스(IADD_BG<1>)에 응답하여 제1 뱅크그룹(921)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행할 수 있다. 컬럼제어회로(91)는 제2 뱅크그룹어드레스(ADD_BG<2>)와 제2 내부뱅크그룹어드레스(IADD_BG<2>)가 순차적으로 인에이블되는 경우 제2 뱅크그룹(922)에 포함된 셀어레이에 대한 컬럼동작이 순차적으로 수행되도록 제어할 수 있다. 컬럼제어회로(91)는 버스트랭쓰가 32로 설정된 상태에서 인에이블되는 제2 뱅크그룹어드레스(ADD_BG<2>)에 응답하여 제2 뱅크그룹(922)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행하고 기설정된 구간이 경과된 후 인에이블되는 제2 내부뱅크그룹어드레스(IADD_BG<2>)에 응답하여 제2 뱅크그룹(922)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행할 수 있다. 컬럼제어회로(91)는 제3 뱅크그룹어드레스(ADD_BG<3>)와 제3 내부뱅크그룹어드레스(IADD_BG<3>)가 순차적으로 인에이블되는 경우 제3 뱅크그룹(923)에 포함된 셀어레이에 대한 컬럼동작이 순차적으로 수행되도록 제어할 수 있다. 컬럼제어회로(91)는 버스트랭쓰가 32로 설정된 상태에서 인에이블되는 제3 뱅크그룹어드레스(ADD_BG<3>)에 응답하여 제3 뱅크그룹(923)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행하고 기설정된 구간이 경과된 후 인에이블되는 제3 내부뱅크그룹어드레스(IADD_BG<3>)에 응답하여 제3 뱅크그룹(923)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행할 수 있다. 컬럼제어회로(91)는 제4 뱅크그룹어드레스(ADD_BG<4>)와 제4 내부뱅크그룹어드레스(IADD_BG<4>)가 순차적으로 인에이블되는 경우 제4 뱅크그룹(924)에 포함된 셀어레이에 대한 컬럼동작이 순차적으로 수행되도록 제어할 수 있다. 컬럼제어회로(91)는 버스트랭쓰가 32로 설정된 상태에서 인에이블되는 제4 뱅크그룹어드레스(ADD_BG<4>)에 응답하여 제4 뱅크그룹(924)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행하고 기설정된 구간이 경과된 후 인에이블되는 제4 내부뱅크그룹어드레스(IADD_BG<4>)에 응답하여 제4 뱅크그룹(924)에 포함된 셀어레이의 16비트 데이터에 대한 컬럼동작을 수행할 수 있다. 컬럼제어회로(91)는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 응답하여 메모리셀(92)에 포함된 제1 뱅크그룹(921), 제2 뱅크그룹(922), 제3 뱅크그룹(923) 및 제4 뱅크그룹(924)에 포함된 셀어레이에 대한 컬럼동작을 제어하기 위해 다양한 회로들을 포함할 수 있다. 예를 들어, 컬럼제어회로(91)는 제1 내지 제4 뱅크그룹어드레스(ADD_BG<1:4>)와 제1 내지 제4 내부뱅크그룹어드레스(IADD_BG<1:4>)에 응답하여 제1 뱅크그룹(921), 제2 뱅크그룹(922), 제3 뱅크그룹(923) 및 제4 뱅크그룹(924)에 포함된 셀어레이들중 하나를 선택하기 위한 제1 회로, 선택된 셀어레이에 저장된 데이터를 16 비트 단위로 출력시키기 위한 제2 회로, 및 선택된 셀어레이로부터 출력된 데이터를 데이터경로를 통해 데이터패드로 전송시키는 제3 회로 등이 포함될 수 있다. 셀어레이를 선택하기 위한 제1 회로, 버스트랭쓰에 의해 정해진 비트만큼의 데이터의 출력을 제어하는 제2 회로 및 셀어레이에서 출력된 데이터를 데이터경로를 통해 데이터패드로 출력하는 제3 회로 등은 공지의 회로로 구현할 수 있으므로, 구체적인 회로들에 대한 설명은 생략한다.
도 14를 참고하여 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 제1 뱅크그룹(921) 및 제2 뱅크그룹(922)에 대한 리드동작이 순차적으로 수행되는 경우의 동작을 살펴보면 다음과 같다.
제1 뱅크그룹(921)에 대한 리드동작을 위한 커맨드가 커맨드펄스생성회로(1)에 입력되면 내부클럭(ICLK)에 동기하여 제1 리드커맨드펄스(ERD1)가 발생하고, 반전내부클럭(ICLKB)에 동기하여 제2 리드커맨드펄스(ERD2)가 발생한다. 제1 리드커맨드펄스(ERD1)가 리드레이턴시에 의해 설정된 구간만큼 시프팅되어 리드컬럼제어펄스(RDAYP)가 생성된다. 리드컬럼제어펄스(RDAYP)가 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 시프팅되어 내부리드컬럼제어펄스(IRDAYP)가 생성된다. 제2 리드커맨드펄스(ERD2)가 발생될 때마다 제1 리드입력제어펄스(RD_PINP<1>) 및 제2 리드입력제어펄스(RD_PINP<2>)가 교대로로 발생된다. 제2 리드커맨드펄스(ERD2)가 발생될 때마다, 제2 리드커맨드펄스(ERD2)가 발생한 시점부터 리드레이턴시에 의해 설정된 구간이 경과한 후 제1 리드출력제어펄스(RD_POUTP<1>) 및 제2 리드출력제어펄스(RD_POUTP<2>)가 교대로 발생된다. 제2 리드커맨드펄스(ERD2)가 발생될 때마다, 제2 리드커맨드펄스(ERD2)가 발생한 시점부터 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간이 경과한 후 제1 내부리드출력제어펄스(IRD_POUTP<1>) 및 제2 내부리드출력제어펄스(IRD_POUTP<2>)가 교대로 발생된다. 제1 리드출력제어펄스(RD_POUTP<1>)에 동기하여 제1 뱅크그룹어드레스(ADD_BG<1>)가 발생되고, 제2 리드출력제어펄스(RD_POUTP<2>)에 동기하여 제2 뱅크그룹어드레스(ADD_BG<2>)가 발생되며, 제1 내부리드출력제어펄스(IRD_POUTP<1>)에 동기하여 제1 내부뱅크그룹어드레스(IADD_BG<1>)가 발생되고, 제2 내부리드출력제어펄스(IRD_POUTP<2>)에 동기하여 제2 내부뱅크그룹어드레스(IADD_BG<2>)가 발생된다. 제1 뱅크그룹어드레스(ADD_BG<1>)가 발생되는 구간동안 발생되는 리드컬럼제어펄스(RDAYP)에 의해 제1 뱅크그룹(921)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제2 뱅크그룹어드레스(ADD_BG<2>)가 발생되는 구간동안 발생되는 리드컬럼제어펄스(RDAYP)에 의해 제2 뱅크그룹(922)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제1 내부뱅크그룹어드레스(IADD_BG<1>)가 발생되는 구간동안 발생되는 내부리드컬럼제어펄스(IRDAYP)에 의해 제1 뱅크그룹(921)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제2 내부뱅크그룹어드레스(IADD_BG<2>)가 발생되는 구간동안 발생되는 내부리드컬럼제어펄스(IRDAYP)에 의해 제2 뱅크그룹(922)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다.
도 15를 참고하여 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 제1 뱅크그룹(921) 및 제2 뱅크그룹(922)에 대한 라이트동작이 순차적으로 수행되는 경우의 동작을 살펴보면 다음과 같다.
제1 뱅크그룹(921)에 대한 라이트동작을 위한 커맨드가 커맨드펄스생성회로(1)에 입력되면 내부클럭(ICLK)에 동기하여 제1 라이트커맨드펄스(EWT1)가 발생하고, 반전내부클럭(ICLKB)에 동기하여 제2 라이트커맨드펄스(EWT2)가 발생한다. 제1 라이트커맨드펄스(EWT1)가 라이트레이턴시에 의해 설정된 구간만큼 시프팅되어 라이트컬럼제어펄스(WTAYP)가 생성된다. 라이트컬럼제어펄스(WTAYP)가 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 시프팅되어 내부라이트컬럼제어펄스(IWTAYP)가 생성된다. 제2 라이트커맨드펄스(EWT2)가 발생될 때마다 제1 라이트입력제어펄스(WT_PINP<1>) 및 제2 라이트입력제어펄스(WT_PINP<2>)가 교대로 발생된다. 제2 라이트커맨드펄스(EWT2)가 발생될 때마다, 제2 라이트커맨드펄스(EWT2)가 발생한 시점부터 라이트레이턴시에 의해 설정된 구간이 경과한 후 제1 라이트출력제어펄스(WT_POUTP<1>) 및 제2 라이트출력제어펄스(WT_POUTP<2>)가 교대로 발생된다. 제2 라이트커맨드펄스(EWT2)가 발생될 때마다, 제2 라이트커맨드펄스(EWT2)가 발생한 시점부터 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간이 경과한 후 제1 내부라이트출력제어펄스(IWT_POUTP<1>) 및 제2 내부라이트출력제어펄스(IWT_POUTP<2>)가 교대로 발생된다. 제1 라이트출력제어펄스(WT_POUTP<1>)에 동기하여 제1 뱅크그룹어드레스(ADD_BG<1>)가 발생되고, 제2 라이트출력제어펄스(WT_POUTP<2>)에 동기하여 제2 뱅크그룹어드레스(ADD_BG<2>)가 발생되며, 제1 내부라이트출력제어펄스(IWT_POUTP<1>)에 동기하여 제1 내부뱅크그룹어드레스(IADD_BG<1>)가 발생되고, 제2 내부라이트출력제어펄스(IWT_POUTP<2>)에 동기하여 제2 내부뱅크그룹어드레스(IADD_BG<2)가 발생된다. 제1 뱅크그룹어드레스(ADD_BG<1>)가 발생되는 구간동안 발생되는 라이트컬럼제어펄스(WTAYP)에 의해 제1 뱅크그룹(921)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제2 뱅크그룹어드레스(ADD_BG<2>)가 발생되는 구간동안 발생되는 라이트컬럼제어펄스(WTAYP)에 의해 제2 뱅크그룹(922)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제1 내부뱅크그룹어드레스(IADD_BG<1>)가 발생되는 구간동안 발생되는 내부라이트컬럼제어펄스(IWTAYP)에 의해 제1 뱅크그룹(921)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제2 내부뱅크그룹어드레스(IADD_BG<2)가 발생되는 구간동안 발생되는 내부라이트컬럼제어펄스(IWTAYP)에 의해 제2 뱅크그룹(922)에 포함된 셀어레이의 16 비트 데이터에 대한 컬럼동작이 수행된다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 동일한 제1 내지 제4 뱅크어드레스(IBA<1:4>)에 의해 엑세스되는 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작들을 분리하여 수행함으로써, 컬럼동작 별 소모되는 시간 및 전류 소모를 감소시킬 수 있다. 또한, 본 실시예에 따른 반도체장치는 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 저장하여 컬럼동작들을 분리하여 수행함으로써, 컬럼동작을 효율적으로 수행할 수 있다.
앞서, 도 1 내지 도 15에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 16을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 16에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드펄스생성회로 2: 어드레스생성회로
3: 컬럼제어펄스생성회로 4: 입력제어펄스생성회로
5: 플래그생성회로 6: 출력제어펄스생성회로
7: 뱅크그룹선택신호생성회로 8: 뱅크그룹어드레스생성회로
9: 코어회로 31: 리드컬럼제어펄스생성기
32: 내부리드컬럼제어펄스생성기 33: 라이트컬럼제어펄스생성기
34: 내부라이트컬럼제어펄스생성기 41: 리드입력카운터
42: 라이트입력카운터 51: 리드플래그생성기
52: 내부리드플래그생성기 53: 라이트플래그생성기
54: 내부라이트플래그생성기 61: 제1 리드출력카운터
62: 리드선택기 63: 제2 리드출력카운터
64: 내부리드출력제어펄스생성회로 65: 제1 라이트출력카운터
66: 라이트선택기 67: 제2 라이트출력카운터
68: 내부라이트출력제어펄스생성회로 71: 제1 어드레스저장회로
72: 제2 어드레스저장회로 73: 제3 어드레스저장회로
74: 제4 어드레스저장회로 75: 뱅크디코더
711<1:2>: 제1 및 제2 리드래치
712<1:M>: 제1 내지 제M 라이트래치 713: 출력지연기
81: 제1 뱅크그룹어드레스생성회로
82: 제2 뱅크그룹어드레스생성회로 91: 컬럼제어회로
92: 메모리셀 921: 제1 뱅크그룹
922: 제2 뱅크그룹 922: 제3 뱅크그룹
924: 제4 뱅크그룹

Claims (29)

  1. 리드동작 또는 라이트동작을 수행하기 위해 생성되는 커맨드펄스에 응답하여 뱅크어드레스를 저장하고, 상기 저장된 뱅크어드레스를 상기 뱅크어드레스가 저장된 시점과 상이한 시점에 뱅크그룹선택신호로 출력하는 뱅크그룹선택신호생성회로; 및
    상기 뱅크그룹선택신호에 응답하여 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 수행하기 위한 뱅크그룹어드레스 및 내부뱅크그룹어드레스를 생성하는 뱅크그룹어드레스생성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드펄스는 내부클럭 또는 반전내부클럭에 동기하여 외부제어신호를 디코딩하여 생성되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드펄스는 제1 리드커맨드펄스, 제1 라이트커맨드펄스, 제2 리드커맨드펄스 및 제2 라이트커맨드펄스를 포함하되, 상기 제1 리드커맨드펄스는 내부클럭에 동기하여 외부제어신호를 디코딩하여 상기 리드동작을 수행하기 위해 생성되고, 상기 제1 라이트커맨드펄스는 상기 내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 상기 라이트동작을 수행하기 위해 생성되며, 상기 제2 리드커맨드펄스는 반전내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 상기 리드동작을 수행하기 위해 생성되고, 상기 제2 라이트커맨드펄스는 상기 반전내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 상기 라이트동작을 수행하기 위해 생성되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 뱅크그룹선택신호는 제1 시점에서 인에이블되고, 제2 시점에서 디스에이블된 후 제3 시점에서 다시 인에이블되되, 상기 제1 시점과 상기 제3 시점 간의 차이는 버스트랭쓰에 따른 상기 컬럼동작을 수행하기 위한 구간에 의해 설정되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 뱅크그룹선택신호생성회로는 제1 시점에서 상기 저장된 뱅크어드레스를 상기 뱅크그룹선택신호로 출력한 후 제3 시점에서 상기 저장된 뱅크어드레스를 상기 뱅크그룹선택신호로 출력하되, 상기 뱅크그룹어드레스생성회로는 상기 제1 시점에서 상기 뱅크그룹어드레스를 생성하고, 상기 제3 시점에서 상기 내부뱅크그룹어드레스를 생성하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드펄스에 응답하여, 상기 뱅크어드레스가 상기 뱅크그룹선택신호생성회로에 입력되는 동작을 제어하기 위한 입력제어펄스를 생성하는 입력제어펄스생성회로를 더 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 입력제어펄스에 포함된 비트들의 데이터들은 상기 커맨드펄스가 발생될 때마다 순차적으로 발생되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드펄스에 응답하여, 상기 뱅크어드레스가 상기 뱅크그룹선택신호생성회로로부터 출력되는 동작을 제어하기 위한 출력제어펄스 및 내부출력제어펄스를 생성하는 출력제어펄스생성회로를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 출력제어펄스 및 상기 내부출력제어펄스가 발생하는 시점들 차이는 버스트랭쓰에 따른 상기 컬럼동작을 수행하기 위한 구간에 의해 설정되는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 내부출력제어펄스는 하나의 커맨드에 의해 하나의 뱅크의 상기 컬럼동작이 수행되는 뱅크그룹모드에서 버스트랭쓰가 기설정된 값을 갖도록 설정된 경우 발생되는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    모드신호 및 버스트랭쓰신호에 응답하여, 상기 커맨드펄스로부터 생성된 플래그 및 내부플래그로부터 출력제어펄스 및 내부출력제어펄스를 생성하는 출력제어펄스생성회로를 더 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 모드신호는 하나의 커맨드에 의해 하나의 뱅크의 상기 컬럼동작이 수행되는 뱅크그룹모드에서 인에이블되고, 상기 내부플래그는 상기 모드신호가 인에이블되는 경우 발생되는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 출력제어펄스생성회로는
    상기 모드신호에 응답하여 상기 플래그 또는 상기 내부플래그를 선택플래그로 출력하는 선택기;
    상기 선택플래그에 응답하여 카운터펄스를 발생시키는 출력카운터; 및
    상기 모드신호 및 상기 버스트랭쓰신호에 응답하여 상기 카운터펄스로부터 상기 내부출력제어펄스를 생성하는 내부출력제어펄스생성회로를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 출력카운터는 하나의 커맨드에 의해 하나의 뱅크의 상기 컬럼동작이 수행되는 뱅크그룹모드에서 상기 카운터펄스를 발생시키는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드펄스에 응답하여, 상기 선택된 뱅크그룹에 포함된 상기 셀어레이에 대한 상기 컬럼동작을 제어하기 위한 컬럼제어펄스 및 내부컬럼제어펄스를 생성하는 컬럼제어펄스생성회로를 더 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 뱅크그룹어드레스 및 상기 내부뱅크그룹어드레스에 응답하여 상기 컬럼동작을 수행하는 복수개의 뱅크그룹들을 포함하는 코어회로를 더 포함하되,
    상기 선택된 뱅크그룹은 상기 복수개의 뱅크그룹들중 하나인 반도체장치.
  17. 커맨드펄스에 응답하여 입력제어펄스를 생성하는 입력제어펄스생성회로;
    상기 커맨드펄스에 응답하여 출력제어펄스 및 내부출력제어펄스를 생성하는 출력제어펄스생성회로; 및
    상기 입력제어펄스에 응답하여 뱅크어드레스를 저장하고, 상기 출력제어펄스 및 상기 내부출력제어펄스를 입력 받아 상기 저장된 뱅크어드레스를 상기 뱅크어드레스가 저장된 시점과 상이한 시점에 뱅크그룹선택신호로 출력하는 뱅크그룹선택신호생성회로를 포함하되,
    상기 입력제어펄스는 상기 뱅크어드레스가 상기 뱅크그룹선택신호생성회로에 입력되는 동작을 제어하고,
    상기 출력제어펄스 및 상기 내부출력제어펄스는 상기 뱅크어드레스가 상기 뱅크그룹선택신호생성회로로부터 출력되는 동작을 제어하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 입력제어펄스에 포함된 비트들의 데이터들은 상기 커맨드펄스가 발생될 때마다 순차적으로 발생되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 출력제어펄스 및 상기 내부출력제어펄스가 발생하는 시점들 차이는 버스트랭쓰에 따른 컬럼동작을 수행하기 위한 구간에 따라 설정되는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 출력제어펄스 및 상기 내부출력제어펄스의 각각에 포함된 비트들의 데이터들은 상기 커맨드펄스가 발생될 때마다 순차적으로 발생되는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 커맨드펄스는 내부클럭 또는 반전내부클럭에 동기하여 외부제어신호를 디코딩하여 생성되는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 커맨드펄스는 제1 리드커맨드펄스, 제1 라이트커맨드펄스, 제2 리드커맨드펄스 및 제2 라이트커맨드펄스를 포함하되, 상기 제1 리드커맨드펄스는 내부클럭에 동기하여 외부제어신호를 디코딩하여 리드동작을 수행하기 위해 생성되고, 상기 제1 라이트커맨드펄스는 상기 내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 라이트동작을 수행하기 위해 생성되며, 상기 제2 리드커맨드펄스는 반전내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 상기 리드동작을 수행하기 위해 생성되고, 상기 제2 라이트커맨드펄스는 상기 반전내부클럭에 동기하여 상기 외부제어신호를 디코딩하여 상기 라이트동작을 수행하기 위해 생성되는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 출력제어펄스생성회로는 모드신호 및 버스트랭쓰신호에 응답하여 플래그 및 내부플래그로부터 상기 출력제어펄스 및 상기 내부출력제어펄스를 생성하는 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서, 상기 모드신호는 하나의 커맨드에 의해 하나의 뱅크의 컬럼동작이 수행되는 뱅크그룹모드에서 인에이블되고, 상기 내부플래그는 상기 모드신호가 인에이블되는 경우 발생되는 반도체장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서, 상기 출력제어펄스생성회로는
    상기 모드신호에 응답하여 상기 플래그 또는 상기 내부플래그를 선택플래그로 출력하는 선택기;
    상기 선택플래그에 응답하여 카운터펄스를 발생시키는 출력카운터; 및
    상기 모드신호 및 상기 버스트랭쓰신호에 응답하여 상기 카운터펄스로부터 상기 내부출력제어펄스를 생성하는 내부출력제어펄스생성회로를 포함하는 반도체장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25 항에 있어서, 상기 출력카운터는 하나의 커맨드에 의해 하나의 뱅크의 컬럼동작이 수행되는 뱅크그룹모드에서 상기 카운터펄스를 발생하는 반도체장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 커맨드펄스에 응답하여 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 제어하기 위한 컬럼제어펄스 및 내부컬럼제어펄스를 생성하는 컬럼제어펄스생성회로를 더 포함하는 반도체장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 뱅크그룹선택신호에 응답하여 선택된 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작을 수행하기 위한 뱅크그룹어드레스 및 내부뱅크그룹어드레스를 생성하는 뱅크그룹어드레스생성회로를 더 포함하는 반도체장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28 항에 있어서, 상기 뱅크그룹선택신호생성회로는 제1 시점에서 상기 저장된 뱅크어드레스를 상기 뱅크그룹선택신호로 출력한 후 제2 시점에서 상기 저장된 뱅크어드레스를 상기 뱅크그룹선택신호로 출력하되, 상기 뱅크그룹어드레스생성회로는 상기 제1 시점에서 상기 뱅크그룹어드레스를 생성하고, 상기 제2 시점에서 상기 내부뱅크그룹어드레스를 생성하는 반도체장치.
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