KR102115457B1 - 반도체 장치 및 그를 포함하는 반도체 시스템 - Google Patents

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Abstract

반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것으로, 제1 제어신호와 소오스 커맨드에 응답하여 소오스 커맨드보다 제1 시간만큼 지연된 컬럼 커맨드를 생성하기 위한 컬럼 커맨드 생성부; 제1 제어신호와 뱅크 소오스 어드레스에 응답하여 뱅크 소오스 어드레스보다 제1 시간만큼 지연된 뱅크 어드레스를 생성하기 위한 뱅크 어드레스 생성부; 제2 제어신호와 컬럼 커맨드에 응답하여 컬럼 커맨드보다 제2 시간만큼 지연된 프리차지 커맨드를 생성하기 위한 프리차지 커맨드 생성부; 및 제2 제어신호와 뱅크 어드레스에 응답하여 뱅크 어드레스보다 제2 시간만큼 지연된 프리차지용 뱅크 어드레스를 생성하기 위한 프리차지용 뱅크 어드레스 생성부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것이다.
디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 장치(이하 "메모리 장치" 칭함)는 컨트롤러의 제어에 따라 데이터를 저장하거나 또는 데이터를 독출하기 위한 일련의 동작을 수행한다.
도 1A에는 메모리 장치가 데이터를 저장할 때의 동작을 간략하게 설명하기 위한 타이밍도가 도시되어 있다.
도 1A에 도시된 바와 같이, 컨트롤러로부터 제1 액티브 동작(ACT0), 제1 라이트 동작(WT0) 및 제1 프리차지 동작(PRE0)을 위한 커맨드(CMD)가 순차적으로 인가되면, 메모리 장치는 커맨드(CMD)에 응답하여 제1 액티브 동작(ACT0)을 위한 액티브 커맨드(ACT)와, 제1 라이트 동작을 위한 라이트 커맨드(CASP)와, 제1 프리차지 동작(PRE0)을 위한 프리차지 커맨드(PRE_CMD)를 예정된 시점에 맞춰 순차적으로 생성한다. 동일하게, 컨트롤러로부터 제2 액티브 동작(ACT1), 제2 라이트 동작(WT1) 및 제2 프리차지 동작(PRE1)을 위한 커맨드(CMD)가 순차적으로 인가되면, 메모리 장치는 커맨드(CMD)에 응답하여 제2 액티브 동작(ACT1)을 위한 액티브 커맨드(ACT)와, 제2 라이트 동작을 위한 라이트 커맨드(CASP)와, 제2 프리차지 동작(PRE0)을 위한 프리차지 커맨드(PRE_CMD)를 예정된 시점에 맞춰 순차적으로 생성한다.
이때, 메모리 장치는 액티브 커맨드(ACT)에 응답하여 예정된 뱅크의 로우(예:워드라인)를 활성화하고, 라이트 커맨드(CASP)에 응답하여 예정된 컬럼(예:비트라인)을 통해 라이트 동작을 수행하며, 프리차지 커맨드(PRE_CMD)에 응답하여 예정된 뱅크를 프리차지하는 동작을 수행한다.
도 1B에는 메모리 장치가 데이터를 독출할 때의 동작을 간략하게 설명하기 위한 타이밍도가 도시되어 있다.
도 1B에 도시된 바와 같이, 컨트롤러로부터 제1 액티브 동작(ACT0), 제1 리드 동작(RD0) 및 제1 프리차지 동작(PRE0)을 위한 커맨드(CMD)가 순차적으로 인가되면, 메모리 장치는 커맨드(CMD)에 응답하여 제1 액티브 동작(ACT0)을 위한 액티브 커맨드(ACT)와, 제1 리드 동작을 위한 리드 커맨드(CASP)와, 제1 프리차지 동작(PRE0)을 위한 프리차지 커맨드(PRE_CMD)를 예정된 시점에 맞춰 순차적으로 생성한다. 동일하게, 컨트롤러로부터 제2 액티브 동작(ACT1), 제2 리드 동작(RD1) 및 제2 프리차지 동작(PRE1)을 위한 커맨드(CMD)가 순차적으로 인가되면, 메모리 장치는 커맨드(CMD)에 응답하여 제2 액티브 동작(ACT1)을 위한 액티브 커맨드(ACT)와, 제2 리드 동작을 위한 리드 커맨드(CASP)와, 제2 프리차지 동작(PRE0)을 위한 프리차지 커맨드(PRE_CMD)를 예정된 시점에 맞춰 순차적으로 생성한다.
이때, 메모리 장치는 액티브 커맨드(ACT)에 응답하여 예정된 뱅크의 로우(예:워드라인)를 활성화하고, 리드 커맨드(CASP)에 응답하여 예정된 컬럼(예:비트라인)을 통해 리드 동작을 수행하며, 프리차지 커맨드(PRE_CMD)에 응답하여 예정된 뱅크를 프리차지하는 동작을 수행한다.
상기와 같이 동작하는 메모리 장치는 컨트롤러로부터 인가되는 커맨드(CMD)당 하나의 동작(예:액티브 동작 또는 리드 동작 또는 프리차지 동작)을 수행함을 알 수 있다.
본 발명은 예정된 커맨드당 복수의 동작을 수행하는 반도체 장치 및 그를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 제1 제어신호와 소오스 커맨드에 응답하여 소오스 커맨드보다 제1 시간만큼 지연된 컬럼 커맨드를 생성하기 위한 컬럼 커맨드 생성부; 제1 제어신호와 뱅크 소오스 어드레스에 응답하여 뱅크 소오스 어드레스보다 제1 시간만큼 지연된 뱅크 어드레스를 생성하기 위한 뱅크 어드레스 생성부; 제2 제어신호와 컬럼 커맨드에 응답하여 컬럼 커맨드보다 제2 시간만큼 지연된 프리차지 커맨드를 생성하기 위한 프리차지 커맨드 생성부; 및 제2 제어신호와 뱅크 어드레스에 응답하여 뱅크 어드레스보다 제2 시간만큼 지연된 프리차지용 뱅크 어드레스를 생성하기 위한 프리차지용 뱅크 어드레스 생성부를 포함할 수 있다. 여기서, 제1 시간은 'tRCD(RAS to CAS Delay)'을 포함할 수 있고, 제2 시간은 'tRTP(Read to Precharge time)' 또는 'tWR(write recovery time)'을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 예정된 커맨드를 생성하기 위한 컨트롤러; 및 예정된 커맨드에 응답하여, 예정된 커맨드당 서로 연관된 복수의 내부 동작을 예정된 스케쥴링에 따라 실시하기 위한 반도체 장치를 포함할 수 있다. 특히, 컨트롤러는 로우 어드레스 및 컬럼 어드레스를 더 생성하며, 예정된 커맨드와 로우 어드레스와 컬럼 어드레스를 동시에 반도체 장치에게 제공할 수 있다. 한편, 복수의 내부 동작은 액티브 동작, 컬럼 동작 및 프리차지 동작을 포함할 수 있다.
기 설정된 하나의 커맨드를 포함하는 억세스 정보에 기초하여 복수의 내부 동작을 실시할 수 있고, 복수의 내부 동작이 각각 최적화된 타이밍에 실시되도록 설정이 가능함으로써, 반도체 장치 및 그 반도체 장치를 포함하는 반도체 시스템의 성능이 향상될 수 있는 효과가 있다.
도 1A 및 도 1B는 종래기술에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 3은 도 2에 도시된 메모리 장치의 일예를 보인 내부 구성도이다.
도 4는 도 3에 도시된 컬럼 커맨드 생성부의 일예를 보인 내부 구성도이다.
도 5는 도 4에 도시된 2-input D 플립플롭의 일예를 보인 내부 구성도이다.
도 6은 도 3에 도시된 컬럼 어드레스 생성부의 일예를 보인 내부 구성도이다.
도 7은 도 3에 도시된 뱅크 어드레스 생성부의 일예를 보인 내부 구성도이다.
도 8은 도 3에 도시된 프리차지 커맨드 생성부의 일예를 보인 내부 구성도이다.
도 9는 도 3에 도시된 프리차지용 뱅크 어드레스 생성부의 일예를 보인 내부 구성도이다.
도 10A 및 도 10B는 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 반도체 장치를 디램(DRAM : Dynamic Random Access Memory)과 같은 메모리 장치를 예로 들어 설명한다.
도 2에는 본 발명의 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 2를 참조하면, 반도체 시스템은 억세스 정보로써 커맨드(CMD), 뱅크 어드레스(BK), 선형 어드레스(ADD) - 로우 어드레스 및 컬럼 어드레스를 포함함 - 를 동시에 생성하기 위한 컨트롤러(100)와, 커맨드(CMD), 뱅크 어드레스(BK), 선형 어드레스(ADD)에 응답하여 서로 연관된 복수의 내부 동작을 예정된 스케쥴링에 따라 실시하기 위한 메모리 장치(200)를 포함한다.
여기서, 복수의 내부 동작은 액티브 동작, 컬럼 동작 및 프리차지 동작을 포함한다. 예컨대, 메모리 장치(200)는 커맨드(CMD), 뱅크 어드레스(BK), 선형 어드레스(ADD)에 응답하여 선택된 뱅크의 로우(워드라인)를 액티브시키기 위한 액티브 동작을 실시하고, 제1 시간 이후에 컬럼(비트라인)을 통해 데이터를 라이트 또는 리드하기 위한 컬럼 동작을 실시하며, 제2 시간 이후에 선택된 뱅크를 프리차지시키기 위한 프리차지 동작을 실시한다. 여기서, 제1 시간은 'tRCD(RAS to CAS Delay)'을 포함하고, 제2 시간은 'tRTP(Read to Precharge time)' 또는 'tWR(write recovery time)'을 포함한다.
도 3에는 도 2에 도시된 메모리 장치(200)의 내부 구성이 블록 구성도로 도시되어 있고, 도 4에는 도 3에 도시된 컬럼 커맨드 생성부의 일예를 보인 내부 구성도가 도시되어 있고, 도 5에는 도 4에 도시된 2-input D 플립플롭의 일예를 보인 내부 구성도가 도시되어 있고, 도 6에는 도 3에 도시된 컬럼 어드레스 생성부의 일예를 보인 내부 구성도가 도시되어 있고, 도 7에는 도 3에 도시된 뱅크 어드레스 생성부의 일예를 보인 내부 구성도가 도시되어 있고, 도 8에는 도 3에 도시된 프리차지 커맨드 생성부의 일예를 보인 내부 구성도가 도시되어 있으며, 도 9에는 도 3에 도시된 프리차지용 뱅크 어드레스 생성부의 일예를 보인 내부 구성도가 도시되어 있다.
도 3을 참조하면, 메모리 장치(200)는 커맨드(CMD)에 대응하는 소오스 커맨드(ICMD)를 생성하기 위한 커맨드 입력부(202)와, 선형 어드레스(ADD)에 대응하는 로우 소오스 어드레스(X_ADD) 및 컬럼 소오스 어드레스(Y_ADD)를 생성하기 위한 어드레스 입력부(204)와, 뱅크 어드레스(BK)에 대응하는 뱅크 소오스 어드레스(IBK)를 생성하기 위한 뱅크 어드레스 입력부(206)와, 소오스 커맨드(ICMD)에 응답하여 액티브 커맨드(ACT)를 생성하기 위한 액티브 커맨드 생성부(208)와, 액티브 커맨드(ACT)와 뱅크 소오스 어드레스(IBK)와 로우 소오스 어드레스(X_ADD)에 응답하여 액티브 동작을 제어하기 위한 액티브 제어부(210)와, 제1 제어신호(TTRCD<m:n>)와 소오스 커맨드(ICMD)에 응답하여 소오스 커맨드(ICMD)보다 제1 시간(tRCD)만큼 지연된 컬럼 커맨드(CASP)를 생성하기 위한 컬럼 커맨드 생성부(212)와, 제1 제어신호(TTRCD<m:n>)와 컬럼 소오스 어드레스(Y_ADD)에 응답하여 컬럼 소오스 어드레스(Y_ADD)보다 제1 시간(tRCD)만큼 지연된 컬럼 어드레스(COL_ADD)를 생성하기 위한 컬럼 어드레스 생성부(214)와, 제1 제어신호(TTRCD<m:n>)와 뱅크 소오스 어드레스(IBK)에 응답하여 뱅크 소오스 어드레스(IBK)보다 제1 시간(tRCD)만큼 지연된 내부 뱅크 어드레스(CBK)를 생성하기 위한 뱅크 어드레스 생성부(216)와, 컬럼 커맨드(CASPI)와 내부 뱅크 어드레스(CBK)와 컬럼 어드레스(CDL_ADD)에 응답하여 컬럼 동작을 제어하기 위한 컬럼 제어부(218)와, 제2 제어신호(TTWR/TRTP<m:n>)와 컬럼 커맨드(CASP)에 응답하여 컬럼 커맨드(CASP)보다 제2 시간(tRTP 또는 tWR)만큼 지연된 프리차지 커맨드(PRE_CMD)를 생성하기 위한 프리차지 커맨드 생성부(220); 및 제2 제어신호(TTWR/TRTP<m:n>)와 내부 뱅크 어드레스(CBK)에 응답하여 내부 뱅크 어드레스(CBK)보다 제2 시간(tRTP 또는 tWR)만큼 지연된 프리차지용 뱅크 어드레스(PRE_BK)를 생성하기 위한 프리차지용 뱅크 어드레스 생성부(222)와, 프리차지 커맨드(PRE_CMD)와 프리차지용 뱅크 어드레스(PRE_BK)에 응답하여 프리차지 동작을 제어하기 위한 프리차지 제어부(224)를 포함한다.
여기서, 커맨드 입력부(202)는 커맨드(CMD)를 디코딩하기 위한 커맨드 디코더(202_1)와, 커맨드 디코더(202_3)로부터 출력되는 라이트 커맨드(WT)와 리드 커맨드(RD)를 부정 논리 합 연산하여 소오스 커맨드(ICMD)를 생성하기 위한 커맨드 조합부(202_3)를 포함한다.
그리고, 어드레스 입력부(204)는 선형 어드레스(ADD)를 디코딩하기 위한 디코더를 포함하고, 뱅크 어드레스 입력부(206)는 뱅크 어드레스(BK)를 디코딩하기 위한 디코더를 포함한다.
또한, 컬럼 커맨드 생성부(212)는 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 소오스 커맨드(ICMD)를 제1 시간(tRCD)만큼 쉬프팅시키기 위한 쉬프터를 포함할 수 있다. 예컨대, 컬럼 커맨드 생성부(212)는 도 4에 도시된 바와 같이, 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 소오스 커맨드(ICMD)를 제1 시간(tRCD) 중 일부의 시간만큼 쉬프팅하기 위한 제1 가변 쉬프팅부(212_1)와, 클럭(CLK)에 응답하여 제1 가변 쉬프팅부(212_1)의 출력신호를 제1 시간(tRCD) 중 나머지 시간만큼 쉬프팅하기 위한 제1 고정 쉬프팅부(212_3)와, 제1 고정 쉬프팅부(212_3)의 출력신호를 클럭(CLK)의 주기보다 작은 레벨만큼 지연시켜 컬럼 커맨드(CASP)를 생성하기 위한 제1 지연부(212_5)를 포함한다.
여기서, 제1 가변 쉬프팅부(212_1)는 복수의 2-input D 플립플롭을 포함하며, 각각의 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호와 소오스 커맨드(ICMD) 중 어느 하나를 제1 제어신호(TTRCD<m:n>)에 응답하여 선택하고, 그 선택된 신호를 클럭(CLK)에 동기시켜 후단에 구비된 2-input D 플립플롭으로 출력한다. 다만, 가장 전단에 구비된 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호를 대신하여 접지전압(VSS)이 입력된다. 예컨대, 각각의 2-input D 플립플롭은 도 5에 도시된 바와 같이, 선택신호(SEL) - 제1 제어신호(TTRCD<m:n>)에 대응함 - 에 응답하여 제1 및 제2 입력신호(IN1, IN2) - 전단에 구비된 2-input D 플립플롭의 출력신호와 소오스 커맨드(ICMD)에 대응함 - 중 어느 하나를 선택하기 위한 다중화부(MUX)와, 클럭(CLK)에 응답하여 다중화부(MUX)의 출력신호를 클럭(CLK)의 1주기(1tCK)만큼 쉬프팅하기 위한 D 플립플롭(D-FF)을 포함한다.
다시 도 4를 참조하면, 제1 고정 쉬프팅부(212_3)는 복수의 D 플립플롭을 포함하며, 각각의 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 클럭(CLK)에 응답하여 쉬트팅한다. 다만, 가장 전단에 구비된 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 대신하여 제1 가변 쉬프팅부(212_1)의 출력신호가 입력된다.
또한, 제1 지연부(212_5)는 도면에 자세히 도시되지 않았지만 통상의 딜레이 라인(delay line)을 포함할 수 있다. 참고로, 제1 가변 쉬프팅부(212_1)와 제1 고정 쉬트팅부(212_3)는 클럭(CLK)의 주기(tCK) 배수로만 지연시간을 조절할 수 있기 때문에, 제1 지연부(212_5)가 클럭(CLK)의 주기(1tCK) 배수보다 작은 단위로 지연시간을 조절함으로써 좀더 세밀하게 지연시간이 조절 가능하다.
한편, 컬럼 어드레스 생성부(214)는 도 6에 도시된 바와 같이, 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 컬럼 소오스 어드레스(Y_ADD)를 제1 시간(tRCD)만큼 쉬프팅시키기 위한 쉬프터를 포함할 수 있다. 예컨대, 컬럼 커맨드 생성부(214)는 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 컬럼 소오스 어드레스(Y_ADD)를 제1 시간(tRCD) 중 일부의 시간만큼 쉬프팅하기 위한 제2 가변 쉬프팅부(214_1)와, 클럭(CLK)에 응답하여 제2 가변 쉬프팅부(214_1)의 출력신호를 제1 시간(tRCD) 중 나머지 시간만큼 쉬프팅하기 위한 제2 고정 쉬프팅부(214_3)를 포함한다.
여기서, 제2 가변 쉬프팅부(214_1)는 복수의 2-input D 플립플롭을 포함하며, 각각의 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호와 컬럼 소오스 어드레스(Y_ADDD) 중 어느 하나를 제1 제어신호(TTRCD<m:n>)에 응답하여 선택하고, 그 선택된 신호를 클럭(CLK)에 동기시켜 후단에 구비된 2-input D 플립플롭으로 출력한다. 다만, 가장 전단에 구비된 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호를 대신하여 접지전압(VSS)이 입력된다. 각각의 2-input D 플립플롭은 전술한 내용과 동일하므로 자세한 설명은 생략하도록 한다(도 5 참조).
그리고, 제2 고정 쉬프팅부(214_3)는 복수의 D 플립플롭을 포함하며, 각각의 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 클럭(CLK)에 응답하여 쉬트팅한다. 다만, 가장 전단에 구비된 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 대신하여 제2 가변 쉬프팅부(214_1)의 출력신호가 입력된다.
한편, 뱅크 어드레스 생성부(216)는 도 7에 도시된 바와 같이, 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 뱅크 소오스 어드레스(IBK)를 제1 시간(tRCD)만큼 쉬프팅시키기 위한 쉬프터를 포함할 수 있다. 예컨대, 뱅크 어드레스 생성부(216)는 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 뱅크 소오스 어드레스(IBK)를 제1 시간(tRCD) 중 일부의 시간만큼 쉬프팅하기 위한 제3 가변 쉬프팅부(216_1)와, 클럭(CLK)에 응답하여 제3 가변 쉬프팅부(216_1)의 출력신호를 제1 시간(tRCD) 중 나머지 시간만큼 쉬프팅하기 위한 제3 고정 쉬프팅부(216_3)를 포함한다.
여기서, 제3 가변 쉬프팅부(216_1)는 복수의 2-input D 플립플롭을 포함하며, 각각의 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호와 뱅크 소오스 어드레스(IBK) 중 어느 하나를 제1 제어신호(TTRCD<m:n>)에 응답하여 선택하고, 그 선택된 신호를 클럭(CLK)에 동기시켜 후단에 구비된 2-input D 플립플롭으로 출력한다. 다만, 가장 전단에 구비된 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호를 대신하여 접지전압(VSS)이 입력된다. 각각의 2-input D 플립플롭은 전술한 내용과 동일하므로 자세한 설명은 생략하도록 한다(도 5 참조).
그리고, 제3 고정 쉬프팅부(216_3)는 복수의 D 플립플롭을 포함하며, 각각의 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 클럭(CLK)에 응답하여 쉬트팅한다. 다만, 가장 전단에 구비된 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 대신하여 제3 가변 쉬프팅부(216_1)의 출력신호가 입력된다.
한편, 프리차지 커맨드 생성부(220)는 도 8에 도시된 바와 같이, 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 컬럼 커맨드(CASP)를 제2 시간(tRTP 또는 t\R)만큼 쉬프팅시키기 위한 쉬프터를 포함할 수 있다. 예컨대, 프리차지 커맨드 생성부(220)는 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 컬럼 커맨드(CASP)를 제2 시간(tRTP 또는 t\R) 중 일부의 시간만큼 쉬프팅하기 위한 제4 가변 쉬프팅부(220_1)와, 클럭(CLK)에 응답하여 제4 가변 쉬프팅부(220_1)의 출력신호를 제2 시간(tRTP 또는 t\R) 중 나머지 시간만큼 쉬프팅하기 위한 제4 고정 쉬프팅부(220_3)와, 제4 고정 쉬프팅부(220_3)의 출력신호를 클럭(CLK)의 주기보다 작은 레벨만큼 지연시켜 컬럼 커맨드(CASP)를 생성하기 위한 제2 지연부(220_5)를 포함한다.
여기서, 제4 가변 쉬프팅부(220_1)는 복수의 2-input D 플립플롭을 포함하며, 각각의 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호와 컬럼 커맨드(CASP) 중 어느 하나를 제2 제어신호(TTWR/TRTP<m:n>)에 응답하여 선택하고, 그 선택된 신호를 클럭(CLK)에 동기시켜 후단에 구비된 2-input D 플립플롭으로 출력한다. 다만, 가장 전단에 구비된 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호를 대신하여 접지전압(VSS)이 입력된다. 각각의 2-input D 플립플롭은 전술한 내용과 동일하므로 자세한 설명은 생략하도록 한다(도 5 참조).
그리고, 제4 고정 쉬프팅부(220_3)는 복수의 D 플립플롭을 포함하며, 각각의 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 클럭(CLK)에 응답하여 쉬트팅한다. 다만, 가장 전단에 구비된 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 대신하여 제4 가변 쉬프팅부(220_1)의 출력신호가 입력된다.
또한, 제2 지연부(220_5)는 도면에 자세히 도시되지 않았지만 통상의 딜레이 라인(delay line)을 포함할 수 있다. 참고로, 제4 가변 쉬프팅부(220_1)와 제4 고정 쉬트팅부(220_3)는 클럭(CLK)의 주기(tCK) 배수로만 지연시간을 조절할 수 있기 때문에, 제2 지연부(220_5)가 클럭(CLK)의 주기(1tCK) 배수보다 작은 단위로 지연시간을 조절함으로써 좀더 세밀하게 지연시간이 조절 가능하다.
한편, 프리차지용 뱅크 어드레스 생성부(222)는 도 9에 도시된 바와 같이, 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 내부 뱅크 어드레스(CBK)를 제2 시간(tRTP 또는 tWR)만큼 쉬프팅시키기 위한 쉬프터를 포함할 수 있다. 예컨대, 프리차지용 뱅크 어드레스 생성부(222)는 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 내부 뱅크 어드레스(CBK)를 제2 시간(tRTP 또는 tWR) 중 일부의 시간만큼 쉬프팅하기 위한 제5 가변 쉬프팅부(222_1)와, 클럭(CLK)에 응답하여 제5 가변 쉬프팅부(222_1)의 출력신호를 제2 시간(tRTP 또는 tWR) 중 나머지 시간만큼 쉬프팅하기 위한 제5 고정 쉬프팅부(222_3)를 포함한다.
여기서, 제5 가변 쉬프팅부(222_1)는 복수의 2-input D 플립플롭을 포함하며, 각각의 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호와 내부 뱅크 어드레스(CBK) 중 어느 하나를 제2 제어신호(TTWR/TRTP<m:n>)에 응답하여 선택하고, 그 선택된 신호를 클럭(CLK)에 동기시켜 후단에 구비된 2-input D 플립플롭으로 출력한다. 다만, 가장 전단에 구비된 2-input D 플립플롭은 전단에 구비된 2-input D 플립플롭의 출력신호를 대신하여 접지전압(VSS)이 입력된다. 각각의 2-input D 플립플롭은 전술한 내용과 동일하므로 자세한 설명은 생략하도록 한다(도 5 참조).
그리고, 제5 고정 쉬프팅부(222_3)는 복수의 D 플립플롭을 포함하며, 각각의 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 클럭(CLK)에 응답하여 쉬트팅한다. 다만, 가장 전단에 구비된 D 플립플롭은 전단에 구비된 D 플립플롭의 출력신호를 대신하여 제5 가변 쉬프팅부(222_1)의 출력신호가 입력된다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 시스템의 동작을 도 10A 및 도 10B를 참조하여 설명한다.
도 10A에는 본 발명의 실시예에 따른 반도체 시스템의 라이트 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 10B에는 본 발명의 실시예에 따른 반도체 시스템의 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 10A를 참조하면, 컨트롤러(100)가 억세스 정보로써 라이트 동작과 관련된 커맨드(CMD)를 메모리 장치(200)에게 인가한다. 이때, 컨트롤러(100)는 도면에 자세히 도시되어 있지 않지만 억세스 정보로써 라이트 동작에 필요한 뱅크 어드레스(BK) 및 선형 어드레스(ADD) - 로우 어드레스와 컬럼 어드레스를 포함함 - 를 동시에 메모리 장치(200)에게 인가한다.
그리고, 메모리 장치(200)는 커맨드(CMD), 뱅크 어드레스(BK) 및 선형 어드레스(ADD)에 응답하여, 예정된 뱅크를 액티브시키기 위한 액티브 동작을 실시하고, 제1 시간(tRCD) 이후에 액티브된 뱅크에 데이터를 라이트하기 위한 컬럼 동작을 실시하며, 제2 시간(tWR) 이후에 액티브된 뱅크를 프리차지하기 위한 프리차지 동작을 내부적으로 실시한다. 이를 좀더 자세하게 설명하면 다음과 같다.
일단, 커맨드 입력부(202)는 커맨드(CMD)에 응답하여 소오스 커맨드(ICMD)를 생성하고, 어드레스 입력부(204)는 선형 어드레스(ADD)에 응답하여 로우 소오스 어드레스(X_ADD)와 컬럼 소오스 어드레스(Y_ADD)를 생성하고, 뱅크 어드레스 입력부(206)는 뱅크 어드레스(BK)에 응답하여 뱅크 소오스 어드레스(IBK)를 생성한다.
그리고, 액티브 커맨드 생성부(208)가 소오스 커맨드(ICMD)에 응답하여 액티브 커맨드(ACT)를 생성하면, 액티브 제어부(210)는 액티브 커맨드(ACT), 로우 소오스 어드레스(X_ADD), 뱅크 소오스 어드레스(IBK)에 응답하여 액티브 동작을 제어한다.
또한, 컬럼 커맨드 생성부(212)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 소오스 커맨드(ICMD)를 제1 시간(tRCD)만큼 쉬프팅시켜 컬럼 커맨드(CASP)로써 생성하고, 컬럼 어드레스 생성부(214)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 컬럼 소오스 어드레스(Y_ADD)를 제1 시간(tRCD)만큼 쉬프팅시켜 컬럼 어드레스(COL_ADD)로써 생성하고, 뱅크 어드레스 생성부(216)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 뱅크 소오스 어드레스(IBK)를 제1 시간(tRCD)만큼 쉬프팅시켜 내부 뱅크 어드레스(CBK)를 생성하면, 컬럼 제어부(218)는 컬럼 커맨드(CASP), 컬럼 어드레스(COL_ADD), 내부 뱅크 어드레스(CBK)에 응답하여 컬럼 동작을 제어한다. 이에 따라, 컬럼 동작은 액티브 동작이 실시되고 제1 시간(tRCD) 이후에 실시됨을 알 수 있다.
또한, 프리차지 커맨드 생성부(220)가 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 컬럼 커맨드(CASP)를 제2 시간(tWR)만큼 쉬프팅시켜 프리차지 커맨드(PRE_CMD)로써 생성하고, 프리차지용 뱅크 어드레스 생성부(222)가 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 내부 뱅크 어드레스(CBK)를 제2 시간(tWR)만큼 쉬프팅시켜 프리차지용 뱅크 어드레스(PRE_BK)로써 생성하면, 프리차지 제어부(224)는 프리차지 커맨드(PRE_CMD)와 프리차지용 뱅크 어드레스(PRE_BK)에 응답하여 프리차지 동작을 제어한다. 이에 따라, 프리차지 동작은 컬럼 동작이 실시되고 제2 시간(tWR) 이후에 실시됨을 알 수 있다.
다음, 도 10B를 참조하면, 컨트롤러(100)가 억세스 정보로써 리드 동작과 관련된 커맨드(CMD)를 메모리 장치(200)에게 인가한다. 이때, 컨트롤러(100)는 도면에 자세히 도시되지 않았지만 리드 동작에 필요한 뱅크 어드레스(BK) 및 선형 어드레스(ADD) - 로우 어드레스와 컬럼 어드레스를 포함함 - 를 동시에 메모리 장치(200)에게 인가한다.
그리고, 메모리 장치(200)는 커맨드(CMD), 뱅크 어드레스(BK) 및 선형 어드레스(ADD)에 응답하여, 예정된 뱅크를 액티브시키기 위한 액티브 동작을 실시하고, 제1 시간(tRCD) 이후에 액티브된 뱅크로부터 데이터를 리드하기 위한 컬럼 동작을 실시하며, 제2 시간(tRTP) 이후에 액티브된 뱅크를 프리차지하기 위한 프리차지 동작을 내부적으로 실시한다. 이를 좀더 자세하게 설명하면 다음과 같다.
일단, 커맨드 입력부(202)는 커맨드(CMD)에 응답하여 소오스 커맨드(ICMD)를 생성하고, 어드레스 입력부(204)는 선형 어드레스(ADD)에 응답하여 로우 소오스 어드레스(X_ADD)와 컬럼 소오스 어드레스(Y_ADD)를 생성하고, 뱅크 어드레스 입력부(206)는 뱅크 어드레스(BK)에 응답하여 뱅크 소오스 어드레스(IBK)를 생성한다.
그리고, 액티브 커맨드 생성부(208)가 소오스 커맨드(ICMD)에 응답하여 액티브 커맨드(ACT)를 생성하면, 액티브 제어부(210)는 액티브 커맨드(ACT), 로우 소오스 어드레스(X_ADD), 뱅크 소오스 어드레스(IBK)에 응답하여 액티브 동작을 제어한다.
또한, 컬럼 커맨드 생성부(212)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 소오스 커맨드(ICMD)를 제1 시간(tRCD)만큼 쉬프팅시켜 컬럼 커맨드(CASP)로써 생성하고, 컬럼 어드레스 생성부(214)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 컬럼 소오스 어드레스(Y_ADD)를 제1 시간(tRCD)만큼 쉬프팅시켜 컬럼 어드레스(COL_ADD)로써 생성하고, 뱅크 어드레스 생성부(216)가 제1 제어신호(TTRCD<m:n>)와 클럭(CLK)에 응답하여 뱅크 소오스 어드레스(IBK)를 제1 시간(tRCD)만큼 쉬프팅시켜 내부 뱅크 어드레스(CBK)를 생성하면, 컬럼 제어부(218)는 컬럼 커맨드(CASP), 컬럼 어드레스(COL_ADD), 내부 뱅크 어드레스(CBK)에 응답하여 컬럼 동작을 제어한다. 이에 따라, 컬럼 동작은 액티브 동작이 실시되고 제1 시간(tRCD) 이후에 실시됨을 알 수 있다.
또한, 프리차지 커맨드 생성부(220)가 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 컬럼 커맨드(CASP)를 제2 시간(tRTP)만큼 쉬프팅시켜 프리차지 커맨드(PRE_CMD)로써 생성하고, 프리차지용 뱅크 어드레스 생성부(222)가 제2 제어신호(TTWR/TRTP<m:n>)와 클럭(CLK)에 응답하여 내부 뱅크 어드레스(CBK)를 제2 시간(tRTP)만큼 쉬프팅시켜 프리차지용 뱅크 어드레스(PRE_BK)로써 생성하면, 프리차지 제어부(224)는 프리차지 커맨드(PRE_CMD)와 프리차지용 뱅크 어드레스(PRE_BK)에 응답하여 프리차지 동작을 제어한다. 이에 따라, 프리차지 동작은 컬럼 동작이 실시되고 제2 시간(tRTP) 이후에 실시됨을 알 수 있다.
이와 같은 본 발명의 실시예에 따르면, 예정된 하나의 커맨드를 포함하는 억세스 정보에 기초하여 복수의 동작을 실시할 수 있고, 게다가 복수의 내부 동작 간 타이밍 조절이 가능한 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 컨트롤러 200 : 메모리 장치
202 : 커맨드 입력부 204 : 어드레스 입력부
206 : 뱅크 어드레스 입력부 208 : 액티브 커맨드 생성부
210 : 액티브 제어부 212 : 컬럼 커맨드 생성부
214 : 컬럼 어드레스 생성부 216 : 뱅크 어드레스 생성부
218 : 컬럼 제어부 220 : 프리차지 커맨드 생성부
222 : 프리차지용 뱅크 어드레스 생성부
224 : 프리차지 제어부

Claims (20)

  1. 제1 제어신호와 소오스 커맨드에 응답하여 상기 소오스 커맨드보다 제1 시간만큼 지연된 컬럼 커맨드를 생성하기 위한 컬럼 커맨드 생성부;
    상기 제1 제어신호와 뱅크 소오스 어드레스에 응답하여 상기 뱅크 소오스 어드레스보다 상기 제1 시간만큼 지연된 뱅크 어드레스를 생성하기 위한 뱅크 어드레스 생성부;
    제2 제어신호와 상기 컬럼 커맨드에 응답하여 상기 컬럼 커맨드보다 제2 시간만큼 지연된 프리차지 커맨드를 생성하기 위한 프리차지 커맨드 생성부; 및
    상기 제2 제어신호와 상기 뱅크 어드레스에 응답하여 상기 뱅크 어드레스보다 상기 제2 시간만큼 지연된 프리차지용 뱅크 어드레스를 생성하기 위한 프리차지용 뱅크 어드레스 생성부
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 시간은 'tRCD(RAS to CAS Delay)'을 포함하며,
    상기 제2 시간은 'tRTP(Read to Precharge time)' 또는 'tWR(write recovery time)'을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컬럼 커맨드 생성부는,
    상기 제1 제어신호와 클럭에 응답하여 상기 소오스 커맨드를 상기 제1 시간 중 일부의 시간만큼 쉬프팅하기 위한 제1 가변 쉬프팅부; 및
    상기 클럭에 응답하여 상기 제1 가변 쉬프팅부의 출력신호를 상기 제1 시간 중 나머지 시간만큼 쉬프팅하기 위한 제1 고정 쉬프팅부를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 컬럼 커맨드 생성부는, 상기 제1 고정 쉬프팅부의 출력신호를 상기 클럭의 주기보다 작은 레벨만큼 지연시켜 상기 컬럼 커맨드를 생성하기 위한 제1 지연부를 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 뱅크 어드레스 생성부는,
    상기 제1 제어신호와 상기 클럭에 응답하여 상기 뱅크 소오스 어드레스를 상기 제2 시간 중 일부의 시간만큼 쉬프팅하기 위한 제2 가변 쉬프팅부; 및
    상기 클럭에 응답하여 상기 제2 가변 쉬프팅부의 출력신호를 상기 제2 시간 중 나머지 시간만큼 쉬프팅하기 위한 제2 고정 쉬프팅부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리차지 커맨드 생성부는,
    상기 제2 제어신호와 클럭에 응답하여 상기 컬럼 커맨드를 상기 제2 시간 중 일부의 시간만큼 쉬프팅하기 위한 제3 가변 쉬프팅부; 및
    상기 클럭에 응답하여 상기 제3 가변 쉬프팅부의 출력신호를 상기 제2 시간 중 나머지 시간만큼 쉬프팅하기 위한 제3 고정 쉬프팅부를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 프리차지 커맨드 생성부는, 상기 제3 고정 쉬프팅부의 출력신호를 상기 클럭의 주기보다 작은 레벨만큼 지연시켜 상기 프리차지 커맨드를 생성하기 위한 제2 지연부를 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 프리차지용 뱅크 어드레스 생성부는,
    상기 제2 제어신호와 상기 클럭에 응답하여 상기 뱅크 어드레스를 상기 제2 시간 중 일부의 시간만큼 쉬프팅하기 위한 제4 가변 쉬프팅부; 및
    상기 클럭에 응답하여 상기 제4 가변 쉬프팅부의 출력신호를 상기 제2 시간 중 나머지 시간만큼 쉬프팅하기 위한 제4 고정 쉬프팅부를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 제어신호는 테스트 모드신호를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 제어신호를 생성하기 위한 모드 레지스터 셋(Mode Register Set : MRS)을 더 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    외부 커맨드에 대응하는 상기 소오스 커맨드를 생성하기 위한 커맨드 입력부;
    상기 소오스 커맨드에 응답하여 액티브 커맨드를 생성하기 위한 액티브 커맨드 생성부;
    외부 어드레스에 대응하는 로우 소오스 어드레스 및 컬럼 소오스 어드레스를 생성하기 위한 어드레스 입력부;
    외부 뱅크 어드레스에 대응하는 상기 뱅크 소오스 어드레스를 생성하기 위한 뱅크 어드레스 입력부;
    상기 제1 제어신호와 상기 컬럼 소오스 어드레스에 응답하여 상기 컬럼 소오스 어드레스보다 상기 제1 시간만큼 지연된 컬럼 어드레스를 생성하기 위한 컬럼 어드레스 생성부;
    상기 액티브 커맨드와 상기 뱅크 소오스 어드레스와 상기 로우 소오스 어드레스에 응답하여 액티브 동작을 제어하기 위한 액티브 제어부;
    상기 컬럼 커맨드와 상기 뱅크 어드레스와 상기 컬럼 어드레스에 응답하여 컬럼 동작을 제어하기 위한 컬럼 제어부; 및
    상기 프리차지 커맨드와 상기 프리차지용 뱅크 어드레스에 응답하여 프리차지 동작을 제어하기 위한 프리차지 제어부를 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 컬럼 어드레스 생성부는,
    상기 제1 제어신호와 클럭에 응답하여 상기 컬럼 소오스 어드레스를 상기 제1 시간 중 일부의 시간만큼 쉬프팅하기 위한 제5 가변 쉬프팅부; 및
    상기 클럭에 응답하여 상기 제5 가변 쉬프팅부의 출력신호를 상기 제1 시간 중 나머지 시간만큼 쉬프팅하기 위한 제5 고정 쉬프팅부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 커맨드 입력부는,
    상기 외부 커맨드를 디코딩하기 위한 커맨드 디코더; 및
    상기 커맨드 디코더로부터 출력되는 라이트 커맨드와 리드 커맨드 중 적어도 어느 하나에 따라 상기 소오스 커맨드를 생성하기 위한 커맨드 조합부를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 어드레스 입력부와 상기 뱅크 어드레스 입력부는 디코더를 포함하는 반도체 장치.
  15. 하나의 커맨드를 포함하는 억세스 정보를 생성하기 위한 컨트롤러; 및
    상기 억세스 정보에 기초하여 서로 연관된 복수의 내부 동작을 예정된 스케쥴링에 따라 순차적으로 실시하기 위한 반도체 장치
    를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 억세스 정보는 어드레스를 더 포함하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 하나의 커맨드는 라이트 커맨드 또는 리드 커맨드를 포함하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 어드레스는 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스를 포함하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 복수의 내부 동작은 예정된 뱅크를 액티브시키기 위한 액티브 동작과, 데이터를 리드 또는 라이트하기 위한 컬럼 동작과, 상기 예정된 뱅크를 프리차지시키기 위한 프리차지 동작을 포함하며,
    상기 반도체 장치는 상기 억세스 정보가 입력되면, 상기 액티브 동작을 실시하고, 제1 시간 이후에 상기 컬럼 동작을 실시하며, 제2 시간 이후에 상기 프리차지 동작을 실시하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 시간은 'tRCD(RAS to CAS Delay)'을 포함하며,
    상기 제2 시간은 'tRTP(Read to Precharge time)' 또는 'tWR(write recovery time)'을 포함하는 반도체 시스템.
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