WO2014185441A1 - 半導体装置 - Google Patents

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WO2014185441A1
WO2014185441A1 PCT/JP2014/062790 JP2014062790W WO2014185441A1 WO 2014185441 A1 WO2014185441 A1 WO 2014185441A1 JP 2014062790 W JP2014062790 W JP 2014062790W WO 2014185441 A1 WO2014185441 A1 WO 2014185441A1
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signal
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data mask
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泰平 紫藤
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ピーエスフォー ルクスコ エスエイアールエル
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    • G11C7/1087—Data input latches

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a verification circuit that verifies whether or not an error is included in write data composed of a plurality of bits.
  • a DDR4 (Double Data Rate 4) type DRAM has been developed as a DRAM having a higher speed than a DDR3 (Double Data Rate 3) type DRAM (Dynamic Random Access Memory).
  • a DDR4 DRAM has a CRC (Cyclic Redundancy Check) function for verifying whether or not an error is included in the write data as a new function not provided in the DDR3 DRAM (see Patent Document 1). ).
  • the CRC function it is verified whether or not an error is included in the write data by performing an operation using write data consisting of a plurality of bits and a CRC code. As a result of the verification, if the write data contains an error, the write operation is stopped.
  • a semiconductor device responds to a first timing signal with a verification circuit that activates an error signal in response to the fact that an error is included in write data consisting of a plurality of bits. And latching the latched data mask signal to the active level in response to the error signal being at the active level, and the data mask signal latched in the latch circuit in the first level.
  • a buffer circuit that outputs in response to the timing signal of 2, and a main amplifier that outputs the write data to an internal circuit on condition that the data mask signal output from the buffer circuit is at an inactive level.
  • the first timing signal is activated before the second timing signal is activated;
  • the imming signal is activated after the level of the error signal is determined, and another latch circuit that performs a latch operation in synchronization with at least the first timing signal is interposed between the latch circuit and the buffer circuit. It is characterized by not doing.
  • a semiconductor device includes a main amplifier, a data bus that transfers write data including a plurality of bits to the main amplifier, a data mask bus that transfers a data mask signal to the main amplifier, and the write data. And a verification circuit that activates an error signal in response to the fact that an error is included, and a first timing signal from a first logic level to a second at a timing when the write data is supplied to the data bus.
  • the data mask signal when an error is included in the write data, the data mask signal is activated, so that writing of the incorrect write data can be stopped.
  • the data mask signal since a large number of latch circuits for delaying write data can be omitted, an increase in chip area can be prevented.
  • FIG. 1 is a block diagram showing an overall structure of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • 2 is a block diagram illustrating a main part of a part related to a write operation in the semiconductor device 10; FIG. It is a figure for demonstrating the burst input order of the write data DQ and the data mask signal DM.
  • It is a block diagram which shows the structure of the error control circuit 70 by the prototype which this inventor considered in the process leading to invention.
  • 3 is a block diagram showing a configuration of a main part of a main amplifier 80.
  • FIG. FIG. 5 is a timing diagram for explaining the operation of the error control circuit 70 according to the prototype shown in FIG. 4.
  • 2 is a block diagram showing a configuration of an error control circuit 70 according to the first embodiment of the present invention.
  • FIG. FIG. 6 is a timing chart for explaining the operation of the error control circuit according to the first embodiment of the present invention. It is a block diagram which shows the principal part of the part relevant to write operation among the semiconductor devices 10 by the 2nd Embodiment of this invention. It is a block diagram which shows the structure of the error control circuit 70 by the 2nd Embodiment of this invention.
  • FIG. 6 is a block diagram illustrating a configuration of a main part of a main amplifier 80 according to a second embodiment of the present invention.
  • FIG. 6 is a timing diagram for explaining an operation of an error control circuit according to a second embodiment of the present invention. It is a block diagram which shows the structure of the error control circuit 70 by the modification of 2nd Embodiment.
  • FIG. 1 is a block diagram showing the overall structure of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • the semiconductor device 10 is a DRAM integrated on one semiconductor chip, and includes a memory cell array 11 divided into n + 1 banks as shown in FIG.
  • a bank is a unit capable of executing commands individually, and basically non-exclusive operations are possible between banks.
  • the memory cell array 11 is provided with a plurality of word lines WL and a plurality of bit lines BL that intersect each other, and memory cells MC are arranged at the intersections. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13. Each bit line BL is connected to a corresponding sense amplifier SA in the sense circuit 14, and the bit line BL selected by the column decoder 13 is connected to the data controller 15 via the sense amplifier SA.
  • the data controller 15 includes a main amplifier and a verification circuit, which will be described later, and is connected to the data input / output circuit 17 via the FIFO circuit 16.
  • the data input / output circuit 17 is a circuit block that inputs and outputs data via the data input / output terminal 21.
  • the semiconductor device 10 includes strobe terminals 22 and 23, clock terminals 24 and 25, a clock enable terminal 26, an address terminal 27, a command terminal 28, an alert terminal 29, a power supply terminal 30, 31, a data mask terminal 32, an ODT terminal 33 and the like are provided.
  • Strobe terminals 22 and 23 are terminals for inputting and outputting external strobe signals DQST and DQSB, respectively.
  • the external strobe signals DQST and DQSB are complementary signals and define the input / output timing of data input / output via the data input / output terminal 21.
  • external strobe signals DQST and DQSB are supplied to the strobe circuit 18, and the strobe circuit 18 controls the operation timing of the data input / output circuit 17 based on them. .
  • the write data input via the data input / output terminal 21 is taken into the data input / output circuit 17 in synchronization with the external strobe signals DQST and DQSB.
  • the operation of the strobe circuit 18 is controlled by the strobe controller 19.
  • the data input / output circuit 17 outputs read data in synchronization with the external strobe signals DQST and DQSB.
  • Clock terminals 24 and 25 are terminals to which external clock signals CK and / CK are input, respectively.
  • the input external clock signals CK and / CK are supplied to the clock generator 40.
  • a signal having “/” at the head of a signal name means a low active signal or an inverted signal of the corresponding signal. Therefore, the external clock signals CK and / CK are complementary signals.
  • the clock generator 40 is activated based on the clock enable signal CKE input via the clock enable terminal 26, and generates the internal clock signal ICLK.
  • the external clock signals CK and / CK supplied via the clock terminals 24 and 25 are also supplied to the DLL circuit 41.
  • the DLL circuit 41 is a circuit that generates an output clock signal LCLK whose phase is controlled based on the external clock signals CK and / CK.
  • the output clock signal LCLK is used as a timing signal that defines the output timing of read data by the data input / output circuit 17.
  • the address terminal 27 is a terminal to which an address signal ADD is supplied.
  • the supplied address signal ADD is supplied to the row control circuit 50, the column control circuit 60, the mode register 42, the command decoder 43, and the like.
  • the row control circuit 50 is a circuit block including an address buffer 51 and a refresh counter 52, and controls the row decoder 12 based on the row address.
  • the column control circuit 60 is a circuit block including an address buffer 61 and a burst counter 62, and controls the column decoder 13 based on the column address. If the entry is made in the mode register set, the address signal ADD is supplied to the mode register 42, whereby the contents of the mode register 42 are updated.
  • the command terminal 28 is a terminal to which a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, a parity signal PRTY, a reset signal RST, and the like are supplied.
  • These command signals CMD are supplied to the command decoder 43, and the command decoder 43 generates an internal command ICMD based on these command signals CMD.
  • the internal command signal ICMD is supplied to the control logic circuit 44.
  • the control logic circuit 44 controls operations of the row control circuit 50, the column control circuit 60, the data controller 15 and the like based on the internal command signal ICMD.
  • the command decoder 43 includes a verification circuit (not shown).
  • the verification circuit verifies the address signal ADD and the command signal CMD based on the parity signal PRTY. As a result, if there is an error in the address signal ADD or the command signal CMD, the verification circuit passes through the control logic circuit 44 and the output circuit 45. To output an alert signal ALRT.
  • the alert signal ALRT is output to the outside via the alert terminal 29.
  • the power supply terminals 30 and 31 are terminals to which power supply potentials VDD and VSS are supplied, respectively.
  • the power supply potentials VDD and VSS supplied via the power supply terminals 30 and 31 are supplied to the power supply circuit 46.
  • the power supply circuit 46 is a circuit block that generates various internal potentials based on the power supply potentials VDD and VSS.
  • the internal potential generated by the power supply circuit 46 includes a boosted potential VPP, a power supply potential VPERI, an array potential VARY, a reference potential VREF, and the like.
  • the boosted potential VPP is generated by boosting the power supply potential VDD, and the power supply potential VPERI, the array potential VARY, and the reference potential VREF are generated by stepping down the external potential VDD.
  • the boosted voltage VPP is a potential mainly used in the row decoder 12.
  • the row decoder 12 drives the word line WL selected based on the address signal ADD to the VPP level, thereby turning on the cell transistor included in the memory cell MC.
  • the internal potential VARY is a potential mainly used in the sense circuit 14. When the sense circuit 14 is activated, the read data read out is amplified by driving one of the bit line pairs to the VARY level and the other to the VSS level.
  • the power supply voltage VPERI is used as an operating potential for most peripheral circuits such as the row control circuit 50 and the column control circuit 60. By using the power supply potential VPERI having a voltage lower than the power supply potential VDD as the operating potential of these peripheral circuits, the power consumption of the semiconductor device 10 is reduced.
  • the reference potential VREF is a potential used in the data input / output circuit 17.
  • the data mask terminal 32 and the ODT terminal 33 are terminals to which a data mask signal DM and a termination signal ODT are supplied, respectively.
  • the data mask signal DM and the termination signal ODT are supplied to the data input / output circuit 17.
  • the data mask signal DM is activated when masking part of the write data and read data
  • the termination signal ODT is used when the output buffer included in the data input / output circuit 17 is used as a termination resistor. This is a signal to be activated.
  • FIG. 2 is a block diagram showing the main part of the semiconductor device 10 related to the write operation.
  • a total of 72 bits of the 64-bit write data DQ and the 8-bit CRC code are input via the data input / output terminal 21 in one write operation.
  • the 64-bit write data DQ is converted into parallel by the serial / parallel conversion circuit (S / P) 16a included in the FIFO circuit 16
  • the 8-bit CRC code is converted.
  • S / P serial / parallel conversion circuit
  • 8-bit data mask signals DM0 to DM7 are burst input to the data mask terminal 32 via the input buffer 17b in synchronization with the burst input of the write data DQk0 to DQk7. If each of the data mask signals DM0 to DM7 is at an active level, the 8-bit write data DQ0j to DQ7j input at the burst timing are invalidated.
  • These 8-bit data mask signals DM0 to DM7 are converted into parallel by a serial / parallel conversion circuit (S / P) 16b included in the FIFO circuit 16.
  • the 64-bit write data DQ output from the serial / parallel conversion circuit 16a is supplied to a 64-bit data bus DB.
  • the 8-bit data mask signal DM output from the serial / parallel conversion circuit 16b is supplied to an 8-bit data mask bus DMB.
  • an error control circuit 70 is inserted into the data bus DB and the data mask bus DMB, and is connected to the main amplifier 80 via the error control circuit 70.
  • the error control circuit 70 and the main amplifier 80 are circuit blocks included in the data controller 15 shown in FIG.
  • the error control circuit 70 operates in synchronization with the write clock signals WCLK1 and WCLK2 supplied from the control logic circuit 44 (control circuit).
  • the total 80 bits are supplied to the verification circuit 90 included in the data controller 15.
  • the verification circuit 90 performs a CRC operation using these 80-bit signals, thereby verifying whether or not an error is included in the 64-bit write data DQ.
  • the error signal ERR is set to the active level, and when the error is included, the error signal ERR is set to the inactive level. Since CRC calculation using the verification circuit 90 requires a certain amount of time, the error signal ERR whose level has been determined reaches the error control circuit 70 later than the write data DQ and the data mask signal DM.
  • the write data DQ and the data mask signal DM that have passed through the error control circuit 70 are supplied to the main amplifier 80.
  • the main amplifier 80 executes a write operation to the memory cell array 11 for the write data DQ in which the corresponding data mask signal DM is in the inactive level among the 64-bit write data DQ, and the corresponding data mask signal.
  • the write operation to the memory cell array 11 is stopped. Thereby, whether or not the write data DQ can be written based on the data mask signal DM is controlled.
  • the error control circuit 70 When the error signal ERR is at the active level, the error control circuit 70 outputs the 8-bit data mask signals DM0 to DM7 on the data mask bus DMB regardless of the level of the input data mask signal DM. All change to activity level. As a result, when there is an error in the write data DQ, writing of all the write data DQ is stopped.
  • FIG. 4 is a block diagram showing the configuration of a prototype error control circuit 70 that the present inventor has considered in the process leading to the invention.
  • the data bus DB is divided into five sections DBa to DBd and DBma.
  • the first section DBa is a portion to which the write data DQ is input from the serial / parallel conversion circuit 16a, a portion that passes through the latch circuit L11 is a next section DBb, and a portion that further passes through the latch circuit L12 is the next section.
  • DBc Sections DBa and DBc are connected to section DBd via multiplexer MUX1.
  • the section DBd is connected to the last section DBma via the buffer circuit BF1.
  • the last section DBma is a part connected to the main amplifier 80.
  • the data mask bus DMB is divided into five sections DMBa to DMBd, DMBma, and the portion from the first section DMBa through the latch circuit L21 is the next section DMBb, and the portion further through the latch circuit L22 Is the next section DMBc.
  • Sections DMBa and DMBc are connected to section DMBd via multiplexer MUX2.
  • the section DMBd is connected to the last section DMBma via the buffer circuit BF2.
  • the last section DMBma is a part connected to the main amplifier 80.
  • the latch circuits L11, L12, L21, and L22 are circuits that perform a latch operation in synchronization with the rising edge of the write clock signal WCLK1 that is the first timing signal.
  • the data bus DB is 64 bits wide and the data mask bus DMB is 8 bits wide, a total of 144 latch circuits are required, and the area occupied on the chip is large.
  • the multiplexers MUX1 and MUX2 are circuits for switching the configuration of the data bus DB and the data mask signal DM depending on whether or not the CRC function is used, and a selection signal SEL indicating whether or not the CRC function is used is input.
  • a selection signal SEL indicating whether or not the CRC function is used is input.
  • sections DBc and DMBc are selected, and the path passing through the latch circuits L11, L12, L21, and L22 becomes valid.
  • sections DBa and DMBa are selected, thereby enabling a path that does not pass through the latch circuits L11, L12, L21, and L22.
  • the buffer circuits BF1 and BF2 are circuits for supplying the write data DQ and the data mask signal DM on the sections DBd and DMBd to the last sections DBma and DMBma, thereby supplying these signals to the main amplifier 80.
  • the buffer circuits BF1 and BF2 are activated in synchronization with the write clock signal WCLK2 that is the second timing signal.
  • the error signal ERR when the error signal ERR is input to the latch circuit L22 and becomes an active level, the data on the section DMBc is irrespective of the level of the data mask signal DM on the section DMBb.
  • the mask signal DM is forcibly set to the active level.
  • all the 8-bit data mask signals DM0 to DM7 input to the main amplifier 80 are at the active level, and all the write operations of the 64-bit write data DQ are stopped.
  • the error signal ERR is at the inactive level, the data mask signals DM0 to DM7 latched in the latch circuit L22 via the section DMBb are output to the section DMBc as they are.
  • FIG. 5 is a block diagram showing the configuration of the main part of the main amplifier 80.
  • the write data DQ supplied to the main amplifier 80 via the section DBma is input to the amplifier circuit 81 via the buffer circuits BF3 and BF4 synchronized with the write clock signal WCLK3, and via the section DMBma.
  • the data mask signal DM supplied to the main amplifier 80 is input to the amplifier circuit 81 via the buffer circuits BF5 and BF6 synchronized with the write clock signal WCLK3.
  • the amplifier circuit 81 writes the corresponding write data DQ into the memory cell array 11 on condition that the data mask signal DM is at an inactive level. Therefore, when all the 8-bit data mask signals DM0 to DM7 are at the active level, the write operation is stopped for all the 64-bit write data DQ.
  • FIG. 6 is a timing chart for explaining the operation of the error control circuit 70 according to the prototype shown in FIG.
  • the first write data DQ (and data mask signal DM) is burst input during the period from time t10 to t11
  • the second write data DQ (and data mask signal is transmitted during the period from time t20 to t21.
  • DM is burst input.
  • a CRC code (indicated as “C” in FIG. 6) is input immediately after times t11 and t21.
  • the parallel write data DQ and the data mask are parallelized on the data bus section DBa and the data mask bus section DMBa by the serial / parallel conversion circuits 16a and 16b shown in FIG. Signal DM appears. Thereafter, the write clock signal WCLK1 is activated at time t12, whereby the write data DQ and the data mask signal DM on the section DBa and the section DMBa are transferred to the next section DBb and the section DMBb.
  • the CRC calculation is performed in the verification circuit 90 shown in FIG. 2, but a certain amount of time is required for the calculation, and this is completed at time t14. Thereafter, when the second burst input is completed at time t21, the next write data DQ and data mask signal DM appear on the section DBa of the data bus and the section DMBa of the data mask bus.
  • the write data DQ (and the data mask signal DM) input in the first burst is transferred from the section DBb and the section DMBb to the next section DBc and the section DMBc.
  • the write data DQ (and the data mask signal DM) burst-input for the second time is transferred from the section DBa and the section DMBa to the next section DBb and the section DMBb.
  • the latch circuit L22 is forcibly reset, so that the data mask signal DM on the section DMBb is not latched and the section DMBc has an active level data.
  • a mask signal DM is forcibly output.
  • the write clock signal WCLK2 is also activated, whereby the write data DQ and the data mask signal DM on the section DBd and the section DMBd are supplied to the main amplifier 80 via the buffer circuits BF1 and BF2.
  • the prototype error control circuit 70 uses the write clock signal WCLK1 that is activated every time burst input is performed, and in response to the activation of the write clock signal WCLK1, the write data DQ and the data mask signal DM are activated. Is supplied to the main amplifier 80. Since the level of the error signal ERR is determined at the timing before the write clock signal WCLK1 is activated for the first time and before the second activation, the error signal ERR is at the active level. Therefore, the latch operation by the latch circuit L22 is invalidated, and the active level data mask signal DM is forcibly output. Thereby, when an error is included in the write data DQ, it becomes possible to stop the write operation of all the write data DQ input in burst.
  • the prototype error control circuit 70 requires a total of 144 latch circuits as described above, and has a problem that the occupied area on the chip is large. In the error control circuit 70 according to the embodiment of the present invention described below, this point is improved and the occupation area is reduced.
  • FIG. 7 is a block diagram showing the configuration of the error control circuit 70 according to the first embodiment of the present invention.
  • one latch circuit L10 is provided instead of the latch circuits L11 and L12
  • one latch circuit L20 is provided instead of the latch circuits L21 and L22.
  • the one-shot pulse generation circuit 71 is provided.
  • the one-shot pulse generation circuit 71 is a circuit that receives the write clock signal WCLK1 and generates a one-shot signal NS in response to the falling edge thereof.
  • the one-shot signal NS is used as a timing signal that determines the latch timing of the latch circuits L10 and L20. Since the other points are the same as those of the error control circuit 70 shown in FIG. 4, the same elements are denoted by the same reference numerals, and redundant description is omitted.
  • the error control circuit 70 latches the write data DQ and the data mask signal DM in response to the falling edge of the write clock signal WCLK1, and then responds to the rising edge of the write clock signal WCLK2.
  • the write data DQ and the data mask signal DM are supplied to the main amplifier 80.
  • FIG. 8 is a timing chart for explaining the operation of the error control circuit 70 according to the present embodiment.
  • the first write data DQ (and the data mask signal DM) are burst-input during the period from time t10 to t11, and 2 during the period from time t20 to t21.
  • Write data DQ (and data mask signal DM) for the second time is input in bursts.
  • the write clock signal WCLK1 changes from the low level to the high level.
  • the latch operation in response to the rising edge of the write clock signal WCLK1 is not performed, and the latch operation is performed in response to the change of the write clock signal WCLK1 from the high level to the low level at time t13.
  • the write data DQ and the data mask signal DM on the section DBa and the section DMBa are transferred to the next section DBc and section DMBc at time t13.
  • the period from time t12 to t13 is two clock cycles.
  • the CRC calculation is not yet completed at this point, and therefore the level of the error signal ERR is not fixed.
  • the write clock signal WCLK2 is still inactive at this time, the write data DQ and the data mask signal DM are not transferred to the section DBma and the section DMBma.
  • the level of the error signal ERR is determined at time t14. Therefore, when the write data DQ contains an error, the latch circuit L20 is forcibly reset, so that the data mask signal DM on the sections DMBc and DMBd is forcibly changed to the active level.
  • the write data DQ and the data mask signal DM are transferred to the section DBma and the section DMBma, and these signals are supplied to the main amplifier 80.
  • the error control circuit 70 latches the write data DQ and the data mask signal DM in response to the falling edge of the write clock signal WCLK1, and responds to the rising edge of the write clock signal WCLK2. These signals are supplied to the main amplifier 80. As a result, the number of latch circuits to be inserted into the data bus DB and the data mask bus DMB can be reduced to half (72) as compared with the prototype shown in FIG.
  • the undetermined data mask signal DM is supplied to the buffer circuit BF2, but the buffer circuit BF2 Since the error signal ERR is activated after the level of the error signal ERR is determined, the data mask signal DM with the determined level is correctly supplied to the main amplifier 80.
  • the latch operations of the latch circuits L10 and L20 are performed in response to the falling edge of the write clock signal WCLK1, but not limited to this, the write data DQ and data parallel to the sections DBa and DMBa are used.
  • the latch operation may be performed in synchronization with another signal that is activated only once at a timing before the write clock signal WCLK2 is activated. In this case, the same effect as that of the present embodiment can be obtained.
  • the latch circuits L10 and L20 may be configured to perform a latch operation in response to the rising edge of the write clock signal WCLK1. In this case, however, the period (time t21 to t22) from the activation of the write clock signal WCLK2 to the activation of the write clock signal WCLK1 corresponding to the next write data DQ is shortened. The transfer margin is reduced compared to
  • timing signal that is activated before and after time t14 may be generated, and the latch circuits L10 and L20 may perform a latch operation in response to the timing signal.
  • a signal generation circuit for generating the signal is required.
  • the latch circuits L10 and L20 are configured to perform the latch operation in response to the falling edge of the write clock signal WCLK1 as in the present embodiment, an increase in area due to the addition of the circuit can be prevented. However, a sufficient transfer margin can be secured.
  • FIG. 9 is a block diagram showing the main part of the part related to the write operation in the semiconductor device 10 according to the second embodiment of the present invention.
  • the write clock signal WCLK1a is supplied from the error control circuit 70 to the main amplifier 80.
  • the write clock signal WCLK1a is a timing signal obtained by buffering the write clock signal WCLK1 in the error control circuit 70.
  • FIG. 10 is a block diagram showing the configuration of the error control circuit 70 according to the second embodiment of the present invention.
  • the error control circuit 70 is different from the error control circuit 70 shown in FIG. 7 in that the latch circuit L10 and the multiplexer MUX1 are deleted. Therefore, the section DBa of the data bus DB is directly connected to the buffer circuit BF1. In the present embodiment, the buffer circuit BF1 is activated in response to the write clock signal WCLK1.
  • the error control circuit 70 has a buffer circuit BF0 that outputs the write clock signal WCLK1a by buffering the write clock signal WCLK1. As described above, the write clock signal WCLK1a is supplied to the main amplifier 80. Since the other points are the same as those of the error control circuit 70 shown in FIG. 7, the same elements are denoted by the same reference numerals, and redundant description is omitted.
  • the write data DQ on the section DBa of the data bus DB is supplied as it is to the buffer circuit BF1 without being latched.
  • the data mask signal DM is latched by the latch circuit L20 and supplied to the buffer circuit BF2 as in the first embodiment. Since the buffer circuit BF1 is activated in synchronization with the write clock signal WCLK1, and the buffer circuit BF2 is activated in synchronization with the write clock signal WCLK2, in this embodiment, the write data DQ and the data are sent to the main amplifier 80. The timing at which the mask signal DM is input is different.
  • FIG. 11 is a block diagram showing a configuration of a main part of the main amplifier 80 in the present embodiment.
  • the buffer circuits BF3 and BF4 perform an operation synchronized with the write clock signal WCLK1a
  • the buffer circuits BF5 and BF6 perform an operation synchronized with the write clock signal WCLK3.
  • FIG. 12 is a timing chart for explaining the operation of the error control circuit 70 according to the present embodiment.
  • the first write data DQ (and the data mask signal DM) is input in bursts during the period from time t10 to t11, and the time t20 to t21 Write data DQ (and data mask signal DM) for the second time is burst-input during the period.
  • the parallel write data DQ and the data mask signal DM appear on the data bus section DBa and the data mask bus section DMBa.
  • Write data DQ is transferred to section DBma in synchronization with write clock signal WCLK1 activated at time t12. Further, since the write clock signal WCLK1 is input to the buffer circuit BF0, the write clock signal WCLK1a is activated at a time t12a slightly delayed from the time t12.
  • the transfer operation of the data mask signal DM is the same as that of the first embodiment, and the data mask signal DM on the section DMBa is transferred to the next section DMBc in response to the falling edge of the write clock signal WCLK1. Is done. Thereafter, at time t14, the level of the error signal ERR is determined, and when the write data DQ includes an error, the data mask signal DM on the sections DMBc and DMBd is forcibly changed to the active level.
  • the number of latch circuits can be reduced to eight. Become. This is realized by separating the transfer timing of the write data DQ on the data bus DB and the transfer timing of the data mask signal DM on the data mask bus DMB.
  • FIG. 13 is a block diagram showing a configuration of an error control circuit 70 according to a modification of the second embodiment.
  • the one-shot signal NS is used instead of the write clock signal WCLK1 as the transfer clock for the write data DQ. Even with such a configuration, the same effect as in the second embodiment can be obtained.
  • the write data DQ is verified using the CRC code, but the verification method of the write data DQ is not limited to this.

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Abstract

【課題】ライトデータに誤りが含まれている場合に書き込み動作を停止する。 【解決手段】データマスク信号ＤＭをワンショット信号ＮＳに応答してラッチするとともに、ライトデータＤＱに誤りが含まれていることを示すエラー信号ＥＲＲが活性レベルであることに応答してデータマスク信号ＤＭを活性レベルに変化させるラッチ回路Ｌ２０と、ラッチ回路Ｌ２０にラッチされたデータマスク信号ＤＭをライトクロック信号ＷＣＬＫ２に応答して出力するバッファ回路ＢＦ２と、バッファ回路ＢＦ２から出力されたデータマスク信号ＤＭが非活性レベルであることを条件として、ライトデータＤＱを内部回路に出力するメインアンプ８０とを備える。本発明によれば、誤ったライトデータの書き込みを防止できるとともに、チップ面積の増大を防止することが可能となる。

Description

半導体装置
　本発明は半導体装置に関し、特に、複数ビットからなるライトデータに誤りが含まれているか否かを検証する検証回路を備えた半導体装置に関する。
　近年、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）よりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）型のＤＲＡＭの開発が進められている。ＤＤＲ４型のＤＲＡＭには、ＤＤＲ３型のＤＲＡＭにはない新たな機能として、ライトデータに誤りが含まれているか否かを検証するＣＲＣ（Cyclic Redundancy Check）機能が追加されている（特許文献１参照）。
　ＣＲＣ機能においては、複数ビットからなるライトデータとＣＲＣ符号を用いた演算を行うことにより、ライトデータに誤りが含まれているか否かを検証する。そして、検証の結果、ライトデータに誤りが含まれている場合にはライト動作が中止される。
特開２０１３－７３６６４号公報
　しかしながら、ＣＲＣ符号を用いた演算にはある程度の時間がかかることから、メモリセルアレイに対するライトデータの書き込みは、ＣＲＣ符号を用いた演算が完了するのを待って行う必要がある。ライトデータの書き込みを遅延させる方法としては、データバスに複数段のラッチ回路を挿入する方法が考えられるが、この場合には、多数のラッチ回路によりチップの占有面積が大きくなるという問題があった。
　本発明の一側面による半導体装置は、複数ビットからなるライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、データマスク信号を第１のタイミング信号に応答してラッチするとともに、前記エラー信号が活性レベルであることに応答して、ラッチされた前記データマスク信号を活性レベルに変化させるラッチ回路と、前記ラッチ回路にラッチされた前記データマスク信号を第２のタイミング信号に応答して出力するバッファ回路と、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として、前記ライトデータを内部回路に出力するメインアンプと、を備え、前記第１のタイミング信号は、前記第２のタイミング信号が活性化する前に活性化し、前記第２のタイミング信号は、前記エラー信号のレベルが確定した後に活性化し、前記ラッチ回路と前記バッファ回路との間には、少なくとも前記第１のタイミング信号に同期してラッチ動作を行う他のラッチ回路が介在していないことを特徴とする。
　本発明の他の側面による半導体装置は、メインアンプと、複数ビットからなるライトデータを前記メインアンプに転送するデータバスと、データマスク信号を前記メインアンプに転送するデータマスクバスと、前記ライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、前記ライトデータが前記データバスに供給されたタイミングで第１のタイミング信号を第１の論理レベルから第２の論理レベルに変化させ、その後、別のライトデータが前記データバスに供給される前に前記第１のタイミング信号を前記第２の論理レベルから前記第１の論理レベルに変化させる制御回路と、前記データマスクバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して、前記データマスク信号をラッチするラッチ回路と、前記データマスクバスに挿入され、前記ラッチ回路にラッチされた前記データマスク信号を前記メインアンプに出力するバッファ回路と、を備え、前記ラッチ回路は、前記エラー信号が非活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルと同じレベルの前記データマスク信号を前記バッファ回路に出力し、前記エラー信号が活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルに関わらず、前記バッファ回路に出力する前記データマスク信号を強制的に活性レベルとし、前記メインアンプは、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として活性化されることを特徴とする。
　本発明によれば、ライトデータに誤りが含まれている場合、データマスク信号が活性化することから、誤ったライトデータの書き込みを停止させることができる。そして、本発明においては、ライトデータを遅延させるための多数のラッチ回路を省略することができるため、チップ面積の増大を防止することが可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。 半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。 ライトデータＤＱ及びデータマスク信号ＤＭのバースト入力順序を説明するための図である。 本発明者が発明に至る過程で考えたプロトタイプによるエラーコントロール回路７０の構成を示すブロック図である。 メインアンプ８０の主要部の構成を示すブロック図である。 図４に示したプロトタイプによるエラーコントロール回路７０の動作を説明するためのタイミング図である。 本発明の第１の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。 本発明の第１の実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。 本発明の第２の実施形態による半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。 本発明の第２の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。 本発明の第２の実施形態におけるメインアンプ８０の主要部の構成を示すブロック図である。 本発明の第２の実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。 第２の実施形態の変形例によるエラーコントロール回路７０の構成を示すブロック図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
　本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
　メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５には後述するメインアンプや検証回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
　半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
　ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
　クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
　アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
　コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。
　コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
　電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
　昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
　データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
　以上が本実施形態による半導体装置１０の全体構造である。以下、データコントローラ１５に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
　図２は、半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
　図２に示すように、本実施形態ではデータ入出力端子２１が８個設けられており、これにより一度に８ビットのライトデータＤＱ０ｊ～ＤＱ７ｊ（ｊ＝０～７）が入力バッファ１７ａを介して入力される。ＤＤＲ４型のＤＲＡＭでは８ビットプリフェッチ方式が採用されているため、１個のデータ入出力端子２１当たり、１回のライト動作で８ビットのライトデータＤＱｋ０～ＤＱｋ７（ｋ＝０～７）がバースト入力される。さらに、図３に示すように、本実施形態においては、ライトデータＤＱがバースト入力された後、各データ入出力端子２１には１ビットのＣＲＣ符号が入力バッファ１７ａを介して入力される。したがって、１回のライト動作で、合計６４ビットのライトデータＤＱと８ビットのＣＲＣ符号の合計７２ビットがデータ入出力端子２１を介して入力されることになる。これら７２ビットの信号（ＤＱ，ＣＲＣ）のうちは、６４ビットのライトデータＤＱについてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ａによってパラレルに変換され、８ビットのＣＲＣ符号についてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｃによってパラレルに変換される。
　一方、データマスク端子３２には、ライトデータＤＱｋ０～ＤＱｋ７のバースト入力に同期して、８ビットのデータマスク信号ＤＭ０～ＤＭ７が入力バッファ１７ｂを介してバースト入力される。各データマスク信号ＤＭ０～ＤＭ７は、活性レベルであれば、当該バーストタイミングで入力された８ビットのライトデータＤＱ０ｊ～ＤＱ７ｊを無効化する。これら８ビットのデータマスク信号ＤＭ０～ＤＭ７は、ＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｂによってパラレルに変換される。
　シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱは、６４ビット幅のデータバスＤＢに供給される。また、シリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭは、８ビット幅のデータマスクバスＤＭＢに供給される。図２に示すように、データバスＤＢ及びデータマスクバスＤＭＢにはエラーコントロール回路７０が挿入されており、エラーコントロール回路７０を介してメインアンプ８０に接続されている。これらエラーコントロール回路７０及びメインアンプ８０は、図１に示したデータコントローラ１５に含まれる回路ブロックである。エラーコントロール回路７０は、コントロールロジック回路４４（制御回路）から供給されるライトクロック信号ＷＣＬＫ１，ＷＣＬＫ２に同期して動作を行う。
　一方、シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱ、シリアルパラレル変換回路１６ｃから出力される８ビットのＣＲＣ符号及びシリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭの合計８０ビットは、データコントローラ１５に含まれる検証回路９０に供給される。検証回路９０は、これら８０ビットの信号を用いたＣＲＣ演算を行い、これによって６４ビットのライトデータＤＱに誤りが含まれているか否かを検証する。検証の結果、ライトデータＤＱに誤りが含まれている場合にはエラー信号ＥＲＲを活性レベルとし、誤りが含まれている場合にはエラー信号ＥＲＲを非活性レベルとする。検証回路９０を用いたＣＲＣ演算にはある程度の時間が必要であることから、レベルの確定したエラー信号ＥＲＲは、ライトデータＤＱ及びデータマスク信号ＤＭよりも遅れてエラーコントロール回路７０に到達する。
　エラーコントロール回路７０を通過したライトデータＤＱ及びデータマスク信号ＤＭは、メインアンプ８０に供給される。メインアンプ８０は、６４ビットのライトデータＤＱのうち、対応するデータマスク信号ＤＭが非活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を実行し、対応するデータマスク信号ＤＭが活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を中止する。これにより、データマスク信号ＤＭに基づくライトデータＤＱの書き込みの可否が制御される。
　ここで、エラー信号ＥＲＲが活性レベルとなっている場合、エラーコントロール回路７０は、入力されたデータマスク信号ＤＭのレベルにかかわらず、データマスクバスＤＭＢ上の８ビットのデータマスク信号ＤＭ０～ＤＭ７を全て活性レベルに変化させる。これにより、ライトデータＤＱに誤りが生じている場合には、全てのライトデータＤＱの書き込みが中止される。
　図４は、本発明者が発明に至る過程で考えたプロトタイプによるエラーコントロール回路７０の構成を示すブロック図である。
　図４に示すプロトタイプによるエラーコントロール回路７０は、データバスＤＢが５つのセクションＤＢａ～ＤＢｄ，ＤＢｍａ部分に分割されている。最初のセクションＤＢａは、シリアルパラレル変換回路１６ａからライトデータＤＱが入力される部分であり、ラッチ回路Ｌ１１を経由した部分が次のセクションＤＢｂであり、ラッチ回路Ｌ１２をさらに経由した部分が次のセクションＤＢｃである。セクションＤＢａ，ＤＢｃは、マルチプレクサＭＵＸ１を介してセクションＤＢｄに接続される。そして、セクションＤＢｄは、バッファ回路ＢＦ１を介して最後のセクションＤＢｍａに接続される。最後のセクションＤＢｍａはメインアンプ８０に接続される部分である。
　かかる構成は、データマスクバスＤＭＢについても同様である。つまり、データマスクバスＤＭＢが５つのセクションＤＭＢａ～ＤＭＢｄ，ＤＭＢｍａ部分に分割されており、最初のセクションＤＭＢａからラッチ回路Ｌ２１を経由した部分が次のセクションＤＭＢｂであり、ラッチ回路Ｌ２２をさらに経由した部分が次のセクションＤＭＢｃである。セクションＤＭＢａ，ＤＭＢｃは、マルチプレクサＭＵＸ２を介してセクションＤＭＢｄに接続される。そして、セクションＤＭＢｄは、バッファ回路ＢＦ２を介して最後のセクションＤＭＢｍａに接続される。最後のセクションＤＭＢｍａはメインアンプ８０に接続される部分である。
　図４に示すように、ラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２は、第１のタイミング信号であるライトクロック信号ＷＣＬＫ１の立ち上がりエッジに同期してラッチ動作を行う回路である。ここで、データバスＤＢは６４ビット幅であり、データマスクバスＤＭＢは８ビット幅であることから、合計で１４４個のラッチ回路が必要となり、チップ上の占有面積が大きい。
　マルチプレクサＭＵＸ１，ＭＵＸ２は、ＣＲＣ機能の使用の有無によってデータバスＤＢ及びデータマスク信号ＤＭの構成を切り替えるための回路であり、ＣＲＣ機能の使用の有無を示す選択信号ＳＥＬが入力される。そして、ＣＲＣ機能を使用する場合にはセクションＤＢｃ，ＤＭＢｃが選択され、これによりラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２を経由するパスが有効となる。これに対し、ＣＲＣ機能を使用しない場合にはセクションＤＢａ，ＤＭＢａが選択され、これによりラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２を経由しないパスが有効となる。
　バッファ回路ＢＦ１，ＢＦ２は、セクションＤＢｄ，ＤＭＢｄ上のライトデータＤＱ及びデータマスク信号ＤＭを、最後のセクションＤＢｍａ，ＤＭＢｍａに出力することにより、これらの信号をメインアンプ８０に供給する回路である。バッファ回路ＢＦ１，ＢＦ２は、第２のタイミング信号であるライトクロック信号ＷＣＬＫ２に同期して活性化される。
　そして、図４に示すように、ラッチ回路Ｌ２２にはエラー信号ＥＲＲが入力されており、これが活性レベルとなった場合、セクションＤＭＢｂ上のデータマスク信号ＤＭのレベルにかかわらず、セクションＤＭＢｃ上のデータマスク信号ＤＭを強制的に活性レベルとする。これにより、エラー信号ＥＲＲが活性化すると、メインアンプ８０に入力される８ビットのデータマスク信号ＤＭ０～ＤＭ７は全て活性レベルとなるため、６４ビットのライトデータＤＱの書き込み動作は全て中止される。もちろん、エラー信号ＥＲＲが非活性レベルである場合には、セクションＤＭＢｂを介してラッチ回路Ｌ２２にラッチされたデータマスク信号ＤＭ０～ＤＭ７がそのままセクションＤＭＢｃに出力される。
　図５は、メインアンプ８０の主要部の構成を示すブロック図である。
　図５に示すように、セクションＤＢｍａを介してメインアンプ８０に供給されたライトデータＤＱは、ライトクロック信号ＷＣＬＫ３に同期したバッファ回路ＢＦ３，ＢＦ４を介してアンプ回路８１に入力され、セクションＤＭＢｍａを介してメインアンプ８０に供給されたデータマスク信号ＤＭは、ライトクロック信号ＷＣＬＫ３に同期したバッファ回路ＢＦ５，ＢＦ６を介してアンプ回路８１に入力される。アンプ回路８１は、データマスク信号ＤＭが非活性レベルであることを条件として、対応するライトデータＤＱをメモリセルアレイ１１に書き込む。したがって、８ビットのデータマスク信号ＤＭ０～ＤＭ７が全て活性レベルである場合は、６４ビットのライトデータＤＱの全てについて書き込み動作が中止される。
　図６は、図４に示したプロトタイプによるエラーコントロール回路７０の動作を説明するためのタイミング図である。
　図６に示す例では、時刻ｔ１０～ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０～ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。また、時刻ｔ１１，ｔ２１の直後には、ＣＲＣ符号（図６では「Ｃ」と表記）が入力されている。
　時刻ｔ１１にて１回目のバースト入力が完了すると、データバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上には、図２に示したシリアルパラレル変換回路１６ａ，１６ｂによってパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れる。その後、時刻ｔ１２においてライトクロック信号ＷＣＬＫ１が活性化し、これによりセクションＤＢａ及びセクションＤＭＢａ上のライトデータＤＱ及びデータマスク信号ＤＭが、次のセクションＤＢｂ及びセクションＤＭＢｂに転送される。
　この間、図２に示した検証回路９０ではＣＲＣ演算が行われているが、演算にはある程度の時間が必要であり、これが完了するのは時刻ｔ１４である。その後、時刻ｔ２１にて２回目のバースト入力が完了すると、データバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上には、次のライトデータＤＱ及びデータマスク信号ＤＭが現れる。
　その後、時刻ｔ２２においてライトクロック信号ＷＣＬＫ１が再び活性化すると、１回目にバースト入力されたライトデータＤＱ（及びデータマスク信号ＤＭ）がセクションＤＢｂ及びセクションＤＭＢｂから次のセクションＤＢｃ及びセクションＤＭＢｃに転送されるとともに、２回目にバースト入力されたライトデータＤＱ（及びデータマスク信号ＤＭ）がセクションＤＢａ及びセクションＤＭＢａから次のセクションＤＢｂ及びセクションＤＭＢｂに転送される。
　この時点においては、既に１回目のライトデータＤＱに対応するＣＲＣ演算が完了しているため、エラー信号ＥＲＲのレベルは確定している。したがって、仮にライトデータＤＱに誤りが含まれている場合には、ラッチ回路Ｌ２２が強制的にリセットされるため、セクションＤＭＢｂ上のデータマスク信号ＤＭはラッチされず、セクションＤＭＢｃには活性レベルのデータマスク信号ＤＭが強制的に出力される。
　また、時刻ｔ２２においてはライトクロック信号ＷＣＬＫ２も活性化しており、これにより、セクションＤＢｄ及びセクションＤＭＢｄ上のライトデータＤＱ及びデータマスク信号ＤＭは、バッファ回路ＢＦ１，ＢＦ２を介してメインアンプ８０に供給される。
　このように、プロトタイプによるエラーコントロール回路７０では、バースト入力が行われる度に活性化するライトクロック信号ＷＣＬＫ１を利用し、これが２回活性化したことに応答して、ライトデータＤＱ及びデータマスク信号ＤＭをメインアンプ８０に供給している。そして、エラー信号ＥＲＲのレベルが確定するのは、ライトクロック信号ＷＣＬＫ１が１回目に活性化した後、２回目に活性化する前のタイミングであることから、エラー信号ＥＲＲが活性レベルである場合には、ラッチ回路Ｌ２２によるラッチ動作は無効化され、活性レベルのデータマスク信号ＤＭが強制的に出力されることになる。これにより、ライトデータＤＱに誤りが含まれている場合、バースト入力された全てのライトデータＤＱの書き込み動作を停止させることが可能となる。
　しかしながら、プロトタイプによるエラーコントロール回路７０では、上述の通り、合計で１４４個のラッチ回路が必要となることから、チップ上の占有面積が大きいという問題がある。以下に説明する本発明の実施形態によるエラーコントロール回路７０ではこの点が改良され、占有面積の縮小が図られている。
　図７は、本発明の第１の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
　図７に示すように、本実施形態によるエラーコントロール回路７０は、ラッチ回路Ｌ１１，Ｌ１２の代わりに１個のラッチ回路Ｌ１０が設けられ、ラッチ回路Ｌ２１，Ｌ２２の代わりに１個のラッチ回路Ｌ２０が設けられるとともに、ワンショットパルス生成回路７１が設けられる点において、図４に示したエラーコントロール回路７０と相違している。ワンショットパルス生成回路７１は、ライトクロック信号ＷＣＬＫ１を受け、その立ち下がりエッジに応答してワンショット信号ＮＳを生成する回路である。ワンショット信号ＮＳは、ラッチ回路Ｌ１０，Ｌ２０のラッチタイミングを決めるタイミング信号として用いられる。その他の点については、図４に示したエラーコントロール回路７０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　かかる構成により、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してライトデータＤＱ及びデータマスク信号ＤＭがラッチされ、その後、ライトクロック信号ＷＣＬＫ２の立ち上がりエッジに応答してライトデータＤＱ及びデータマスク信号ＤＭがメインアンプ８０に供給されることになる。
　図８は、本実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
　図８に示す例においても、図６に示した例と同様、時刻ｔ１０～ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０～ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。
　本実施形態においても、時刻ｔ１１にて１回目のバースト入力が完了し、これによりデータバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上にパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れると、時刻ｔ１２においてライトクロック信号ＷＣＬＫ１がローレベルからハイレベルに変化する。しかしながら、本実施形態においては、ライトクロック信号ＷＣＬＫ１の立ち上がりエッジに応答したラッチ動作は行われず、時刻ｔ１３におけるライトクロック信号ＷＣＬＫ１のハイレベルからローレベルへの変化に応答してラッチ動作が行われる。したがって、本実施形態では、セクションＤＢａ及びセクションＤＭＢａ上のライトデータＤＱ及びデータマスク信号ＤＭが、時刻ｔ１３にて次のセクションＤＢｃ及びセクションＤＭＢｃに転送される。特に限定されるものではないが、時刻ｔ１２～ｔ１３の期間は２クロックサイクルである。
　但し、この時点ではまだＣＲＣ演算が完了しておらず、したがってエラー信号ＥＲＲのレベルは確定していない。しかしながら、この時点ではまだライトクロック信号ＷＣＬＫ２が非活性状態であることから、セクションＤＢｍａ及びセクションＤＭＢｍａには、ライトデータＤＱ及びデータマスク信号ＤＭは転送されない。
　その後、時刻ｔ１４においてエラー信号ＥＲＲのレベルが確定する。したがって、ライトデータＤＱに誤りが含まれている場合には、ラッチ回路Ｌ２０が強制的にリセットされるため、セクションＤＭＢｃ及びＤＭＢｄ上のデータマスク信号ＤＭは、強制的に活性レベルに変化する。
　そして、時刻ｔ２１にてライトクロック信号ＷＣＬＫ２が活性化すると、セクションＤＢｍａ及びセクションＤＭＢｍａにライトデータＤＱ及びデータマスク信号ＤＭが転送され、これらの信号がメインアンプ８０に供給される。
　このように、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答して、ライトデータＤＱ及びデータマスク信号ＤＭをラッチするとともに、ライトクロック信号ＷＣＬＫ２の立ち上がりエッジに応答してこれらの信号をメインアンプ８０に供給している。これにより、データバスＤＢ及びデータマスクバスＤＭＢに挿入すべきラッチ回路の数を図４に示したプロトタイプに比べて半分（７２個）に削減することが可能となる。
　また、本実施形態では、エラー信号ＥＲＲのレベルが確定する前にラッチ回路Ｌ２０によるラッチ動作が行われることから、未確定のデータマスク信号ＤＭがバッファ回路ＢＦ２に供給されるが、バッファ回路ＢＦ２はエラー信号ＥＲＲのレベルが確定した後に活性化することから、メインアンプ８０にはレベルの確定したデータマスク信号ＤＭが正しく供給されることになる。
　尚、本実施形態では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してラッチ回路Ｌ１０，Ｌ２０のラッチ動作を行っているが、これに限らず、セクションＤＢａ，ＤＭＢａにパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れた後、ライトクロック信号ＷＣＬＫ２が活性化する前のタイミングで１回だけ活性化する他の信号に同期してラッチ動作を行っても構わない。この場合も、本実施形態と同様の効果を得ることができる。
　例えば、ライトクロック信号ＷＣＬＫ１の立ち上がりエッジに応答して、ラッチ回路Ｌ１０，Ｌ２０がラッチ動作するよう構成しても構わない。但し、この場合は、ライトクロック信号ＷＣＬＫ２が活性化した後、次のライトデータＤＱに対応してライトクロック信号ＷＣＬＫ１が活性化するまでの期間（時刻ｔ２１～ｔ２２）が短くなるため、本実施形態に比べて転送マージンが減少する。
　或いは、時刻ｔ１４の前後で活性化する別のタイミング信号を生成し、このタイミング信号に応答してラッチ回路Ｌ１０，Ｌ２０がラッチ動作するよう構成しても構わない。但し、この場合は、当該信号を生成するための信号生成回路が必要となる。
　これらの点を考慮すれば、本実施形態のようにライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してラッチ回路Ｌ１０，Ｌ２０がラッチ動作を行うよう構成すれば、回路の追加による面積増加を防止しつつ、転送マージンを十分に確保することが可能となる。
　次に、本発明の第２実施形態について説明する。
　図９は、本発明の第２の実施形態による半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
　図９に示すように、本実施形態においてはエラーコントロール回路７０からメインアンプ８０にライトクロック信号ＷＣＬＫ１ａが供給されている。後述するように、ライトクロック信号ＷＣＬＫ１ａは、ライトクロック信号ＷＣＬＫ１をエラーコントロール回路７０内でバッファリングすることにより得られるタイミング信号である。
　図１０は、本発明の第２の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
　図１０に示すように、本実施形態によるエラーコントロール回路７０は、ラッチ回路Ｌ１０及びマルチプレクサＭＵＸ１が削除されている点において、図７に示したエラーコントロール回路７０と相違している。したがって、データバスＤＢのセクションＤＢａは、バッファ回路ＢＦ１に直接接続されている。本実施形態においては、バッファ回路ＢＦ１がライトクロック信号ＷＣＬＫ１に応答して活性化される。
　また、本実施形態によるエラーコントロール回路７０は、ライトクロック信号ＷＣＬＫ１をバッファリングすることによりライトクロック信号ＷＣＬＫ１ａを出力するバッファ回路ＢＦ０を有している。上述の通り、ライトクロック信号ＷＣＬＫ１ａはメインアンプ８０に供給される。その他の点については、図７に示したエラーコントロール回路７０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　かかる構成により、本実施形態によるエラーコントロール回路７０では、データバスＤＢのセクションＤＢａ上のライトデータＤＱがラッチされることなく、そのままバッファ回路ＢＦ１に供給される。一方、データマスク信号ＤＭについては、第１の実施形態と同様、ラッチ回路Ｌ２０によってラッチされた後にバッファ回路ＢＦ２に供給される。そして、バッファ回路ＢＦ１はライトクロック信号ＷＣＬＫ１に同期して活性化し、バッファ回路ＢＦ２はライトクロック信号ＷＣＬＫ２に同期して活性化することから、本実施形態においては、メインアンプ８０にライトデータＤＱとデータマスク信号ＤＭが入力されるタイミングが相違する。
　図１１は、本実施形態におけるメインアンプ８０の主要部の構成を示すブロック図である。
　図１１に示すように、本実施形態においてはバッファ回路ＢＦ３，ＢＦ４がライトクロック信号ＷＣＬＫ１ａに同期した動作を行い、バッファ回路ＢＦ５，ＢＦ６がライトクロック信号ＷＣＬＫ３に同期した動作を行う。
　図１２は、本実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
　図１２に示す例においても、図６及び図８に示した例と同様、時刻ｔ１０～ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０～ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。
　本実施形態においては、時刻ｔ１１にて１回目のバースト入力が完了し、これによりデータバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上にパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れた後、時刻ｔ１２において活性化するライトクロック信号ＷＣＬＫ１に同期して、ライトデータＤＱがセクションＤＢｍａに転送される。また、ライトクロック信号ＷＣＬＫ１がバッファ回路ＢＦ０に入力されるため、時刻ｔ１２よりも若干遅れた時刻ｔ１２ａにてライトクロック信号ＷＣＬＫ１ａが活性化する。
　図示しないが、データマスク信号ＤＭの転送動作については第１の実施形態と同じであり、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してセクションＤＭＢａ上のデータマスク信号ＤＭが次のセクションＤＭＢｃに転送される。その後、時刻ｔ１４においてエラー信号ＥＲＲのレベルが確定し、ライトデータＤＱに誤りが含まれている場合には、セクションＤＭＢｃ及びＤＭＢｄ上のデータマスク信号ＤＭが強制的に活性レベルに変化する。
　このように、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１に同期したライトデータＤＱのラッチ動作を省略していることから、ラッチ回路の数を８個にまで削減することが可能となる。これは、データバスＤＢ上におけるライトデータＤＱの転送タイミングと、データマスクバスＤＭＢ上におけるデータマスク信号ＤＭの転送タイミングとを分離することによって実現されている。
　図１３は、第２の実施形態の変形例によるエラーコントロール回路７０の構成を示すブロック図である。
　図１３に示す変形例では、ライトデータＤＱの転送クロックとして、ライトクロック信号ＷＣＬＫ１の代わりにワンショット信号ＮＳを用いている。このような構成であっても、第２の実施形態と同じ効果を得ることが可能となる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態では、ＣＲＣ符号を用いてライトデータＤＱを検証しているが、ライトデータＤＱの検証方式についてはこれに限定されるものではない。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　センス回路
１５　　　データコントローラ
１６　　ＦＩＦＯ回路
１６ａ，１６ｂ，１６ｃ　　シリアルパラレル変換回路
１７　　　データ入出力回路
１７ａ，１７ｂ　　入力バッファ
１８　　　ストローブ回路
１９　　　ストローブコントローラ
２１　　　データ入出力端子
２２，２３　　ストローブ端子
２４，２５　　クロック端子
２６　　　クロックイネーブル端子
２７　　　アドレス端子
２８　　　コマンド端子
２９　　　アラート端子
３０，３１　　電源端子
３２　　　データマスク端子
３３　　　ＯＤＴ端子
４０　　　クロックジェネレータ
４１　　　ＤＬＬ回路
４２　　　モードレジスタ
４３　　　コマンドデコーダ
４４　　　コントロールロジック回路
４５　　　出力回路
４６　　　電源回路
５０　　　ロウコントロール回路
５１　　　アドレスバッファ
５２　　　リフレッシュカウンタ
６０　　　カラムコントロール回路
６１　　　アドレスバッファ
６２　　　バーストカウンタ
７０　　　エラーコントロール回路
７１　　　ワンショットパルス生成回路
８０　　　メインアンプ
８１　　　アンプ回路
９０　　　検証回路
ＢＦ０～ＢＦ６　　バッファ回路
ＢＬ　　　ビット線
ＤＢ　　　データバス
ＤＢａ～ＤＢｄ，ＤＢｍａ　　データバスのセクション
ＤＭＢ　　データマスクバス
ＤＭＢａ～ＤＭＢｄ，ＤＭＢｍａ　　データマスクバスのセクション
Ｌ１０～Ｌ１２，Ｌ２０～Ｌ２２　　ラッチ回路
ＭＣ　　　メモリセル
ＭＵＸ１，ＭＵＸ２　　マルチプレクサ
ＳＡ　　　センスアンプ
ＷＬ　　　ワード線

Claims (12)

  1. 　複数ビットからなるライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、
    　データマスク信号を第１のタイミング信号に応答してラッチするとともに、前記エラー信号が活性レベルであることに応答して、ラッチされた前記データマスク信号を活性レベルに変化させるラッチ回路と、
    　前記ラッチ回路にラッチされた前記データマスク信号を第２のタイミング信号に応答して出力するバッファ回路と、
    　前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として、前記ライトデータを内部回路に出力するメインアンプと、を備え、
    　前記第１のタイミング信号は、前記第２のタイミング信号が活性化する前に活性化し、
    　前記第２のタイミング信号は、前記エラー信号のレベルが確定した後に活性化し、
    　前記ラッチ回路と前記バッファ回路との間には、少なくとも前記第１のタイミング信号に同期してラッチ動作を行う他のラッチ回路が介在していないことを特徴とする半導体装置。
  2. 　前記第１のタイミング信号は、前記エラー信号のレベルが確定する前に活性化することを特徴とする請求項１に記載の半導体装置。
  3. 　前記ライトデータを前記メインアンプに転送するデータバスをさらに備え、
    　前記第１のタイミング信号は、前記ライトデータが前記データバスに供給されたタイミングで第１の論理レベルから第２の論理レベルに変化し、その後、別のライトデータが前記データバスに供給される前に前記第２の論理レベルから前記第１の論理レベルに変化することを特徴とする請求項１に記載の半導体装置。
  4. 　前記ラッチ回路は、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記データマスク信号をラッチすることを特徴とする請求項３に記載の半導体装置。
  5. 　前記データバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記ライトデータをラッチする別のラッチ回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
  6. 　前記データバスには、前記第１のタイミング信号に同期して前記ライトデータをラッチする別のラッチ回路が介在していないことを特徴とする請求項４に記載の半導体装置。
  7. 　前記内部回路はメモリセルアレイを含むことを特徴とする請求項１に記載の半導体装置。
  8. 　メインアンプと、
    　複数ビットからなるライトデータを前記メインアンプに転送するデータバスと、
    　データマスク信号を前記メインアンプに転送するデータマスクバスと、
    　前記ライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、
    　前記ライトデータが前記データバスに供給されたタイミングで第１のタイミング信号を第１の論理レベルから第２の論理レベルに変化させ、その後、別のライトデータが前記データバスに供給される前に前記第１のタイミング信号を前記第２の論理レベルから前記第１の論理レベルに変化させる制御回路と、
    　前記データマスクバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して、前記データマスク信号をラッチするラッチ回路と、
    　前記データマスクバスに挿入され、前記ラッチ回路にラッチされた前記データマスク信号を前記メインアンプに出力するバッファ回路と、を備え、
    　前記ラッチ回路は、前記エラー信号が非活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルと同じレベルの前記データマスク信号を前記バッファ回路に出力し、前記エラー信号が活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルに関わらず、前記バッファ回路に出力する前記データマスク信号を強制的に活性レベルとし、
    　前記メインアンプは、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として活性化されることを特徴とする半導体装置。
  9. 　前記データバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記ライトデータをラッチする別のラッチ回路をさらに備えることを特徴とする請求項８に記載の半導体装置。
  10. 　前記データバスには、前記第１のタイミング信号に同期して前記ライトデータをラッチする別のラッチ回路が介在していないことを特徴とする請求項８に記載の半導体装置。
  11. 　前記第１のタイミング信号は、前記エラー信号のレベルが確定する前に前記第２の論理レベルから前記第１の論理レベルに変化することを特徴とする請求項８に記載の半導体装置。
  12. 　前記バッファ回路は、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化した後に活性化する第２のタイミング信号に応答して活性化されることを特徴とする請求項８に記載の半導体装置。
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