JP3572179B2 - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数のメモリセルに並列に多値データを書き込む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の不揮発性半導体記憶装置の進歩は著しく、記憶容量が急速に増大している。そこで、従来と同じ製造プロセスで記憶容量を増大させる方法として、１個のメモリセルに記憶できる情報のビット数を増やす(いわゆる多値化を行う)方法がある。この多値化された不揮発性半導体記憶装置では、メモリセルのしきい値電圧を制御している。上記不揮発性半導体記憶装置は、１つのメモリセルに４値(情報量としては２ビット／セル)を記憶して、メモリセルのしきい値電圧の高い方から順に、データ「０,０」,「０,１」,「１,０」および「１,１」としている。そして、データ「０,０」を消去状態とすると、この消去状態のメモリセルを、データ「０,１」,「１,０」および「１,１」の順により低いしきい値電圧に移すことによって、書き込み動作を行う。なお、消去されたメモリセルのしきい値電圧の方が書き込まれたメモリセルのしきい値電圧より低い不揮発性半導体記憶装置もあるが、本質的には同じである。
【０００３】
このような多値データの書き込みを行う不揮発性半導体記憶装置として、例えばデータ「０,１」,「１,０」および「１,１」の順に夫々別々に書き込み動作とベリファイ動作を行うものが提案されている("A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications" ISSCC96 DIGEST OF TECHNICAL PAPERS,P132〜P133)。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記不揮発性半導体記憶装置では、次の(１)〜(４)の問題がある。
【０００５】
(１) 多値データ毎にべリファイ動作を行うため、このべリファイ動作に要する時間が、例えば１個のメモリセルに４値のデータを記憶する場合では、２値の場合の３倍程度長くなる。
【０００６】
(２) 書き込みおよびベリファイ時のワード線電圧は、ベリファイする多値データのしきい値電圧に合わせて変える必要があるため、ワード線電圧を変化させるための時間が必要となる。
【０００７】
(３) 書き込み時、ビット線に印加する電圧が多値データの値によらず一定であるため、データ「０,１」用に絶対値の小さな負電圧からデータ「１,１」用の絶対値の大きな負電圧までの電圧をワード線に印加するため、多くの書き込みパルスが必要となる。
【０００８】
(４) 同一ワード線に共通に接続されているメモリセルのゲートディスターブの原因となる。
【０００９】
そこで、この発明の目的は、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる不揮発性半導体記憶装置およびその書き込み方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１の不揮発性半導体記憶装置は、ビット線およびワード線により接続された複数の不揮発性メモリセルと、上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データを記憶するラッチ回路と、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを読み出す多値センスアンプと、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとに基づいて、上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加するビット線電圧発生回路とを備え、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴としている。
【００１１】
上記請求項１の不揮発性半導体記憶装置によれば、上記ビット線とワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶し、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す。そして、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込む。このように、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、多値センスアンプは、一定のワード線電圧で、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込みができる。また、書き込む多値データの値にかかわらず、ワード線に一定の電圧を印加するので、ゲートディスターブを低減できる。
【００１２】
また、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みによって、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致すると、上記ビット線電圧発生回路は、選択されたメモリセルのビット線をオープン状態にする。したがって、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００１３】
また、請求項２の不揮発性半導体記憶装置は、請求項１の不揮発性半導体記憶装置において、上記ビット線電圧発生回路は、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記入力多値データを上記メモリセルに書き込むための上記所定電圧を出力することを特徴としている。
【００１４】
上記請求項２の不揮発性半導体記憶装置によれば、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みにより、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、ビット線電圧発生回路は、上記入力多値データを上記メモリセルに書き込むための所定電圧を出力し続ける。したがって、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みを繰り返すとき、書き込みパルスを切り換えるものに比べてビット線電圧発生回路の出力遅れがなく、書き込み時間を高速にできる。
【００１５】
また、請求項３の不揮発性半導体記憶装置の書き込み方法は、ビット線およびワード線により接続された複数の不揮発性メモリセルを有する不揮発性半導体記憶装置の書き込み方法において、上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶する第１ステップと、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す第２ステップと、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加する第３ステップと、上記ビット線電圧発生回路により上記所定電圧を上記ビット線に印加した状態で、上記ワード線に一定の書き込み電圧を印加することによって、上記メモリセルに上記入力多値データを書き込む第４ステップとを有し、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記第２,第３および第４ステップを繰り返し、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴としている。
【００１６】
上記請求項３の不揮発性半導体記憶装置の書き込み方法によれば、上記ビット線とワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶し、ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す。そして、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、上記ビット線電圧発生回路により入力多値データをメモリセルに書き込むための所定電圧を上記メモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込む。このように、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、多値センスアンプは、一定のワード線電圧で、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路よりビット線毎に所定電圧を印加できることと、ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加およびメモリセルへの書き込みを繰り返すことによって、書き込み回数の最適化が図れ、少ない書き込み回数で多値データの書き込みができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、ゲートディスターブを低減できる。
【００１７】
また、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みによって、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致すると、上記ビット線電圧発生回路は、選択されたメモリセルのビット線をオープン状態にする。したがって、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００１８】
【発明の実施の形態】
以下、この発明の不揮発性半導体記憶装置およびその書き込み方法を図示の実施の形態により詳細に説明する。
【００１９】
図１,図２はこの発明の実施の一形態の不揮発性半導体記憶装置の回路図であり、図１はビット線電圧発生回路１周辺の回路図を示し、図２は図１に続く多値センスアンプとメモリセル周辺の回路図を示している。なお、この不揮発性半導体記憶装置では、説明の便宜上、メモリセル１個に蓄えるデータを４値(２ビット)とし、メモリセルに電流が流れ始めるしきい値電圧Ｖthの高い方から順にデータ「００」,「０１」,「１０」,「１１」としている。
【００２０】
この不揮発性半導体記憶装置は、プリチャージ信号φpre＃がゲートに接続されたｐチャネルトランジスタ１１を介してインバータＩＶ１,ＩＶ２の入力端子が電源電圧Ｖccにプリチャージされた状態で、内部コラムアドレスｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3により列が選択されると、インバータＩＶ１,ＩＶ２の入力端子が“Ｌow”レベルになる。そうすると、上記インバータＩＶ１,ＩＶ２の出力端子が“Ｈigh”レベルとなり、ｎチャネルトランジスタＴＲ０,ＴＲ１がオンして、データ線ＤＱ0,ＤＱ1をｎチャネルトランジスタＴＲ０,ＴＲ１を介してラッチ回路Ｌatch０,Ｌatch１のラッチノードＱ０,Ｑ１に接続する。上記ラッチ回路Ｌatch０,Ｌatch１のラッチノードＱ０,Ｑ１に、ｎチャネルトランジスタ１５,１６を介してグランドＧＮＤを接続している。
【００２１】
上記ラッチ回路Ｌatch０は、互いに入力端子が相手の出力端子に接続されたインバータＩＶ３,ＩＶ４を有し、インバータＩＶ３の入力端子側がラッチノードＱ０とし、インバータＩＶ４の入力端子側がラッチノードＱ０＃としている。また、上記ラッチ回路Ｌatch１は、互いに入力端子が相手の出力端子に接続されたインバータＩＶ５,ＩＶ６を有し、インバータＩＶ５の入力端子側がラッチノードＱ１とし、インバータＩＶ６の入力端子側がラッチノードＱ１＃としている。なお、上記インバータＩＶ３の入力端子とインバータＩＶ４の出力端子とを、ディスエーブル信号φdisがゲートに接続されたｎチャネルトランジスタ２１を介して接続すると共に、インバータＩＶ５の入力端子とインバータＩＶ６の出力端子とを、ディスエーブル信号φdisがゲートに接続されたｎチャネルトランジスタ２２を介して接続している。上記ラッチ回路Ｌatch０のラッチノードＱ０を、データ転送信号φtrn０＃がゲートに接続されたｐチャネルトランジスタ２５を介して図２に示すセンスアンプＳＡ０のセンスノードＳ０に接続している。また、上記ｐチャネルトランジスタ２５に、データ転送信号φtrn０がゲートに接続されたｎチャネルトランジスタ２３を並列接続している。また、上記ラッチ回路Ｌatch１のラッチノードＱ１を、データ転送信号φtrn１＃がゲートに接続されたｐチャネルトランジスタ２６を介して図２に示すセンスアンプＳＡ１のセンスノードＳ１に接続している。また、上記ｐチャネルトランジスタ２６に、データ転送信号φtrn１がゲートに接続されたｎチャネルトランジスタ２４を並列接続している。
【００２２】
また、上記ラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続し、そのｐチャネルトランジスタＰ01のドレインをビット線電圧供給線ｎｄに夫々接続している。一方、上記ラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続し、そのｐチャネルトランジスタＰ11,Ｐ12のドレインをビット線電圧供給線ｎｄに夫々接続している。上記ｐチャネルトランジスタＰ02のドレインとｐチャネルトランジスタＰ11のソースを接続している。また、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続し、ｐチャネルトランジスタＰ01のソースをｐチャネルトランジスタＰ21のドレインに接続し、ｐチャネルトランジスタＰ02のソースをｐチャネルトランジスタＰ22のドレインに接続している。さらに、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートに夫々接続している。上記ｐチャネルトランジスタＰ31をｐチャネルトランジスタＰ21に並列接続している。上記ｐチャネルトランジスタＰ12のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ1のドレインを接続し、ｎチャネルトランジスタＮ1のソースにｐチャネルトランジスタＰ22のドレインに接続している。さらに、上記ｐチャネルトランジスタＰ21のソースとｐチャネルトランジスタＰ32のソースとを、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインに接続している。このｎチャネルトランジスタＮ2のソースとｐチャネルトランジスタＰ22,Ｐ31のソースとを接続している。上記ｐチャネルトランジスタＰ01,Ｐ02,Ｐ11,Ｐ12,Ｐ21,Ｐ22,Ｐ31,Ｐ32およびｎチャネルトランジスタＮ1,Ｎ2でビット線電圧発生回路１を構成している。上記ｎチャネルトランジスタＮ2のソースをビット線電圧発生回路１の出力ノードｎｐｒｏｇとしている。
【００２３】
また、図２に示すように、互いに入力端子が出力端子に接続されたインバータＩＶ７,ＩＶ８を有するセンスアンプＳＡ０のセンスノードＳ０に、ｎチャネルトランジスタ４１を介して、ビット線ＢＬnを接続し、そのビット線ＢＬnをメモリセルＣＥＬＬ０のドレインに接続している。また、互いに入力端子が出力端子に接続されたインバータＩＶ９,ＩＶ１０を有するセンスアンプＳＡ１のセンスノードＳ１に、ｎチャネルトランジスタ４３を介して、ビット線ＢＬn+2を接続し、そのビット線ＢＬn+2をメモリセルＣＥＬＬ１のドレインに接続している。上記ｎチャネルトランジスタ４１,４３のゲートにビット線切り離し信号φcutを接続している。また、上記ビット線ＢＬnに、ビット線読み出し信号φr0がゲートに接続されたｎチャネルトランジスタ７３を接続する一方、ビット線ＢＬn+2にビット線読み出し信号φr1がゲートに接続されたｎチャネルトランジスタ７５を接続している。上記センスアンプＳＡ０,ＳＡ１と昇圧回路Ｃ0,Ｃ1,Ｃ2とｐチャネルトランジスタ３１,３２およびｎチャネルトランジスタ３３,３４で多値センスアンプを構成している。
【００２４】
上記センスアンプＳＡ０のセンスノードＳ０＃を、ビット線切り離し信号φcutがゲートに接続されたｎチャネルトランジスタ４２とビット線イコライズ信号φeqがゲートに接続されたｎチャネルトランジスタ６１とを介してビットラインＢＬnに接続している。
【００２５】
上記ビット線ＢＬn,ＢＬn+2に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５１,５３を介してプリチャージ電圧Ｖpreを接続している。また、上記ｎチャネルトランジスタ４２,６１間に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５２を介してプリチャージ電圧Ｖpreを接続している。また、上記ｎチャネルトランジスタ４４,６２間に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５４を介してプリチャージ電圧Ｖpreを接続している。
【００２６】
さらに、上記ビット線ＢＬnとビット線ＢＬn+2とを、多値センス用データ転送信号φmtrnがゲートに接続されたｎチャネルトランジスタ６３を介して接続している。上記ｎチャネルトランジスタ６３をオンすることによって、センスアンプＳＡ１によりメモリセルＣＥＥＬ０の読み出しを行うことが可能となる。
【００２７】
また、図１に示すビット線電圧発生回路１の出力ノードｎｐｒｏｇを、ビット線オープン信号Ｖopenがゲートに接続されたｐチャネルトランジスタ７１とビット線書き込み信号φw0がゲートに続されたｎチャネルトランジスタ７４とを介してメモリセルＣＥＬＬ０のソースに夫々接続している。また、上記出力ノードｎｐｒｏｇを、ビット線オープン信号Ｖopenがゲートに接続されたｐチャネルトランジスタ７２とビット線書き込み信号φw1がゲートに接続されたｎチャネルトランジスタ７６とを介してメモリセルＣＥＬＬ１のソースに夫々接続している。
【００２８】
また、上記センスアンプＳＡ０のセンスノードＳ０＃とセンスアンプＳＡ１のセンスノードＳ１との間を容量素子でなる昇圧回路Ｃ１を接続している。
上記センスアンプＳＡ０のセンスノードＳ０とセンスアンプＳＡ１のセンスノードＳ１＃との間を容量素子でなる昇圧回路Ｃ２を接続している。さらに、上記センスアンプＳＡ０のセンスノードＳ０に容量素子でなる昇圧回路Ｃ３を介して昇圧信号φbstを接続すると共に、センスアンプＳＡ１のセンスノードＳ１に容量素子でなる昇圧回路Ｃ４を介して昇圧信号φbstを接続している。
【００２９】
ここで、上記センスアンプＳＡ０,ＳＡ１のセンス感度を△Ｖとした場合、昇圧回路Ｃ３,Ｃ４は、センスアンプＳＡ０,ＳＡ１の電圧センス側の入力ノードＳ０,Ｓ１の電圧を３△Ｖだけ昇圧する。これに対して、昇圧回路Ｃ２は、入力ノードＳ０の電圧が増大すると、センスアンプＳＡ１のリファレンス側の入力ノードＳ１＃の電圧を２△Ｖだけ昇圧する。同様に、昇圧回路Ｃ１は、入力ノードＳ０＃の電圧が増大すると、センスアンプＳＡ１の電圧センス側の入力ノードＳ１の電圧を２△Ｖだけ昇圧する。
【００３０】
なお、図２に示す消去信号φersがゲートに接続され、ドレインに消去電圧Ｖers／Ｖssが接続されたｎチャネルトランジスタ８１,８２は、メモリセルの消去時に用いるもので、ここでは説明を省略する。
【００３１】
上記構成の不揮発性半導体記憶装置では、メモリセルＣＥＬＬ０を構成するトランジスタのゲートにワード線ＷＬ０を介して電圧を印加して、電流が流れるかどうかによって蓄積されている多値データを判定する。ここで、選択されたメモリセルをＣＥＬＬ０とし、ワード線ＷＬ０に読み出しパルス(一定電圧)と書き込みパルス(一定電圧)が印加される。
【００３２】
以下、図３,図４のタイミングチャートに従って、書き込み動作とベリファイ動作について説明する。ここで、上記プリチャージ信号φpreのレベルはグランドＧＮＤとなっており、ｎチャネルトランジスタＴＲ０,ＴＲ１はオフとしている。また、上記ディスエーブル信号φdisのレベルを電源電圧Ｖccとし、リセット信号φrstを“Ｈigh”レベルとして、ｎチャネルトランジスタ１５,１６をオンし、ラッチ回路Ｌatch０,Ｌatch１をリセットしている。また、上記ビット線プリチャージ信号φpreとビット線イコライズ信号φeqとを“Ｈigh”レベルとして、ビット線ＢＬn〜ＢＬn+3をプリチャージ電圧Ｖpreに充電している。
【００３３】
(1) 入力多値データのロード
まず、２ビットの入力多値データがデータ線ＤＱ0,ＤＱ1に与えられ、時点ｔ0でプリチャージ信号φpre＃を“Ｈigh”レベルとし、ディスエーブル信号φdisを“Ｌow”レベルとしてから、時点ｔ1で内部コラムアドレスｙ0−ｙ15を確定する。そうすると、コラム選択用トランジスタＴＲ0,ＴＲ1がオンして、ラッチ回路Ｌatch０,Ｌatch１にデータ線ＤＱ0,ＤＱ1のデータをロードする。
【００３４】
そして、時点ｔ3でディスエーブル信号φdisを“Ｈigh”レベルにして、データ線ＤＱ0,ＤＱ1のデータをラッチし、内部コラムアドレス信号ｙ0−ｙ15を元に戻し、時点ｔ4でプリチャージ信号φpre＃を“Ｌow”レベルに戻して、コラム選択用トランジスタＴＲ0,ＴＲ1をオフする。
【００３５】
(2) メモリセルからの読み出し
次に、上記ラッチ回路Ｌatch０,Ｌatch１に入力多値データがロードされた時点ｔ2で、ビット線読み出し信号φr0と多値センス用データ転送信号φmtrnとを“Ｈigh”レベルにして、メモリセルＣＥＬＬ０のビット線ＢＬnを選択し、その後、時点ｔ3でビット線プリチャージ信号φpreとビット線イコライズ信号φeqとを“Ｌow”レベルにして、ビット線ＢＬへのプリチャージを止める。
【００３６】
次に、時点ｔ4でワード線ＷＬ０を“Ｈigh”レベルに立ち上げて、一定時間後の時点ｔ5でビット線切り離し信号φcut,多値センス用データ転送信号φmtrnおよびビット線読み出し信号φr0を“Ｌow”レベルにして、センスノードＳ０,Ｓ１をビット線ＢＬnから切り離す。
【００３７】
その後、時点ｔ6で昇圧信号φbstを“Ｈigh”レベルにして、センスノードＳ０,Ｓ１を昇圧後、時点ｔ7でＰ−ｃｈセンス信号φsep０＃を“Ｌow”レベルにして、センスアンプＳＡ０を動作させる。なお、時点ｔ4〜ｔ6までの間、読み出しパルスをワード線ＷＬ０に印加する。
【００３８】
数ｎｓｅｃ後の時点ｔ8で、Ｐ−ｃｈセンス信号φsep１＃を“Ｌow”レベルにして、センスアンプＳＡ１も動作させ、その後、時点ｔ9でＮ−ｃｈセンス信号φsen０,φsen１を“Ｈigh”レベルにして、センス結果を確定する。
【００３９】
このとき、メモリセルＣＥＬＬ０が消去状態(情報「０,０」)であれば、図４(a),(b)に示すように、センスノードＳ０,Ｓ１は共に“Ｈigh”レベルとなり、センスノードＳ０＃,Ｓ１＃は共に“Ｌow”レベルとなる。
【００４０】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「０,１」であれば、図４(c),(d)に示すように、センスノードＳ０は“Ｈigh”レベル、センスノードＳ０＃は“Ｌow”レベル、センスノードＳ１は“Ｌow”レベル、センスノードＳ１＃は“Ｈigh”レベルとなる。
【００４１】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「１,０」であれば、図４(e),(f)に示すように、センスノードＳ０は“Ｌow”レベル、センスノードＳ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｈigh”レベル、センスノードＳ１＃は“Ｌow”レベルとなる。
【００４２】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「１,１」であれば、図４(g),(h)に示すように、センスノードＳ０は“Ｌow”レベル、センスノードＳ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｌow”レベル、センスノードＳ１＃は“Ｈigh”レベルとなる。
【００４３】
そうして、上記ワード線ＷＬ０は、図示していないがＧＮＤレベルに戻す(ビット線をセンスノードからカットした後はいつでもよい)。なお、上記メモリセルＣＥＬＬ０の読み出し時、ビット線ＢＬn+2はＧＮＤレベルである。
【００４４】
以下、上記メモリセルＣＥＬＬ０の保持情報を読み出しについて詳細に説明する。なお、センスアンプＳＡ０,ＳＡ１を構成するバッファＩＶ７〜ＩＶ１０は、図示していないが、コンプリメンタリ接続されたｐチャネルトランジスタとｎチャネルトランジスタで構成されている。
【００４５】
まず、メモリセルＣＥＬＬ０が選択されて、センスアンプＳＡ０,ＳＡ１の入力ノードＳ０,Ｓ１の電圧が選択メモリセルＣＥＬＬ０の保持情報に応じた電圧だけプリチャージ電圧Ｖpreよりも低下した後、昇圧回路Ｃ３,Ｃ４の動作によって入力ノードＳ０,Ｓ１の電圧を最大ディスチャージ電圧の１／２(３△Ｖ)だけ昇圧する。そして、センスアンプＳＡ０のｐチャネルトランジスタ(図示せず)のみを動作させる。そうすると、
入力ノードＳ０の電圧＞入力ノードＳ１の電圧
の場合は、昇圧回路Ｃ２の動作によって、センスアンプＳＡ１のリファレンス側の入力ノードＳ１＃の電圧が２△Ｖだけ昇圧される。一方、
入力ノードＳ０の電圧＜入力ノードＳ１の電圧
の場合は、昇圧回路Ｃ１の動作によって、センスアンプＳＡ１の電圧センス側の入力ノードＳ１の電圧が２△Ｖだけ昇圧される。そうした後に、センスアンプＳＡ１のｐチャネルトランジスタ(図示せず)を動作させると共に、センスアンプＳＡ０,ＳＡ１のｎチャネルトランジスタ(図示せず)を動作させて、上記メモリセルＣＥＬＬ０の保持情報「００」,「０１」,「１０」,「１１」を識別する。
【００４６】
(3) ビット線への電圧印加
次に、時点ｔ10でビット線書き込み信号φw0を“Ｈigh”レベルにして、メモリセルＣＥＬＬ０を選択し、ビット線電圧供給線ｎｄに電圧Ｖｄ(代表値６Ｖ)を印加する。そうすると、表１に示すように、ラッチノードＱ０＃,Ｑ１＃とセンスノードＳ０＃,Ｓ１＃の状態によって、ビット線電圧発生回路１の出力ノードｎｐｒｏｇが所定電圧か、または、オープン状態となる。
【表１】
上記表１のしきい値電圧Ｖthは、図１のｎチャネルトランジスタＮ１,Ｎ２のしきい値電圧を表している。表１に示すように、書き込みデータ「０,０」のとき、出力ノードｎｐｒｏｇがオープン状態、データ「０,１」のとき、出力ノードｎｐｒｏｇが(Ｖｄ−２Ｖth)、データ「１,０」のとき、出力ノードｎｐｒｏｇが(Ｖｄ−Ｖth)、データ「１,１」のとき、出力ノードｎｐｒｏｇが(Ｖｄ＝６Ｖ)となり、出力ノードｎｐｒｏｇの電圧をメモリセルＣＥＬＬ０につながるビット線ＢＬn+1に印加する。
【００４７】
(4) 書き込みパルスの印加
次に、ワード線ＷＬ０に負電圧Ｖneg(代表値−９Ｖ)の書き込みパルスを時点ｔ12〜ｔ13の間の一定時間(代表値１μｓｅｃ)印加することによって、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが下がる。このとき、上記メモリセルＣＥＬＬ０のビット線ＢＬn+1に所定電圧(出力ノードｎｐｒｏｇ)が印加されて、メモリセルＣＥＬＬ０のフローティングゲートからビット線ＢＬn+1に電子が引き抜かれる。
【００４８】
(5) 書き込み動作とベリファイ動作
そこで、(2)の「メモリセルの読み出し」に戻り、メモリセルＣＥＬＬ０の書き込みが終了するまで、すなわち、ラッチノードＱ０＃とセンスノードＳ０の値が一致し、ラッチノードＱ１＃とセンスノードＳ１の値が一致するまで、(2)「メモリセルの読み出し」〜(4)「書き込みパルスの印加」の動作を繰り返す。
【００４９】
上記ラッチノードＱ０＃とセンスノードＳ０の値を比較し、ラッチノードＱ１＃とセンスノードＳ１の値を比較する理由は、外部から入力される２ビットの入力データが、メモリセルがセンスした出力データに対して反転しているからである。
【００５０】
こうして、メモリセルに正しくデータが書き込まれるまで、ビット線に電圧を与え続けて、書き込み動作とベリファイ動作を行う。そして、正しく多値データがメモリセルに書き込まれると、ビット線はオープン状態となって、ビット線に電圧は印加されなくなる。
【００５１】
なお、図１,図２に示す不揮発性半導体記憶装置では、多値センスアンプを構成するセンスアンプＳＡ１は、メモリセルＣＥＬＬ０,ＣＥＬＬ１に兼用されているため、偶数または奇数のメモリセルに対して並列に書き込み動作とベリファイ動作するが、多値センスアンプをメモリセル毎に設けることによって、同一ワード線に接続されている全てのメモリセルに対して並列に書き込みおよびベリファイすることができる。
【００５２】
このように、上記不揮発性半導体記憶装置は、センスアンプＳＡ０,ＳＡ１と昇圧回路Ｃ0,Ｃ1,Ｃ2とｐチャネルトランジスタ３１,３２およびｎチャネルトランジスタ３３,３４で構成された多値センスアンプによって、同一ワード線に接続された複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、ワード線に一定の読み出し電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路１によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込みを行うことが可能になる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定の書き込み電圧Ｖnegを印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００５３】
また、上記(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加によって、ラッチ回路Ｌatch０,Ｌatch１に記憶された入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０から読み出された多値データを表すセンスノードＳ０＃,Ｓ１＃とが一致すると、ビット線電圧発生回路１は、選択されたメモリセルＣＥＬＬ０のビット線ＢＬnをオープン状態にする。したがって、同一ワード線ＷＬ０に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００５４】
また、上記(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加により、上記メモリセルに入力多値データが正しく書き込まれて、ラッチ回路Ｌatch０,Ｌatch１に記憶された入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０から読み出された多値データを表すセンスノードＳ０＃,Ｓ１＃とが一致するまで、ビット線電圧発生回路１は、メモリセルに接続されたビット線に印加する所定電圧を出力するので、(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加を繰り返しても、ビット線電圧発生回路１の出力遅れがなく、高速な書き込みができる。
【００５５】
なお、上記実施の形態では、図１に示すビット線電圧発生回路１を用いたが、ビット線電圧発生回路はこれに限らず、入力データとセンス結果から、表１に示す電圧が発生する回路であればよい。
【００５６】
例えば、図５に示すように、図１に示すビット線電圧発生回路１の構成素子と同一の構成素子を用いて、各構成素子の接続を変えたものでもよい。すなわち、図５に示すビット線電圧発生回路は、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のドレインにビット線電圧供給線ｎｄを接続している。また、図１に示すラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続している。上記ｐチャネルトランジスタＰ11,Ｐ12のドレインにビット線電圧供給線ｎｄを夫々接続している。上記ｐチャネルトランジスタＰ11のソースとｐチャネルトランジスタＰ22のドレインを接続している。また、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートを夫々接続している。上記ｐチャネルトランジスタＰ12の各ソースとｐチャネルトランジスタＰ32のドレインを接続し、ｐチャネルトランジスタＰ22,Ｐ31を並列接続している。また、図１に示すラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のソースとｐチャネルトランジスタＰ01のドレインとを接続し、ｐチャネルトランジスタＰ22のソースとｐチャネルトランジスタＰ02のドレインとを接続している。そして、上記ｐチャネルトランジスタＰ32のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ1のドレインを接続し、そのｎチャネルトランジスタＮ1のソースをｐチャネルトランジスタＰ01のソースに接続している。さらに、ｎチャネルトランジスタＮ1のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインを接続し、ｎチャネルトランジスタＮ2のソースをｐチャネルトランジスタＰ02のソースに接続している。上記ｎチャネルトランジスタＮ2のソースをビット線電圧発生回路の出力ノードｎｐｒｏｇとしている。
【００５７】
また、図６に示すように、図１に示すビット線電圧発生回路１の構成素子と同一の構成素子を用いて、各構成素子の接続を変えたもう一つのビット線電圧発生回路でもよい。このビット線電圧発生回路は、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続し、ｐチャネルトランジスタＰ21,Ｐ22のドレインにビット線電圧供給線ｎｄを夫々接続している。また、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートに夫々接続し、ｐチャネルトランジスタＰ32のドレインにビット線電圧供給線ｎｄを接続している。そして、上記ｐチャネルトランジスタＰ22とｐチャネルトランジスタＰ31とを並列に接続している。また、図１に示すラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続している。上記ｐチャネルトランジスタＰ32のソースをｐチャネルトランジスタＰ12のドレインに接続し、上記ｐチャネルトランジスタＰ31のソースをｐチャネルトランジスタＰ11のドレインに接続している。また、図１に示すラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のソースをｐチャネルトランジスタＰ01のドレインに接続し、ｐチャネルトランジスタＰ11のソースをｐチャネルトランジスタＰ02のドレインに接続している。上記ｐチャネルトランジスタＰ12のソースを、ゲートとトレインを接続されたｎチャネルトランジスタＮ1のドレインに接続し、そのｎチャネルトランジスタＮ1のソースとｐチャネルトランジスタＰ01のソースと接続している。さらに、上記ｎチャネルトランジスタＮ1のソースを、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインに接続し、そのｎチャネルトランジスタＮ2のソースをｐチャネルトランジスタＰ02のソースに接続している。このｎチャネルトランジスタＮ2のソースをビット線電圧発生回路の出力ノードｎｐｒｏｇとしている。
【００５８】
また、上記ビット線電圧発生回路は、ｎチャネルトランジスタのみで構成された回路でも実現することができる。
【００５９】
すなわち、図７に示すように、図５のビット線電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６０】
また、図８に示すように、図６のビット線電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６１】
また、図９に示すように、図１のビット線電圧発生回路１のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６２】
さらに、図１０に示すように、図１のビット線電圧発生回路１のｎチャネルトランジスタＮ1,Ｎ2をＭＯＳダイオードＤ１,Ｄ２に代えたものでもよい。
【００６３】
上記実施の形態では、メモリアレイ構成として、ＮＯＲ方式を用いたが、通常のＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型および仮想ＧＮＤ型と呼ばれているアレイ構成にこの発明を適用してよい。また、メモリセルも、スプリットゲート型も含めて全てのフラッシュメモリ等の不揮発性半導体記憶装置にこの発明を適用することができる。
【００６４】
また、上記実施の形態では、１個のメモリセルに蓄えるデータを４値(２ビット)としたが、１個のメモリセルに蓄えるデータはこれに限らず、１個のメモリセルに８値(３ビット)のデータを蓄える不揮発性半導体記憶装置にこの発明を適用してもよい。この場合、８値のデータを読み出す多値センスアンプを用いる。
【００６５】
【発明の効果】
以上より明らかなように、請求項１の発明の不揮発性半導体記憶装置は、ビット線とワード線により選択されたメモリセルに書き込むべき入力多値データをラッチ回路に記憶し、ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出して、ラッチ回路に記憶された入力多値データと多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧をそのメモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込むものであり、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするものである。
【００６６】
したがって、請求項１の発明の不揮発性半導体記憶装置によれば、上記多値センスアンプによって、同一ワード線に接続された複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、上記ワード線に一定の電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込むことができる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００６７】
また、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にするので、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００６８】
また、請求項２の発明の不揮発性半導体記憶装置は、請求項１の不揮発性半導体記憶装置において、上記ビット線電圧発生回路は、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記入力多値データを上記メモリセルに書き込むための上記所定電圧を出力するので、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みを繰り返すとき、書き込みパルスを切り換えるものに比べてビット線電圧発生回路の出力遅れがなく、書き込み時間を高速に行うことができる。
【００６９】
また、請求項３の発明の不揮発性半導体記憶装置の書き込み方法は、ビット線およびワード線により接続された複数の不揮発性メモリセルを有する不揮発性半導体記憶装置の書き込み方法において、上記ビット線と上記ワード線により選択されたメモリセルに書き込むべき入力多値データをラッチ回路に記憶する第１ステップと、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す第２ステップと、上記ラッチ回路に記憶された入力多値データと多値センスアンプにより読み出されたメモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により入力多値データをメモリセルに書き込むための所定電圧をメモリセルに接続されたビット線に印加する第３ステップと、上記ビット線電圧発生回路により所定電圧をビット線に印加した状態で、上記ワード線に一定の書き込み電圧を印加することによって、上記メモリセルに入力多値データを書き込む第４ステップとを有し、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記第２,第３および第４ステップを繰り返すものであり、し、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするものである。
【００７０】
したがって、請求項３の発明の不揮発性半導体記憶装置の書き込み方法によれば、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、ワード線に一定の電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路よりビット線毎に所定電圧を印加できることと、ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加およびメモリセルへの書き込みを繰り返すことによって、書き込み回数の最適化が図れ、少ない書き込み回数で多値データの書き込みが可能になる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００７１】
また、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された入力多値データと多値センスアンプにより上記メモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするので、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【図面の簡単な説明】
【図１】図１はこの発明の実施の一形態の不揮発性半導体記憶装置のラッチ回路とビット線電圧発生回路の周辺の回路図である。
【図２】図２は図１に続く上記不揮発性半導体記憶装置のセンスアンプとメモリセルの周辺の回路図である。
【図３】図３は上記不揮発性半導体記憶装置の書き込み時のタイミングチャートである。
【図４】図４(a)〜(h)は図３に示す書き込み時の各入力ノードの電圧変化を示す図である。
【図５】図５は上記不揮発性半導体記憶装置のビット線電圧発生回路の他の例を示す回路図である。
【図６】図６は上記不揮発性半導体記憶装置のビット線電圧発生回路の他のもう一つの例を示す回路図である。
【図７】図７は図５のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図８】図８は図６のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図９】図９は図１のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図１０】図１０は図１のビット線電圧発生回路のＮチャンネルトランジスタの代わりにＭＯＳダイオードで構成したビット線電圧発生回路を示す回路図である。
【符号の説明】
φpre＃…プリチャージ信号、
ｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3…内部コラムアドレス信号、
ＤＱ0,ＤＱ1…データ線、
ＴＲ0、ＴＲ1…コラム選択用トランジスタ、
φrst…リセット信号、
Ｌatch０,Ｌatch１…ラッチ回路、
Ｑ０,Ｑ０＃,Ｑ１,Ｑ１＃…ラッチノード、
φtrn０,φtrn０＃,φtrn１,φtrn１＃…データ転送信号、
ｎｄ…ビット線電圧供給線、
Ｐ０１〜Ｐ３２…ｐチャネルトランジスタ、
Ｎ１〜Ｎ２…ｎチャネルトランジスタ、
Ｄ１,Ｄ２…ビット線電圧発生回路を構成するＭＯＳダイオード、
ｎｐｒｏｇ…ビット線電圧発生回路の出力ノード、
φsep０＃,φsep１＃…Ｐ−ｃｈセンス信号、
ＳＡ０,ＳＡ１…センスアンプ、
Ｓ０,Ｓ０＃,Ｓ１,Ｓ１＃…センスノード、
Ｃ0…昇圧容量、
Ｃ1,Ｃ2…多値センス用クロスカップリング容量、
φsen０,φsen１…Ｎ−ｃｈセンス信号、
φbst…昇圧信号、
φcut…ビット線切り離し信号、
Ｖpre…プリチャージ電圧、
φpre…ビット線プリチャージ信号、
φeq…ビット線イコライズ信号、
φmtrn…多値センス用データ転送信号、
Ｖopen…ビット線オープン信号、
φr0,φr1…ビット線からの読み出し信号、
φw0,φw1…ビット線への書き込み信号、
ＷＬ０…ワード線、
Ｖers…消去電圧、
φers…消去信号、
ＣＥＬＬ０,ＣＥＬＬ１…メモリセル、
ＢＬn〜ＢＬn+3…ビット線、
Ｖneg…負電圧。
【発明の属する技術分野】
この発明は、複数のメモリセルに並列に多値データを書き込む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の不揮発性半導体記憶装置の進歩は著しく、記憶容量が急速に増大している。そこで、従来と同じ製造プロセスで記憶容量を増大させる方法として、１個のメモリセルに記憶できる情報のビット数を増やす(いわゆる多値化を行う)方法がある。この多値化された不揮発性半導体記憶装置では、メモリセルのしきい値電圧を制御している。上記不揮発性半導体記憶装置は、１つのメモリセルに４値(情報量としては２ビット／セル)を記憶して、メモリセルのしきい値電圧の高い方から順に、データ「０,０」,「０,１」,「１,０」および「１,１」としている。そして、データ「０,０」を消去状態とすると、この消去状態のメモリセルを、データ「０,１」,「１,０」および「１,１」の順により低いしきい値電圧に移すことによって、書き込み動作を行う。なお、消去されたメモリセルのしきい値電圧の方が書き込まれたメモリセルのしきい値電圧より低い不揮発性半導体記憶装置もあるが、本質的には同じである。
【０００３】
このような多値データの書き込みを行う不揮発性半導体記憶装置として、例えばデータ「０,１」,「１,０」および「１,１」の順に夫々別々に書き込み動作とベリファイ動作を行うものが提案されている("A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications" ISSCC96 DIGEST OF TECHNICAL PAPERS,P132〜P133)。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記不揮発性半導体記憶装置では、次の(１)〜(４)の問題がある。
【０００５】
(１) 多値データ毎にべリファイ動作を行うため、このべリファイ動作に要する時間が、例えば１個のメモリセルに４値のデータを記憶する場合では、２値の場合の３倍程度長くなる。
【０００６】
(２) 書き込みおよびベリファイ時のワード線電圧は、ベリファイする多値データのしきい値電圧に合わせて変える必要があるため、ワード線電圧を変化させるための時間が必要となる。
【０００７】
(３) 書き込み時、ビット線に印加する電圧が多値データの値によらず一定であるため、データ「０,１」用に絶対値の小さな負電圧からデータ「１,１」用の絶対値の大きな負電圧までの電圧をワード線に印加するため、多くの書き込みパルスが必要となる。
【０００８】
(４) 同一ワード線に共通に接続されているメモリセルのゲートディスターブの原因となる。
【０００９】
そこで、この発明の目的は、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる不揮発性半導体記憶装置およびその書き込み方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１の不揮発性半導体記憶装置は、ビット線およびワード線により接続された複数の不揮発性メモリセルと、上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データを記憶するラッチ回路と、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを読み出す多値センスアンプと、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとに基づいて、上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加するビット線電圧発生回路とを備え、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴としている。
【００１１】
上記請求項１の不揮発性半導体記憶装置によれば、上記ビット線とワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶し、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す。そして、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込む。このように、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、多値センスアンプは、一定のワード線電圧で、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込みができる。また、書き込む多値データの値にかかわらず、ワード線に一定の電圧を印加するので、ゲートディスターブを低減できる。
【００１２】
また、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みによって、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致すると、上記ビット線電圧発生回路は、選択されたメモリセルのビット線をオープン状態にする。したがって、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００１３】
また、請求項２の不揮発性半導体記憶装置は、請求項１の不揮発性半導体記憶装置において、上記ビット線電圧発生回路は、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記入力多値データを上記メモリセルに書き込むための上記所定電圧を出力することを特徴としている。
【００１４】
上記請求項２の不揮発性半導体記憶装置によれば、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みにより、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、ビット線電圧発生回路は、上記入力多値データを上記メモリセルに書き込むための所定電圧を出力し続ける。したがって、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みを繰り返すとき、書き込みパルスを切り換えるものに比べてビット線電圧発生回路の出力遅れがなく、書き込み時間を高速にできる。
【００１５】
また、請求項３の不揮発性半導体記憶装置の書き込み方法は、ビット線およびワード線により接続された複数の不揮発性メモリセルを有する不揮発性半導体記憶装置の書き込み方法において、上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶する第１ステップと、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す第２ステップと、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加する第３ステップと、上記ビット線電圧発生回路により上記所定電圧を上記ビット線に印加した状態で、上記ワード線に一定の書き込み電圧を印加することによって、上記メモリセルに上記入力多値データを書き込む第４ステップとを有し、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記第２,第３および第４ステップを繰り返し、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴としている。
【００１６】
上記請求項３の不揮発性半導体記憶装置の書き込み方法によれば、上記ビット線とワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶し、ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す。そして、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、上記ビット線電圧発生回路により入力多値データをメモリセルに書き込むための所定電圧を上記メモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込む。このように、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、多値センスアンプは、一定のワード線電圧で、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路よりビット線毎に所定電圧を印加できることと、ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加およびメモリセルへの書き込みを繰り返すことによって、書き込み回数の最適化が図れ、少ない書き込み回数で多値データの書き込みができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、ゲートディスターブを低減できる。
【００１７】
また、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みによって、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致すると、上記ビット線電圧発生回路は、選択されたメモリセルのビット線をオープン状態にする。したがって、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００１８】
【発明の実施の形態】
以下、この発明の不揮発性半導体記憶装置およびその書き込み方法を図示の実施の形態により詳細に説明する。
【００１９】
図１,図２はこの発明の実施の一形態の不揮発性半導体記憶装置の回路図であり、図１はビット線電圧発生回路１周辺の回路図を示し、図２は図１に続く多値センスアンプとメモリセル周辺の回路図を示している。なお、この不揮発性半導体記憶装置では、説明の便宜上、メモリセル１個に蓄えるデータを４値(２ビット)とし、メモリセルに電流が流れ始めるしきい値電圧Ｖthの高い方から順にデータ「００」,「０１」,「１０」,「１１」としている。
【００２０】
この不揮発性半導体記憶装置は、プリチャージ信号φpre＃がゲートに接続されたｐチャネルトランジスタ１１を介してインバータＩＶ１,ＩＶ２の入力端子が電源電圧Ｖccにプリチャージされた状態で、内部コラムアドレスｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3により列が選択されると、インバータＩＶ１,ＩＶ２の入力端子が“Ｌow”レベルになる。そうすると、上記インバータＩＶ１,ＩＶ２の出力端子が“Ｈigh”レベルとなり、ｎチャネルトランジスタＴＲ０,ＴＲ１がオンして、データ線ＤＱ0,ＤＱ1をｎチャネルトランジスタＴＲ０,ＴＲ１を介してラッチ回路Ｌatch０,Ｌatch１のラッチノードＱ０,Ｑ１に接続する。上記ラッチ回路Ｌatch０,Ｌatch１のラッチノードＱ０,Ｑ１に、ｎチャネルトランジスタ１５,１６を介してグランドＧＮＤを接続している。
【００２１】
上記ラッチ回路Ｌatch０は、互いに入力端子が相手の出力端子に接続されたインバータＩＶ３,ＩＶ４を有し、インバータＩＶ３の入力端子側がラッチノードＱ０とし、インバータＩＶ４の入力端子側がラッチノードＱ０＃としている。また、上記ラッチ回路Ｌatch１は、互いに入力端子が相手の出力端子に接続されたインバータＩＶ５,ＩＶ６を有し、インバータＩＶ５の入力端子側がラッチノードＱ１とし、インバータＩＶ６の入力端子側がラッチノードＱ１＃としている。なお、上記インバータＩＶ３の入力端子とインバータＩＶ４の出力端子とを、ディスエーブル信号φdisがゲートに接続されたｎチャネルトランジスタ２１を介して接続すると共に、インバータＩＶ５の入力端子とインバータＩＶ６の出力端子とを、ディスエーブル信号φdisがゲートに接続されたｎチャネルトランジスタ２２を介して接続している。上記ラッチ回路Ｌatch０のラッチノードＱ０を、データ転送信号φtrn０＃がゲートに接続されたｐチャネルトランジスタ２５を介して図２に示すセンスアンプＳＡ０のセンスノードＳ０に接続している。また、上記ｐチャネルトランジスタ２５に、データ転送信号φtrn０がゲートに接続されたｎチャネルトランジスタ２３を並列接続している。また、上記ラッチ回路Ｌatch１のラッチノードＱ１を、データ転送信号φtrn１＃がゲートに接続されたｐチャネルトランジスタ２６を介して図２に示すセンスアンプＳＡ１のセンスノードＳ１に接続している。また、上記ｐチャネルトランジスタ２６に、データ転送信号φtrn１がゲートに接続されたｎチャネルトランジスタ２４を並列接続している。
【００２２】
また、上記ラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続し、そのｐチャネルトランジスタＰ01のドレインをビット線電圧供給線ｎｄに夫々接続している。一方、上記ラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続し、そのｐチャネルトランジスタＰ11,Ｐ12のドレインをビット線電圧供給線ｎｄに夫々接続している。上記ｐチャネルトランジスタＰ02のドレインとｐチャネルトランジスタＰ11のソースを接続している。また、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続し、ｐチャネルトランジスタＰ01のソースをｐチャネルトランジスタＰ21のドレインに接続し、ｐチャネルトランジスタＰ02のソースをｐチャネルトランジスタＰ22のドレインに接続している。さらに、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートに夫々接続している。上記ｐチャネルトランジスタＰ31をｐチャネルトランジスタＰ21に並列接続している。上記ｐチャネルトランジスタＰ12のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ1のドレインを接続し、ｎチャネルトランジスタＮ1のソースにｐチャネルトランジスタＰ22のドレインに接続している。さらに、上記ｐチャネルトランジスタＰ21のソースとｐチャネルトランジスタＰ32のソースとを、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインに接続している。このｎチャネルトランジスタＮ2のソースとｐチャネルトランジスタＰ22,Ｐ31のソースとを接続している。上記ｐチャネルトランジスタＰ01,Ｐ02,Ｐ11,Ｐ12,Ｐ21,Ｐ22,Ｐ31,Ｐ32およびｎチャネルトランジスタＮ1,Ｎ2でビット線電圧発生回路１を構成している。上記ｎチャネルトランジスタＮ2のソースをビット線電圧発生回路１の出力ノードｎｐｒｏｇとしている。
【００２３】
また、図２に示すように、互いに入力端子が出力端子に接続されたインバータＩＶ７,ＩＶ８を有するセンスアンプＳＡ０のセンスノードＳ０に、ｎチャネルトランジスタ４１を介して、ビット線ＢＬnを接続し、そのビット線ＢＬnをメモリセルＣＥＬＬ０のドレインに接続している。また、互いに入力端子が出力端子に接続されたインバータＩＶ９,ＩＶ１０を有するセンスアンプＳＡ１のセンスノードＳ１に、ｎチャネルトランジスタ４３を介して、ビット線ＢＬn+2を接続し、そのビット線ＢＬn+2をメモリセルＣＥＬＬ１のドレインに接続している。上記ｎチャネルトランジスタ４１,４３のゲートにビット線切り離し信号φcutを接続している。また、上記ビット線ＢＬnに、ビット線読み出し信号φr0がゲートに接続されたｎチャネルトランジスタ７３を接続する一方、ビット線ＢＬn+2にビット線読み出し信号φr1がゲートに接続されたｎチャネルトランジスタ７５を接続している。上記センスアンプＳＡ０,ＳＡ１と昇圧回路Ｃ0,Ｃ1,Ｃ2とｐチャネルトランジスタ３１,３２およびｎチャネルトランジスタ３３,３４で多値センスアンプを構成している。
【００２４】
上記センスアンプＳＡ０のセンスノードＳ０＃を、ビット線切り離し信号φcutがゲートに接続されたｎチャネルトランジスタ４２とビット線イコライズ信号φeqがゲートに接続されたｎチャネルトランジスタ６１とを介してビットラインＢＬnに接続している。
【００２５】
上記ビット線ＢＬn,ＢＬn+2に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５１,５３を介してプリチャージ電圧Ｖpreを接続している。また、上記ｎチャネルトランジスタ４２,６１間に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５２を介してプリチャージ電圧Ｖpreを接続している。また、上記ｎチャネルトランジスタ４４,６２間に、ビット線プリチャージ信号φpreがゲートに接続されたｎチャネルトランジスタ５４を介してプリチャージ電圧Ｖpreを接続している。
【００２６】
さらに、上記ビット線ＢＬnとビット線ＢＬn+2とを、多値センス用データ転送信号φmtrnがゲートに接続されたｎチャネルトランジスタ６３を介して接続している。上記ｎチャネルトランジスタ６３をオンすることによって、センスアンプＳＡ１によりメモリセルＣＥＥＬ０の読み出しを行うことが可能となる。
【００２７】
また、図１に示すビット線電圧発生回路１の出力ノードｎｐｒｏｇを、ビット線オープン信号Ｖopenがゲートに接続されたｐチャネルトランジスタ７１とビット線書き込み信号φw0がゲートに続されたｎチャネルトランジスタ７４とを介してメモリセルＣＥＬＬ０のソースに夫々接続している。また、上記出力ノードｎｐｒｏｇを、ビット線オープン信号Ｖopenがゲートに接続されたｐチャネルトランジスタ７２とビット線書き込み信号φw1がゲートに接続されたｎチャネルトランジスタ７６とを介してメモリセルＣＥＬＬ１のソースに夫々接続している。
【００２８】
また、上記センスアンプＳＡ０のセンスノードＳ０＃とセンスアンプＳＡ１のセンスノードＳ１との間を容量素子でなる昇圧回路Ｃ１を接続している。
上記センスアンプＳＡ０のセンスノードＳ０とセンスアンプＳＡ１のセンスノードＳ１＃との間を容量素子でなる昇圧回路Ｃ２を接続している。さらに、上記センスアンプＳＡ０のセンスノードＳ０に容量素子でなる昇圧回路Ｃ３を介して昇圧信号φbstを接続すると共に、センスアンプＳＡ１のセンスノードＳ１に容量素子でなる昇圧回路Ｃ４を介して昇圧信号φbstを接続している。
【００２９】
ここで、上記センスアンプＳＡ０,ＳＡ１のセンス感度を△Ｖとした場合、昇圧回路Ｃ３,Ｃ４は、センスアンプＳＡ０,ＳＡ１の電圧センス側の入力ノードＳ０,Ｓ１の電圧を３△Ｖだけ昇圧する。これに対して、昇圧回路Ｃ２は、入力ノードＳ０の電圧が増大すると、センスアンプＳＡ１のリファレンス側の入力ノードＳ１＃の電圧を２△Ｖだけ昇圧する。同様に、昇圧回路Ｃ１は、入力ノードＳ０＃の電圧が増大すると、センスアンプＳＡ１の電圧センス側の入力ノードＳ１の電圧を２△Ｖだけ昇圧する。
【００３０】
なお、図２に示す消去信号φersがゲートに接続され、ドレインに消去電圧Ｖers／Ｖssが接続されたｎチャネルトランジスタ８１,８２は、メモリセルの消去時に用いるもので、ここでは説明を省略する。
【００３１】
上記構成の不揮発性半導体記憶装置では、メモリセルＣＥＬＬ０を構成するトランジスタのゲートにワード線ＷＬ０を介して電圧を印加して、電流が流れるかどうかによって蓄積されている多値データを判定する。ここで、選択されたメモリセルをＣＥＬＬ０とし、ワード線ＷＬ０に読み出しパルス(一定電圧)と書き込みパルス(一定電圧)が印加される。
【００３２】
以下、図３,図４のタイミングチャートに従って、書き込み動作とベリファイ動作について説明する。ここで、上記プリチャージ信号φpreのレベルはグランドＧＮＤとなっており、ｎチャネルトランジスタＴＲ０,ＴＲ１はオフとしている。また、上記ディスエーブル信号φdisのレベルを電源電圧Ｖccとし、リセット信号φrstを“Ｈigh”レベルとして、ｎチャネルトランジスタ１５,１６をオンし、ラッチ回路Ｌatch０,Ｌatch１をリセットしている。また、上記ビット線プリチャージ信号φpreとビット線イコライズ信号φeqとを“Ｈigh”レベルとして、ビット線ＢＬn〜ＢＬn+3をプリチャージ電圧Ｖpreに充電している。
【００３３】
(1) 入力多値データのロード
まず、２ビットの入力多値データがデータ線ＤＱ0,ＤＱ1に与えられ、時点ｔ0でプリチャージ信号φpre＃を“Ｈigh”レベルとし、ディスエーブル信号φdisを“Ｌow”レベルとしてから、時点ｔ1で内部コラムアドレスｙ0−ｙ15を確定する。そうすると、コラム選択用トランジスタＴＲ0,ＴＲ1がオンして、ラッチ回路Ｌatch０,Ｌatch１にデータ線ＤＱ0,ＤＱ1のデータをロードする。
【００３４】
そして、時点ｔ3でディスエーブル信号φdisを“Ｈigh”レベルにして、データ線ＤＱ0,ＤＱ1のデータをラッチし、内部コラムアドレス信号ｙ0−ｙ15を元に戻し、時点ｔ4でプリチャージ信号φpre＃を“Ｌow”レベルに戻して、コラム選択用トランジスタＴＲ0,ＴＲ1をオフする。
【００３５】
(2) メモリセルからの読み出し
次に、上記ラッチ回路Ｌatch０,Ｌatch１に入力多値データがロードされた時点ｔ2で、ビット線読み出し信号φr0と多値センス用データ転送信号φmtrnとを“Ｈigh”レベルにして、メモリセルＣＥＬＬ０のビット線ＢＬnを選択し、その後、時点ｔ3でビット線プリチャージ信号φpreとビット線イコライズ信号φeqとを“Ｌow”レベルにして、ビット線ＢＬへのプリチャージを止める。
【００３６】
次に、時点ｔ4でワード線ＷＬ０を“Ｈigh”レベルに立ち上げて、一定時間後の時点ｔ5でビット線切り離し信号φcut,多値センス用データ転送信号φmtrnおよびビット線読み出し信号φr0を“Ｌow”レベルにして、センスノードＳ０,Ｓ１をビット線ＢＬnから切り離す。
【００３７】
その後、時点ｔ6で昇圧信号φbstを“Ｈigh”レベルにして、センスノードＳ０,Ｓ１を昇圧後、時点ｔ7でＰ−ｃｈセンス信号φsep０＃を“Ｌow”レベルにして、センスアンプＳＡ０を動作させる。なお、時点ｔ4〜ｔ6までの間、読み出しパルスをワード線ＷＬ０に印加する。
【００３８】
数ｎｓｅｃ後の時点ｔ8で、Ｐ−ｃｈセンス信号φsep１＃を“Ｌow”レベルにして、センスアンプＳＡ１も動作させ、その後、時点ｔ9でＮ−ｃｈセンス信号φsen０,φsen１を“Ｈigh”レベルにして、センス結果を確定する。
【００３９】
このとき、メモリセルＣＥＬＬ０が消去状態(情報「０,０」)であれば、図４(a),(b)に示すように、センスノードＳ０,Ｓ１は共に“Ｈigh”レベルとなり、センスノードＳ０＃,Ｓ１＃は共に“Ｌow”レベルとなる。
【００４０】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「０,１」であれば、図４(c),(d)に示すように、センスノードＳ０は“Ｈigh”レベル、センスノードＳ０＃は“Ｌow”レベル、センスノードＳ１は“Ｌow”レベル、センスノードＳ１＃は“Ｈigh”レベルとなる。
【００４１】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「１,０」であれば、図４(e),(f)に示すように、センスノードＳ０は“Ｌow”レベル、センスノードＳ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｈigh”レベル、センスノードＳ１＃は“Ｌow”レベルとなる。
【００４２】
また、メモリセルＣＥＬＬ０に書き込まれた情報が「１,１」であれば、図４(g),(h)に示すように、センスノードＳ０は“Ｌow”レベル、センスノードＳ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｌow”レベル、センスノードＳ１＃は“Ｈigh”レベルとなる。
【００４３】
そうして、上記ワード線ＷＬ０は、図示していないがＧＮＤレベルに戻す(ビット線をセンスノードからカットした後はいつでもよい)。なお、上記メモリセルＣＥＬＬ０の読み出し時、ビット線ＢＬn+2はＧＮＤレベルである。
【００４４】
以下、上記メモリセルＣＥＬＬ０の保持情報を読み出しについて詳細に説明する。なお、センスアンプＳＡ０,ＳＡ１を構成するバッファＩＶ７〜ＩＶ１０は、図示していないが、コンプリメンタリ接続されたｐチャネルトランジスタとｎチャネルトランジスタで構成されている。
【００４５】
まず、メモリセルＣＥＬＬ０が選択されて、センスアンプＳＡ０,ＳＡ１の入力ノードＳ０,Ｓ１の電圧が選択メモリセルＣＥＬＬ０の保持情報に応じた電圧だけプリチャージ電圧Ｖpreよりも低下した後、昇圧回路Ｃ３,Ｃ４の動作によって入力ノードＳ０,Ｓ１の電圧を最大ディスチャージ電圧の１／２(３△Ｖ)だけ昇圧する。そして、センスアンプＳＡ０のｐチャネルトランジスタ(図示せず)のみを動作させる。そうすると、
入力ノードＳ０の電圧＞入力ノードＳ１の電圧
の場合は、昇圧回路Ｃ２の動作によって、センスアンプＳＡ１のリファレンス側の入力ノードＳ１＃の電圧が２△Ｖだけ昇圧される。一方、
入力ノードＳ０の電圧＜入力ノードＳ１の電圧
の場合は、昇圧回路Ｃ１の動作によって、センスアンプＳＡ１の電圧センス側の入力ノードＳ１の電圧が２△Ｖだけ昇圧される。そうした後に、センスアンプＳＡ１のｐチャネルトランジスタ(図示せず)を動作させると共に、センスアンプＳＡ０,ＳＡ１のｎチャネルトランジスタ(図示せず)を動作させて、上記メモリセルＣＥＬＬ０の保持情報「００」,「０１」,「１０」,「１１」を識別する。
【００４６】
(3) ビット線への電圧印加
次に、時点ｔ10でビット線書き込み信号φw0を“Ｈigh”レベルにして、メモリセルＣＥＬＬ０を選択し、ビット線電圧供給線ｎｄに電圧Ｖｄ(代表値６Ｖ)を印加する。そうすると、表１に示すように、ラッチノードＱ０＃,Ｑ１＃とセンスノードＳ０＃,Ｓ１＃の状態によって、ビット線電圧発生回路１の出力ノードｎｐｒｏｇが所定電圧か、または、オープン状態となる。
【表１】
【００４７】
(4) 書き込みパルスの印加
次に、ワード線ＷＬ０に負電圧Ｖneg(代表値−９Ｖ)の書き込みパルスを時点ｔ12〜ｔ13の間の一定時間(代表値１μｓｅｃ)印加することによって、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが下がる。このとき、上記メモリセルＣＥＬＬ０のビット線ＢＬn+1に所定電圧(出力ノードｎｐｒｏｇ)が印加されて、メモリセルＣＥＬＬ０のフローティングゲートからビット線ＢＬn+1に電子が引き抜かれる。
【００４８】
(5) 書き込み動作とベリファイ動作
そこで、(2)の「メモリセルの読み出し」に戻り、メモリセルＣＥＬＬ０の書き込みが終了するまで、すなわち、ラッチノードＱ０＃とセンスノードＳ０の値が一致し、ラッチノードＱ１＃とセンスノードＳ１の値が一致するまで、(2)「メモリセルの読み出し」〜(4)「書き込みパルスの印加」の動作を繰り返す。
【００４９】
上記ラッチノードＱ０＃とセンスノードＳ０の値を比較し、ラッチノードＱ１＃とセンスノードＳ１の値を比較する理由は、外部から入力される２ビットの入力データが、メモリセルがセンスした出力データに対して反転しているからである。
【００５０】
こうして、メモリセルに正しくデータが書き込まれるまで、ビット線に電圧を与え続けて、書き込み動作とベリファイ動作を行う。そして、正しく多値データがメモリセルに書き込まれると、ビット線はオープン状態となって、ビット線に電圧は印加されなくなる。
【００５１】
なお、図１,図２に示す不揮発性半導体記憶装置では、多値センスアンプを構成するセンスアンプＳＡ１は、メモリセルＣＥＬＬ０,ＣＥＬＬ１に兼用されているため、偶数または奇数のメモリセルに対して並列に書き込み動作とベリファイ動作するが、多値センスアンプをメモリセル毎に設けることによって、同一ワード線に接続されている全てのメモリセルに対して並列に書き込みおよびベリファイすることができる。
【００５２】
このように、上記不揮発性半導体記憶装置は、センスアンプＳＡ０,ＳＡ１と昇圧回路Ｃ0,Ｃ1,Ｃ2とｐチャネルトランジスタ３１,３２およびｎチャネルトランジスタ３３,３４で構成された多値センスアンプによって、同一ワード線に接続された複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、ワード線に一定の読み出し電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路１によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込みを行うことが可能になる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定の書き込み電圧Ｖnegを印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００５３】
また、上記(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加によって、ラッチ回路Ｌatch０,Ｌatch１に記憶された入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０から読み出された多値データを表すセンスノードＳ０＃,Ｓ１＃とが一致すると、ビット線電圧発生回路１は、選択されたメモリセルＣＥＬＬ０のビット線ＢＬnをオープン状態にする。したがって、同一ワード線ＷＬ０に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００５４】
また、上記(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加により、上記メモリセルに入力多値データが正しく書き込まれて、ラッチ回路Ｌatch０,Ｌatch１に記憶された入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０から読み出された多値データを表すセンスノードＳ０＃,Ｓ１＃とが一致するまで、ビット線電圧発生回路１は、メモリセルに接続されたビット線に印加する所定電圧を出力するので、(2)メモリセルからの読み出し,(3)ビット線への電圧印加および(4)書き込みパルスの印加を繰り返しても、ビット線電圧発生回路１の出力遅れがなく、高速な書き込みができる。
【００５５】
なお、上記実施の形態では、図１に示すビット線電圧発生回路１を用いたが、ビット線電圧発生回路はこれに限らず、入力データとセンス結果から、表１に示す電圧が発生する回路であればよい。
【００５６】
例えば、図５に示すように、図１に示すビット線電圧発生回路１の構成素子と同一の構成素子を用いて、各構成素子の接続を変えたものでもよい。すなわち、図５に示すビット線電圧発生回路は、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のドレインにビット線電圧供給線ｎｄを接続している。また、図１に示すラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続している。上記ｐチャネルトランジスタＰ11,Ｐ12のドレインにビット線電圧供給線ｎｄを夫々接続している。上記ｐチャネルトランジスタＰ11のソースとｐチャネルトランジスタＰ22のドレインを接続している。また、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートを夫々接続している。上記ｐチャネルトランジスタＰ12の各ソースとｐチャネルトランジスタＰ32のドレインを接続し、ｐチャネルトランジスタＰ22,Ｐ31を並列接続している。また、図１に示すラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のソースとｐチャネルトランジスタＰ01のドレインとを接続し、ｐチャネルトランジスタＰ22のソースとｐチャネルトランジスタＰ02のドレインとを接続している。そして、上記ｐチャネルトランジスタＰ32のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ1のドレインを接続し、そのｎチャネルトランジスタＮ1のソースをｐチャネルトランジスタＰ01のソースに接続している。さらに、ｎチャネルトランジスタＮ1のソースに、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインを接続し、ｎチャネルトランジスタＮ2のソースをｐチャネルトランジスタＰ02のソースに接続している。上記ｎチャネルトランジスタＮ2のソースをビット線電圧発生回路の出力ノードｎｐｒｏｇとしている。
【００５７】
また、図６に示すように、図１に示すビット線電圧発生回路１の構成素子と同一の構成素子を用いて、各構成素子の接続を変えたもう一つのビット線電圧発生回路でもよい。このビット線電圧発生回路は、図２に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルトランジスタＰ21,Ｐ22のゲートに夫々接続し、ｐチャネルトランジスタＰ21,Ｐ22のドレインにビット線電圧供給線ｎｄを夫々接続している。また、図２に示すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジスタＰ31,Ｐ32のゲートに夫々接続し、ｐチャネルトランジスタＰ32のドレインにビット線電圧供給線ｎｄを接続している。そして、上記ｐチャネルトランジスタＰ22とｐチャネルトランジスタＰ31とを並列に接続している。また、図１に示すラッチ回路Ｌatch１のラッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続している。上記ｐチャネルトランジスタＰ32のソースをｐチャネルトランジスタＰ12のドレインに接続し、上記ｐチャネルトランジスタＰ31のソースをｐチャネルトランジスタＰ11のドレインに接続している。また、図１に示すラッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲートに夫々接続している。上記ｐチャネルトランジスタＰ21のソースをｐチャネルトランジスタＰ01のドレインに接続し、ｐチャネルトランジスタＰ11のソースをｐチャネルトランジスタＰ02のドレインに接続している。上記ｐチャネルトランジスタＰ12のソースを、ゲートとトレインを接続されたｎチャネルトランジスタＮ1のドレインに接続し、そのｎチャネルトランジスタＮ1のソースとｐチャネルトランジスタＰ01のソースと接続している。さらに、上記ｎチャネルトランジスタＮ1のソースを、ゲートとドレインが接続されたｎチャネルトランジスタＮ2のドレインに接続し、そのｎチャネルトランジスタＮ2のソースをｐチャネルトランジスタＰ02のソースに接続している。このｎチャネルトランジスタＮ2のソースをビット線電圧発生回路の出力ノードｎｐｒｏｇとしている。
【００５８】
また、上記ビット線電圧発生回路は、ｎチャネルトランジスタのみで構成された回路でも実現することができる。
【００５９】
すなわち、図７に示すように、図５のビット線電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６０】
また、図８に示すように、図６のビット線電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６１】
また、図９に示すように、図１のビット線電圧発生回路１のｐチャネルトランジスタＰ01〜Ｐ32を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2はそのままとしたものでもよい。
【００６２】
さらに、図１０に示すように、図１のビット線電圧発生回路１のｎチャネルトランジスタＮ1,Ｎ2をＭＯＳダイオードＤ１,Ｄ２に代えたものでもよい。
【００６３】
上記実施の形態では、メモリアレイ構成として、ＮＯＲ方式を用いたが、通常のＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型および仮想ＧＮＤ型と呼ばれているアレイ構成にこの発明を適用してよい。また、メモリセルも、スプリットゲート型も含めて全てのフラッシュメモリ等の不揮発性半導体記憶装置にこの発明を適用することができる。
【００６４】
また、上記実施の形態では、１個のメモリセルに蓄えるデータを４値(２ビット)としたが、１個のメモリセルに蓄えるデータはこれに限らず、１個のメモリセルに８値(３ビット)のデータを蓄える不揮発性半導体記憶装置にこの発明を適用してもよい。この場合、８値のデータを読み出す多値センスアンプを用いる。
【００６５】
【発明の効果】
以上より明らかなように、請求項１の発明の不揮発性半導体記憶装置は、ビット線とワード線により選択されたメモリセルに書き込むべき入力多値データをラッチ回路に記憶し、ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出して、ラッチ回路に記憶された入力多値データと多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧をそのメモリセルに接続されたビット線に印加した後、ワード線に一定の書き込み電圧を印加して、上記メモリセルに入力多値データを書き込むものであり、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするものである。
【００６６】
したがって、請求項１の発明の不揮発性半導体記憶装置によれば、上記多値センスアンプによって、同一ワード線に接続された複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、上記ワード線に一定の電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路によりビット線毎に所定電圧を印加できるため、書き込みパルス回数の最適化が図れ、少ない書き込み回数で多値データの書き込むことができる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００６７】
また、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にするので、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【００６８】
また、請求項２の発明の不揮発性半導体記憶装置は、請求項１の不揮発性半導体記憶装置において、上記ビット線電圧発生回路は、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記入力多値データを上記メモリセルに書き込むための上記所定電圧を出力するので、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加および上記メモリセルへの書き込みを繰り返すとき、書き込みパルスを切り換えるものに比べてビット線電圧発生回路の出力遅れがなく、書き込み時間を高速に行うことができる。
【００６９】
また、請求項３の発明の不揮発性半導体記憶装置の書き込み方法は、ビット線およびワード線により接続された複数の不揮発性メモリセルを有する不揮発性半導体記憶装置の書き込み方法において、上記ビット線と上記ワード線により選択されたメモリセルに書き込むべき入力多値データをラッチ回路に記憶する第１ステップと、上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す第２ステップと、上記ラッチ回路に記憶された入力多値データと多値センスアンプにより読み出されたメモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により入力多値データをメモリセルに書き込むための所定電圧をメモリセルに接続されたビット線に印加する第３ステップと、上記ビット線電圧発生回路により所定電圧をビット線に印加した状態で、上記ワード線に一定の書き込み電圧を印加することによって、上記メモリセルに入力多値データを書き込む第４ステップとを有し、上記ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記第２,第３および第４ステップを繰り返すものであり、し、上記ラッチ回路に記憶された入力多値データと上記多値センスアンプによりメモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするものである。
【００７０】
したがって、請求項３の発明の不揮発性半導体記憶装置の書き込み方法によれば、上記多値センスアンプによって、複数のメモリセルの多値データを一度に読み出せるため、各データ毎にべリファイする必要がなく、また、ワード線に一定の電圧を印加することで、多値センスアンプは、メモリセルから多値データの読み出しができるため、ベリファイ中にワード線電圧を変える必要がない。また、上記ビット線電圧発生回路よりビット線毎に所定電圧を印加できることと、ラッチ回路に記憶された入力多値データと多値センスアンプによりメモリセルから読み出された多値データとが一致するまで、上記メモリセルの読み出しとビット線電圧発生回路によるビット線への電圧印加およびメモリセルへの書き込みを繰り返すことによって、書き込み回数の最適化が図れ、少ない書き込み回数で多値データの書き込みが可能になる。したがって、複数のメモリセルに同時に多値データの書き込み動作とベリファイ動作ができ、多値データを高速に書き込むことができる。また、書き込む多値データの値にかかわらず、ワード線に一定電圧を印加するので、同一ワード線に接続されたメモリセルのゲートディスターブを低減することができる。
【００７１】
また、上記ビット線電圧発生回路は、上記ラッチ回路に記憶された入力多値データと多値センスアンプにより上記メモリセルから読み出された多値データとが一致する場合は、メモリセルに接続されたビット線をオープン状態にするので、同一ワード線に接続された他のメモリセルの書き込みが行われても、入力多値データが正しく書き込まれたメモリセルは、それ以上の書き込みが行われないので、入力多値データをメモリセルに確実に書き込むことができる。
【図面の簡単な説明】
【図１】図１はこの発明の実施の一形態の不揮発性半導体記憶装置のラッチ回路とビット線電圧発生回路の周辺の回路図である。
【図２】図２は図１に続く上記不揮発性半導体記憶装置のセンスアンプとメモリセルの周辺の回路図である。
【図３】図３は上記不揮発性半導体記憶装置の書き込み時のタイミングチャートである。
【図４】図４(a)〜(h)は図３に示す書き込み時の各入力ノードの電圧変化を示す図である。
【図５】図５は上記不揮発性半導体記憶装置のビット線電圧発生回路の他の例を示す回路図である。
【図６】図６は上記不揮発性半導体記憶装置のビット線電圧発生回路の他のもう一つの例を示す回路図である。
【図７】図７は図５のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図８】図８は図６のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図９】図９は図１のビット線電圧発生回路をＮチャンネルトランジスタのみで構成した例を示す回路図である。
【図１０】図１０は図１のビット線電圧発生回路のＮチャンネルトランジスタの代わりにＭＯＳダイオードで構成したビット線電圧発生回路を示す回路図である。
【符号の説明】
φpre＃…プリチャージ信号、
ｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3…内部コラムアドレス信号、
ＤＱ0,ＤＱ1…データ線、
ＴＲ0、ＴＲ1…コラム選択用トランジスタ、
φrst…リセット信号、
Ｌatch０,Ｌatch１…ラッチ回路、
Ｑ０,Ｑ０＃,Ｑ１,Ｑ１＃…ラッチノード、
φtrn０,φtrn０＃,φtrn１,φtrn１＃…データ転送信号、
ｎｄ…ビット線電圧供給線、
Ｐ０１〜Ｐ３２…ｐチャネルトランジスタ、
Ｎ１〜Ｎ２…ｎチャネルトランジスタ、
Ｄ１,Ｄ２…ビット線電圧発生回路を構成するＭＯＳダイオード、
ｎｐｒｏｇ…ビット線電圧発生回路の出力ノード、
φsep０＃,φsep１＃…Ｐ−ｃｈセンス信号、
ＳＡ０,ＳＡ１…センスアンプ、
Ｓ０,Ｓ０＃,Ｓ１,Ｓ１＃…センスノード、
Ｃ0…昇圧容量、
Ｃ1,Ｃ2…多値センス用クロスカップリング容量、
φsen０,φsen１…Ｎ−ｃｈセンス信号、
φbst…昇圧信号、
φcut…ビット線切り離し信号、
Ｖpre…プリチャージ電圧、
φpre…ビット線プリチャージ信号、
φeq…ビット線イコライズ信号、
φmtrn…多値センス用データ転送信号、
Ｖopen…ビット線オープン信号、
φr0,φr1…ビット線からの読み出し信号、
φw0,φw1…ビット線への書き込み信号、
ＷＬ０…ワード線、
Ｖers…消去電圧、
φers…消去信号、
ＣＥＬＬ０,ＣＥＬＬ１…メモリセル、
ＢＬn〜ＢＬn+3…ビット線、
Ｖneg…負電圧。
Claims (3)
- ビット線およびワード線により接続された複数の不揮発性メモリセルと、
上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データを記憶するラッチ回路と、
上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを読み出す多値センスアンプと、
上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとに基づいて、上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加するビット線電圧発生回路とを備え、
上記ビット線電圧発生回路は、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
上記ビット線電圧発生回路は、上記メモリセルに上記入力多値データが正しく書き込まれて、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記入力多値データを上記メモリセルに書き込むための上記所定電圧を出力することを特徴とする不揮発性半導体記憶装置。 - ビット線およびワード線により接続された複数の不揮発性メモリセルを有する不揮発性半導体記憶装置の書き込み方法において、
上記ビット線と上記ワード線により選択された上記メモリセルに書き込むべき入力多値データをラッチ回路に記憶する第１ステップと、
上記ワード線に一定の読み出し電圧を印加することによって、上記メモリセルに書き込まれた多値データを多値センスアンプにより読み出す第２ステップと、
上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより読み出された上記メモリセルに書き込まれた多値データとに基づいて、ビット線電圧発生回路により上記入力多値データを上記メモリセルに書き込むための所定電圧を上記メモリセルに接続された上記ビット線に印加する第３ステップと、
上記ビット線電圧発生回路により上記所定電圧を上記ビット線に印加した状態で、上記ワード線に一定の書き込み電圧を印加することによって、上記メモリセルに上記入力多値データを書き込む第４ステップとを有し、
上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致するまで、上記第２,第３および第４ステップを繰り返し、上記ラッチ回路に記憶された上記入力多値データと上記多値センスアンプにより上記メモリセルから読み出された上記多値データとが一致する場合は、上記メモリセルに接続された上記ビット線をオープン状態にすることを特徴とする不揮発性半導体記憶装置の書き込み方法。
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