KR100380775B1

KR100380775B1 - 불휘발성 반도체 메모리 장치

Info

Publication number: KR100380775B1
Application number: KR10-2000-0036306A
Authority: KR
Inventors: 스도나오아끼; 가따기리사또시
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-06-30
Filing date: 2000-06-29
Publication date: 2003-04-18
Also published as: KR20010029857A; JP2001014873A; JP3420121B2; TW451481B; US6400601B1

Abstract

본래 필요한 기록 및 확인 동작을 제외한 과도한 기록 또는 확인 동작을 필요로 하지 않는 불휘발성 반도체 장치를 제공한다. 데이터는 최저 "11"부터, "10", "00", 최고 "01"까지의 순서로 배열된다. 4치의 기록 데이터는 데이터 신호 DL1 및 DL0에 의해 래치(1 및 2)에 설정되고, 래치(3)는 "0"으로 초기화된다. 기록이 세 단계로 실행되고, 각 단계에서의 기록 전에, 래치(3)가 "0"이면, 데이터는 래치(2)에 전달된다. 어느 한 래치가 "0"일 때만 기록이 행하여 지며, 이 래치는 확인이 완료된 후 "1"로 변경된다. 먼저, 래치(2)가 "0"인 데이터 "11"을 제외하고서, 데이터 "01"의 임계값까지 기록이 행하여 진다. 다음에, 래치(1)이 "0"인 데이터 "00" 및 "01"에 대해서 데이터 "00"의 임계값까지 기록이 행하여 진다. 마지막으로, 래치(2)가 "0"인 데이터 "01"은 "01"의 임계값까지 기록된다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전기적으로 재기록 가능한 불휘발성 메모리 셀을 갖는 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 당 복수의 비트에 대응하는 정보를 저장할 수 있는 다치 불휘발성 반도체 메모리 장치에 관한 것이다.

EPROM (소거 가능 프로그래머블 리드 온리 메모리) 또는 EEPROM (전기적 소거 가능 PROM)은 과거 메모리 셀 내에 전기적으로 기록될 수 있는 불휘발성 반도체 메모리 장치로 사용되어 왔다. 그러나, 최근의 흐름은 메모리 셀 어레이의 블럭 유닛으로서 정의되는 소거 블럭의 집합적 소거 능력 때문에 플래시 메모리로 변해가는 경향이 있다. 플래시 메모리 장치에서는, 메모리 셀이 소스, 드레인 플로팅 게이트를 가지며 제어 게이트가 절연막을 통해 서로 적층되어 있다. 기록 및 소거 동작은 고온 전자 효과 또는 터널링 효과를 이용하여 플로팅 게이트에 대한 전자의 주입 및 추출에 의해 실행되며 기록 동작은 또한 메모리 셀의 임계값이 전자 주입유무에 따라 변경되는 현상을 이용하여 실행될 수 있다.

현재 제조 공정의 분산으로 인한 산화물막의 두께 변동이나 미세 결함 때문에 플래시 메모리 장치에 몇 유형의 메모리 셀이 있게 된다. 일 유형의 메모리 셀로는 기록이 어렵기 때문에 반복적으로 기록할 필요가 있는 것이고, 다른 것은 상기 유형과 반대로 과도 기록을 방지하도록 단시간 내에 기록을 완료할 필요가 있는 것이다. 다시 말해, 기록은 동일한 조건에서 모든 메모리 셀에 실행될 때, 이들 메모리 셀에 대한 임계값이 반전되므로 동작 전압이나 억세스 시간의 마진이 조절 불가능하게 된다.

상기 경우에 대처하기 위해서, 플래시 메모리 장치의 메모리 셀에의 기록 동작은 기록 펄스 폭 및 기록 전압을 조절하고, 원하는 임계치 값의 정도가 성취될 때 까지 기록 정도를 항상 결정하면서 한번이 아니라 복수회 실행된다. 이것은 너무 많은 전자가 부유 게이트에 주입되면 소거 동작을 실행하는 것을 제외하고는 게이트를 복귀하는 것이 어렵고 메모리 셀이 개별적으로 소거될 수 있는 EEPROM과는반대로, 전체 메모리 셀이나 메모리 셀의 블럭 유닛의 집합적 소거가 실행될 때에만 플래시 메모리 셀을 소거하는 것이 가능하기 때문이다. 상술된 반복적 기록 동작은 메모리 셀의 다양한 임계값의 극복을 가능하게 하여 임계값의 다양한 분산을 인식할 필요가 있다. 사실상, 메모리 셀 어레이의 모든 메모리 셀의 임계값은 후술되는 도 14에서 나타낸 바와 같이 분포될 수 있다.

메모리 셀의 메모리 체적을 증가시키면서 칩 크기를 감소시키기 위해서, 메모리 셀은 현재 이진 데이터 이상의 다치 데이터를 저장하도록 변화하고 있다. 이를 위해, 다치 데이터를 저장할 수 있는 메모리 셀은 부동 게이트 내에 주입되는 전자의 양을 제어하여 데이터에 따라서 다레벨 임계값이나 임계 전압(다레벨 셀)을 설정하여 실현된다. 각 메모리 셀이 다레벨 셀, 예를 들어, 4치의 셀로 만들어지면, 각 메모리 셀은 이 비트에 대응하는 데이터를 저장할 수 있다. 4치의 셀이 이용되면, 원래 512 메가 비트의 이진 셀을 포함하는 플래시 메모리에 대한 메모리 셀의 개수는 256 메가 비트의 이진 셀로 축소될 수 있으며, 이는 결과적으로 메모리 셀의 칩 면적을 축소시킨다.

일본 미심사 특허 출원 공개 번호 평8-315586호에 플래시 메모리를 개시하고 있으며, 이의 개략 구조를 도 12에 도시한다. 도 12에 도시된 플래시 메모리(100)에서는, 복수의 메모리 셀(101)을 매트릭스 형태로 구성한다. 셀 매트릭스의 로우 방향으로 연장된 복수의 워드선은 각 워드선에 대응하는 복수의 제어 게이트와 접속된다. 셀 매트릭스의 컬럼 방향으로 연장된 복수의 비트선은 각 워드선에 대응하는 복수의 메모리 셀의 드레인에 접속된다. 각 메모리 셀의 소스는 공통 소스선(도시 생략)과 접속된다. 로우 디코더(102)는 I/O 버퍼(103)를 통해 플래시 메모리로부터 외부에서 입력된 어드레스 신호에 따라서 워드선들 중 하나를 선택한다. I/O 버퍼(103)는 플래시 메모리(100) 및 외부 사이의 인터페이스를 형성하는 회로이다.

결합형 감지 회로 및 기록 데이터 래치(104)는 각 비트에 대응하도록 감지 증폭기(도시 생략) 및 기록 증폭기(도시 생략)를 포함하고, 기록 데이터 래치(104)의 일 단부는 메모리 셀 어레이(101)의 비트 라인에 접속되고, 다른 단부는 컬럼 게이트(105)를 통해 I/O 버퍼(103)에 접속된다. 컬럼 디코더(106)는 어드레스 신호에 의해 지정되며 결합형 감지 회로 및 기록 데이터 래치(104)에 대응하는 비트 라인을 선택하기 위해서 상술된 어드레스 신호에 따라 컬럼 게이트(105)를 구성하는 컬럼 스위치를 제어한다. 승압 회로(107)는 여러 전압 (예를 들어, 메모리 셀 어레이(101)를 기록 및 소거하는 데에 필요한 고 전압)을 생성하여 플래시 메모리(100)에 이들 전압을 공급한다. 제어 회로(108)는 플래시 메모리(100)의 여러 부분에 여러 제어 신호를 보내어 각 부분을 제어하고 이들이 기록 및 소거 동작을 실행할 수 있게 한다.

도 13은 도 12에 도시된 감지 회로 및 기록 데이터 래치(104) 중에서 일 비트 라인에 대응하여 제공된 결합형 감지 회로 및 기록 데이터 래치(104)의 상세 구조를 도시한다. 이 종래 예에서, 플래시 메모리는 2비트 데이터 (4 레벨 데이터)를 저장하는 메모리 셀로 구성되는 것으로 가정된다. 이 종래예에서, 2비트 데이터가 메모리 셀에 기록될 때, 데이터 "11"에 대응하는 임계값은 최저가 되고, 임계값은 "10", "01", 및 "00"의 순으로 증가한다. "11"에서 "00"으로의 2비트 데이터(도 14에서, MSB는 상위 비트이고, LSB는 하위 비트임)가 "상태 1" 내지 "상태 4"의 상태에 있고, 인접한 임계값을 분리하는 임계값의 차는 VREF1 내지 VREF3이라고 가정된다. 여기에서, "상태 1"은 소거 후의 상태이다.

도 13에서, 참조 부호 MSEN 및 LSEN은 감지 증폭기를 나타내는 이 두 증폭기에는 루프와 같이 접속된 두 개의 인버터로 구성되는 각 래치(110 및 111)가 설치되어 있다. 래치(110)는 두 비트 데이터 중에서 상위 비트를 저장하고 래치(111)는 하위 비트를 저장한다. 도 15는 도 13에서 나타낸 회로로 실행되는 기록 동작을 설명하기 위한 도면이다. 도 15는 메모리 셀에 기록하기 위해 2비트 데이터 각각에 대해 각 래치(110 및 111)에 저장된 데이터의 시연속 변화를 나타내고 있다.

이하, 종래의 메모리 셀 내로의 기록 동작을 도 13 내지 도 18을 참조하여 설명한다. 도 13에 도시된 회로를 상세하게 설명하진 않고, 전반적인 동작을 설명한다. 먼저, 메모리 셀의 임계값은 "상태 1"에 대응하는 값으로 변경된다. 기록 데이터는 I/O 버퍼(103)를 통해 플래시 메모리(100) (도 12)에서 외부로부터 컬럼 게이트(105)로 기록 데이터를 전달하는 과정에서 각 두 비트 (도 15에서 각 "기록 데이터")로 분할되기 때문에, 래치(110 및 111) (도 13)는 데이터선 IO 및 IOB를 통해 각각 기록 데이터를 인입한다.

아래 나타내는 바와 같이, 기록 동작을 세 개의 단계로 실행하고, 최종 기록 상태를 도 16 →도 17 →도 18에 도시된 각 단계를 실행하는 기록 동작으로 성취한다. 제1 단계에서, 래치(110)에 인입된 상위 비트에 기초하여, 기록 데이터의 상위 비트가 "0"("01" 및 "00")인 "상태 3"에 대응하는 VREF2에 이를 때까지 메모리 셀로의 기록을 행한다. 상술된 바와 같이, 동일한 기록 상태가 각 메모리 셀에 적용되는 경우에도 메모리 셀의 임계값이 분산되기 때문에, 기록되는 메모리 셀은 반드시 임계값 VREF2에 이르를 필요가 없다. 따라서, 각 셀의 임계값이 VREF2에 이르렀는지의 여부를 검증할 필요(이하 "확인"으로 함)가 있다.

각 메모리 셀의 제어 게이트에 VREF2의 전위를 인가하여 각 셀의 임계값이 전위 VREF2에 이르렀는지의 여부를 확인하는 것이 가능하기 때문에, VREF2를 초과하는 임계값을 갖는 메모리 셀에 대해 상위 비트를 "1"에 재기록함으로써 메모리 셀로의 기록 동작이 완료되는 것으로 가정된다. 반대로, VREF2 보다 작은 임계값을 갖는 메모리 셀의 상위 비트는 변경없이 "0"으로 유지되고, 임계값이 VREF2 보다 작은 메모리 셀이 있는 경우 및 상위 비트가 여전히 "0"인 메모리 셀이 있는 경우에도, 다른 기록 및 확인이 실행되게 된다. 상기 일련의 동작을 반복하여, 기록될 메모리 소자에 대해 실질적인 기록이 행해진다. 마지막으로, 기록 데이터 "01" 또는 "00"을 갖는 모든 메모리 셀의 임계값은 VREF2로 상승하게 되고, 모든 메모리 셀의 상위 비트는 "1"로 전환된다 (도 15 및 도 16에서 확인 1).

다음에, 제2 단계의 기록 동작 이전에 다음의 처리가 실행된다. 먼저, 하위 비트가 상위 비트로 전달되므로, 상위 비트는 기록 데이터가 "10" 또는 "11"일 때 변화된다. 다음에, VREF2를 메모리 셀의 제어 게이트에 인가하여 기록이 실행되고, 메모리 셀의 임계값이 VREF2 보다 크면, "1"이 하위 비트에 부가된다. 그 결과, 하위 비트는 기록 데이터가 "00"일 때 변화한다. 제1 단계에서의 기록 동작과 유사하게, 임계값이 "10"의 기록 데이터를 갖는 메모리 셀에 대해 VREF1에 이르를 때 까지 기록이 실행되고 또한 "1"로 세팅하기 위해 VREF1 이상의 임계값을 갖는 메모리 셀에 대해 확인 동작이 실행된다. 모든 메모리 셀의 임계값이 VREF1의 값을 초과하면, 제2 단계의 기록이 완료된다(도 15 및 도 17에서의 확인 2).

다음에, 제3 단계의 기록 동작 이전에 다음의 처리가 실행된다. 먼저, 제2 단계와 유사하게, 메모리 셀이 판독되어, 메모리 셀의 임계값이 VREF2 이상일 때 때 하위 비트를 "0"으로 설정한다. 그 결과, 기록된 데이터가 "0" 및 "01"일 때, 하위 비트가 변경된다. 상위 비트가 "1"일 때 하위 비트를 "1"로 연속적으로 세팅함으로써, 하위 비트에 기록된 데이터가 "1"로 설정될 때 하위 비트가 변경된다. 다음에, 제1 및 제2 단계에서의 기록 동작과 유사하게, 임계값 VREF3(도 15에서의 기록 3)에 까지 기록 데이터 "00"을 갖는 메모리 셀에 대해 저장된 데이터에 따라서 기록 동작이 실행되고, 이에 이어 VREF3 보다 더 큰 임계값을 갖는 모든 비트에 대해 "1"를 세팅하기 위한 확인 동작이 이어진다. 기록 및 확인 동작은 모든 메모리 셀의 임계값이 VREF3 (도 15에서의 확인 3)를 초과할 때 까지 반복된다.

상술된 바와 같이, 종래의 장치는 제1 단계의 기록 동작이 먼저 상위 비트를 이용하여 실행되고, 제2 및 제3 단계의 기록 동작은 기록이 발생할 때 마다 메모리 셀의 상태가 판독된 후, 기록 동작에 대해 사용되는 래치 데이터를 결정하도록 행한다. 따라서, 확인의 목적을 제외한 종래 기술에서는, 과도한 판독 시간이 소모되고, 이는 메모리 셀에서의 기록에 필요한 총 시간을 연장시킨다.

기록시 상술된 메모리 셀로부터 판독을 필요로 하는 이유는 다음과 같다:플래시 메모리가 4치의 메모리 셀을 이용할 때, 소거 동작 후의 상태를 제외하고 메모리 셀의 세 상태에 대응하는 세 개의 임계 레벨로 세번 기록할 필요가 있다. 세번의 기록 동작을 실행하기 위해서, 메모리 셀은 임계 상태에의 기록이 완료되는 것을 확인하면서 세 개의 각 상태에 유지되어야 한다. 따라서, 종래의 장치에서, 기록은 "0"의 상위 비트를 갖는 메모리 셀에 대해 임계값 VREF2 까지 미리 실행되고, 래치 (래치(110 및 111))는 두 개의 나머지 상태에 대해서만 제공된다. 마지막으로, 세 상태 중 하나의 상태가 메모리 셀에 저장되고, 래치(110 및 111)는 다른 두 상태에 대해서만 제공된다. 그러나, 각 기록 동작에서 실행되는 각 확인 동작이 완료되는 단계에서, 기록이 실행될 수 있는지의 여부를 판정하는 데에 사용되는 래치에 저장된 데이터가 파괴된다. 이 처리를 진행하기 위해서는, 파괴되지 않고 래치(110 및 111)에 잔류한 데이터 및 메모리 셀의 판독을 필요로 하는 메모리 셀에 잔류한 데이터를 참조할 필요가 있다.

기록 동작을 위한 시간의 관점에서 볼 때, 종래 장치에서는 쓸데 없는 시간이 있다. 도 19에 도시된 바와 같이, 도 14에 도시된 "상태 1" 내지 "상태 4"는 "기록 레벨", "기록 레벨 1", "기록 레벨 2", 및 "기록 레벨 3"으로 정의된다고 가정된다. 부가하여, 도 19에 도시된 바와 같이, "기록 레벨"을 "기록 레벨 1"로 변경하는 데에 필요한 시간은 T1이고, "기록 레벨 1"을 "기록 레벨 2"로 변경하는 데에 필요한 시간은 T2이고, "기록 레벨 2"을 "기록 레벨 3"로 변경하는 데에 필요한 시간은 T3이다.

상술된 바와 같이, 종래의 기술에서는, 전체의 기록 동작은 먼저 "소거레벨(상태 1)"로부터 "기록 레벨 1(상태 2)"로, 다음에 "기록 레벨"에서 "기록 레벨 2(상태 3)"으로, 마지막으로 "기록 레벨"에서 "기록 레벨 3(상태 4)"로의 기록이 실행된다. 따라서, 전체 기록 동작을 위한 총 시간은 (T1+T2)+T1+T3=2*T1+T2+T3이다. 기록 레벨을 "소거 레벨"에서 "기록 레벨 2"로 연속적으로 상승시키는 것이 가능하면, 총 기록 시간은 T1+T2+T3로 단축될 수 있다. 따라서, 종래의 장치는 최소의 시간 T1+T2+T3와 비교하여 T2의 과도 시간이 소비된다는 문제가 있다.

다른 문제는 상술된 종래의 기록 처리에서 발생한다. 즉, 확인이 완료된 메모리 셀에 대해서 더 이상의 기록이 실행되지 않기 때문에, 동일한 워드선과 접속된 메모리 셀 중에, 어떤 메모리 셀에는 기록되며 다른 메모리 셀에는 아직 기록되어 있지 않다. 이런 경우, 고전압이 또한 모든 메모리 셀에 인가되며, 이것은 고전압이 또한 비기록된 메모리 셀에 인가된다는 것을 의미한다. 이에 의해, 이들 메모리 셀은 약하게 기록된 상태로 전환된다. 이 약하게 기록된 상태는 "교란"상태로 불린다.

도 20은 두 개의 메모리 셀이 교란된 상태를 나타낸다. 이 도면에서, 두 개의 메모리 셀(150 및 151)은 워드선 WL1에 접속되고, 다른 두 개의 메모리 셀(152 및 153)이 워드선 WL2에 접속된다. 이하 기록이 메모리 셀(150)에서 실행된다고 가정한다. 이 경우, 메모리 셀이 접속된 워드선 WL1에 인가된 전압은 "15V"이고, 다른 워드선 WL2에 인가된 전압은 "0V"인 것으로 가정된다. 부가하여, 메모리 셀(150 및 152)과 접속된 비트선 BL1에 인가된 전압은 "0V"로 가정되고, 비기록된 메모리 셀(151 및 153)과 접속된 비트선 BL2에 인가된 전압은 예를 들어, "5V"인 것으로 가정된다. 따라서, 메모리 셀(151)에는 "15V" 및 "5V"가 인가되고, 메모리 셀(153)에는 "5V"가 인가되고, 이 두 메모리 셀은 교란 상태로 전환된다. 반복된 교란 상태의 발생은 각 메모리 셀의 신뢰도를 저하시키게 되기 때문에, 각 메모리 셀이 교란 상태를 야기하지 않도록 하는 것이 바람직하다. 그러나, 종래의 기록 동작에서, "소거 레벨"에서 "기록 레벨 1"로의 기록이 두 번 실행되고, 이것은 교란 상태가 "소거 레벨"에서 "기록 레벨 3"으로의 순차적인 기록 동작 보다 더욱 빈번하게 발생한다는 것을 의미한다. 그 결과, 기록 동작을 종래의 동작 만큼 빈번하게 실행하지 않는 것이 바람직하다.

또한, 종래의 장치에서, 기록 동작시에 메모리 셀을 고정하기 위한 임계값은 최저 "11", "10", "01"에서 최고 "00"으로 증가한다. 임계값이 스트레스 등의 이유로 감소되면, 종래의 랭크에 포함된 필수 데이터 "10"은 마치 "10"인 것처럼 보이며, 이는 플래시 메모리의 외부에서 보면 두 개의 에러 비트를 초래한다.

일반적으로, 하나의 에러 비트는 ECC(에러 정정 코드)를 이용하여 데이터 정정 회로에 의해 정정될 수 있지만, 이 데이터 정정 시스템에 의해 두 개의 에러 비트를 정정하기가 어렵다. 그러나, 여분의 리던던시 비트를 ECC에 대한 통상의 리던던시 비트에 부가하여 두 개의 에러 비트를 정정하는 것이 가능하게 되고, 이는 ECC의 이용 효율을 감소시키고, 일 비트의 정정을 위한 회로와 비교하여 회로 규모를 증가시킨다.

따라서 본 발명의 목적은 다치 데이터의 기록이 실행될 때 필수적으로 필요한 기록 및 확인 동작을 필요로 하는 불휘발성 반도체 메모리 장치를 제공하는 데에 목적이 있다. 또한 본 발명의 목적은 다치 데이터의 기록시, 최소한의 회수만큼 기록할 수 있으며, 불필요한 교란 상태의 발생으로 인한 신뢰도의 저하를 초래하지 않는 불휘발성 반도체 메모리 장치를 제공하는 것이다. 또한 본 발명의 또 다른 목적은 다치 데이터를 저장하는 메모리 셀의 임계값이 감소될 때에도, 두 개의 에러 비트의 생성을 방지하는, 불휘발성 반도체 메모리 장치를 제공하는 것이다.

상기 문제를 해결하기 위해서, 본 발명의 일 형태에 따르면, 2진 데이터 이상의 다치 데이터를 저장하기 위한 복수의 메모리 셀이 설치된 불휘발성 반도체 장치는, 동일한 수의 임계값 세트에 제공되어 상기 메모리 셀에 저장된 상기 다중 데이터의 각 데이터를 식별하기 위한 복수의 래치, 및 상기 다치 기록 데이터에 대응하는 상기 복수의 래치에 저장된 데이터를 설정 참조하면서, 기록 데이터에 대응하는 상기 임계값에 이르를 때 까지 상기 메모리 셀에 기록하기 위한 기록 장치를 포함한다.

본 발명의 제2 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 각 임계값에 의해 식별되는 상기 다치 데이터의 각 데이터는 그레이 코드(gray code)로 구성된다.

제3 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 래치는 두 비트로 표시되는 상기 4치의 데이터를 식별하기 위해 세 개의 제1 내지 제3 임계값과 동일한 수로 설치된 세 개의 제1 내지 제3 래치를 포함하고, 상기 기록 장치는 (1) 상기 제1 및 제2 래치를 상기 기록 데이터의 각 비트로 초기 설정하고 상기 제3 래치를 상기 기록 데이터에 따라서 기록 허가 데이터나 기록 금지 데이터로 초기화하는 단계 (2) 상기 제1 내지 상기 제3 임계값에 까지 기록 동작을 실행하기 위한 각 기록 단계 전에, 상기 제3 래치에 저장된 데이터가 상기 기록 허가 데이터이면, 상기 제2 래치를 미리 상기 기록 허가 데이터로 재설정하는 단계 (3) 상기 제2 래치의 데이터가 상기 기록 허가 데이터일 때 데이터를 상기 메모리 셀의 소거 레벨에서 상기 제1 임계값으로 기록한 후 상기 제2 래치에 기록 금지 데이터를 설정하는 단계 (4) 상기 기록 허가 데이터가 상기 제1 래치에 래치될 때 상기 제1 임계값에서 상기 제2 임계값으로 기록한 후 상기 제1 래치에 상기 기록 금지 데이터를 설정하는 단계, 및 (5) 상기 기록 허가 데이터가 상기 제2 래치에 기록될 때 상기 제2 임계값에서 상기 제3 임계값으로 기록하여 상기 제2 래치에 상기 기록 금지 데이터를 설정하는 단계를 포함한다.

제4 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 기록 장치는 상기 메모리 셀의 소거시 상기 메모리 셀의 소거 레벨에 가장 근접한 임계값으로부터 순서상 가장 먼 임계값으로 상기 기록 동작을 실행한다.

제5 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 복수의 래치 및 상기 기록 장치는 감지 증폭기 및 기록 증폭기를 포함하는 회로에 설치되어 있다.

제6 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 복수의 래치 중에서, 상기 메모리 셀로부터 판독된 데이터는 상기 메모리 셀에의 기록시 상기 기록 데이터가 초기 설정되는 래치에 인입된다.

제7 특징에 따르면, 제1 특징에 따른 불휘발성 반도체 장치에서, 상기 기록 장치는 상기 기록 동작이 발생할 때 마다 기록된 임계값에 이르렀는지의 여부를 확인하고, 상기 임계값에 이르를 때 까지 상기 기록 동작 및 상기 확인 동작을 반복한 후, 상기 기록 동작 또는 상기 확인 동작에 사용되는 래치들 중 어느 하나에 기록 금지 데이터를 설정하는 확인 동작을 실행한다.

도 1은 본 발명의 일 실시예에 따른 감지 증폭기 및 기록 데이터 래치의 구조를 도시하는 도면.

도 2는 본 실시예에서의 메모리 셀의 임계값과 기록 순서 사이의 대응 관계를 도시하는 도면.

도 3은 본 발명에 따른 기록 동작에서 결합형 감지 회로 및 기록 데이터 래치에 제공되는 시간에 따라 래치에 저장된 데이터의 변경을 도시하는 도면.

도 4는 본 실시예에 따른 기록 과정을 도시하는 흐름도.

도 5는 본 발명에 따른 메모리 셀에의 기록 동작을 도시하는 타이밍도.

도 6은 본 실시예에 따라 제1 기록 단계가 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 7은 본 실시예에 따라 제2 기록 단계가 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 8은 제3 기록 단계가 본 실시예에 따라 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 9는 본 실시예에 따라 메모리 셀로부터의 판독 동작을 도시하는 타이밍 도.

도 10은 본 실시예에 따른 기록 동작시 결합형 감지 회로 및 기록 데이터 래치에 제공되는 시간에 따라 래치에 저장된 데이터의 변경을 도시하는 도면.

도 11은 도 1에서 나타낸 데이터 신호 DL1 및 DL0가 하나의 데이터 신호 DL과 일체화될 때 결합형 감지 회로 및 기록 데이터 래치의 상세 구조를 도시하는 도면.

도 12는 플래시 메모리의 전체 구조를 도시하는 블럭도.

도 13은 종래의 플래시 메모리의 결합형 감지 회로 및 기록 데이터 래치의 구조를 도시하는 회로도.

도 14는 기록 동작이 종래의 장치에 따라 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 도시하는 도면.

도 15는 도 13에서 나타낸 결합형 감지 회로 및 기록 데이터 래치에서의 기록 동작을 설명하는 도면.

도 16은 종래의 장치에서 제1 기록 단계가 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 17은 종래의 장치에서 제2 기록 단계가 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 18은 종래의 장치에서 제3 기록 단계가 완료되는 시점에서 각 데이터에 대한 메모리 셀의 임계값을 설명하는 도면.

도 19는 네 유형의 기록된 데이터에 대응하는 메모리 셀의 임계값의 분포를 설명하는 도면.

도 20은 인가된 고전압에 의해 비선택된 메모리 셀의 분포 상태를 설명하는 도면.

<도면의 주요 부분에 대한 간단한 설명>

1, 2, 3 : 래치

4 : 인버터

100 : 플래시 메모리

101 : 메모리 셀 어레이

103 : I/O 버퍼

104 : 결합형 감지 회로 및 기록 데이터 래치

105 : 컬럼 게이트

106 : 컬럼 디코드

107 : 승압 회로

108 : 제어 회로

이하, 본 발명의 불휘발성 반도체 메모리 장치를 첨부한 도면을 참조하여 설명한다. 본 불휘발성 반도체 메모리 장치의 설명은 4치 플래시 메모리를 이용하여 행한다. 본 발명의 일 실시예에 따른 플래시 메모리의 전체 구조는 도 12에서 나타낸 종래의 플래시 메모리와 유사하므로, 동일한 설명은 생략한다.

본 실시예에서, 각 메모리 셀은 종래의 장치와 유사하게 네 개의 데이터 중에서 임계값에 대응하는 데이터 중 하나를 "00", "01", "10"에서 "11"로 고정한다. 그러나, 본 실시예는 임계값에 대응하는 데이터가 그레이 코드(gray code)에 따라 구성된다는 점에서 종래의 장치와 다르다.

종래 기술의 임계값은 "11", "10", "00", "01"의 순서로 구성되어 있다. 반대로, 본 실시예에서는 도 2에서 나타낸 바와 같이, 임계값은 최저 "11", "10", "01"에서 최고 "00"으로 순서대로 구성되어 있다. 도 2에서, 수직축은 임계값을 수평축은 각 임계 전위를 갖는 메모리 셀의 총수를 나타낸다. 상술된 바와 같이,임계값의 분산은 임계 전위의 분산을 생성한다. 네 유형의 데이터 중에서, 데이터 "11"은 종래의 기술과 유사하게, 메모리 셀이 소거될 때의 레벨이다. 메모리 셀의 임계값이 Vtm1 보다 작을 때, 메모리 셀 데이터는 "11"이고, 임계값이 Vtm1∼Vtm2 사이일 때, 데이터는 "10"이고, 값이 Vtm2∼Vtm3일 때, 데이터는 "00"이고, 값이 Vtgm3 이상일 때, 데이터는 "01"이다.

(1) 구조의 설명

도 1은 본 발명의 일 실시예에 따른 감지 증폭기 및 기록 데이터 래치의 구조를 도시하는 도면이다. 도시된 바와 같이, 종래의 결합형 감지 회로 및 기록 데이터 래치(104)에는 오직 두 개의 래치가 제공된 것과 반대로, 본 실시예의 결합형 감지 증폭기 및 기록 데이터 래치에는 세 개의 래치(1, 2, 및 3)가 제공되어 있다. 도 13에 나타낸 래치(110 및 111)와 실질적으로 동일한 구조를 갖는, 본 실시예의 각 래치는 소스가 감지 증폭기 소스 VSA에 접속된 P채널 트랜지스터(이하, "Tr"으로 축약함) 및 소스가 접지된 N 채널 트랜지스터를 포함하는 두 개의 인버터를 순차적으로 접속하여 구성된다. 이하, 감지 증폭기 소스 VSA는 도 12에서 나타내지 않은 전원 회로로부터 공급되며, 감지 증폭기 소스의 전위는 판독시 소스 전압(도시 생략)에 대응하는 Vcc에 설정되고, 기록시 감지 증폭기 소스는 "5V"로 설정된다.

래치(1) 또는 래치(2)에 저장된 데이터가 메모리 셀에의 기록을 위해 이용될 때, 저장된 데이터가 "1"이면 이것은 "기록 금지"를 의미하고, 저장된 데이터가 "0"이면 이것은 "기록 허가"를 의미한다. 래치(1) 또는 래치(2)가 확인을 위해 이용될 때, 이들 래치는 메모리 셀로부터의 판독에 의해 확인 결과 ("00"∼"11" 중 하나)를 래치한다. 반대로 래치(3)에 저장된 데이터가 다음의 목적을 위해 이용된다. 순차적으로, 세 단계로 기록이 행해지기 때문에, 래치(3)는 최고 임계값(즉, "01")을 갖는 데이터가 래치(2)로부터 메모리 셀에 기록될 때 까지 각 기록 단계에서 래치(2)의 내용을 먼저 "0"(기록 허가)으로 복귀시키는 데에 사용된다. 다시 말해, 래치(3)는 래치(2)에 저장된 데이터가 "0"(기록 허가)으로 전환하게 하는 역할을 하여 최종 단계의 기록 과정이 완료될 때 까지 래치(2)로부터 메모리 셀에의 기록을 순차적으로 달성할 수 있게 된다. 래치(3)는 기록 및 확인 동작에 사용되지 않는다. 래치(1) 내지 래치(3)에 저장된 데이터는 각 노드 A, C, 및 E에서 취득되며, 이들의 반전 출력은 노드 B, D, 및 F에서 취득된다.

플래시 메모리(100)와 외부 사이에서의 데이터 입력과 출력은 데이터 신호 DL1 및 DL0에 의해 실행된다. 즉, 메모리 셀에의 기록시, 외부 데이터는 두 개의 비트로 분할되어 공급된다. 메모리 셀로부터의 기록시, 2비트 데이터가 판독되어 내부 버스선에 출력된다. 확인 동작을 포함하는 기록 동작시, 이들 데이터 신호 DL1 및 DL0는 판독 신호 YDCRT(후술)이 "H" 레벨로 반전되기 전에 "H" 레벨로 프리챠지된다. 다음에, 참조 부호 YDCT1 및 YDCT0은 컬럼 게이트(105)를 통해 도 12에서 나타낸 컬럼 디코더로부터 공급된 컬럼 디코드 신호를 나타낸다. 부가하여, N 채널 트랜지스터 TrQ1 및 TrQ2는 래치(1 및 2)와 플래시 메모리 외부 사이에서 데이터를 전달하기 위한 판독 스위치로 기능한다.

즉, 메모리 셀로부터의 판독이 완료되고 판독 데이터가 래치(1) 및 래치(2)에 의해 래치될 때, 컬럼 디코드 신호 YDCT1 및 YDCT0은 결합형 감지 회로 및 기록 데이터 래치(104)로부터 판독된 데이터가 출력되는 타이밍 사이클 동안 "H" 레벨로 반전되고, TrQ1 및 TrQ2는 턴온된다. 더구나, 래치(1) 및 래치(2)에 기록되는 데이터가 메모리 셀에의 기록을 위해 설정될 때, 컬럼 디코드된 신호 YDCT1 및 YDCT0는 "H" 레벨로 반전되고 TrQ1 및 TrQ2는 데이터 신호 DL1 및 DL0가 결정된 후에 턴온된다. 후술되는 모든 신호는 감지 증폭기 소스 VSA 및 컬럼 디코드 신호 YDCT0 및 YDCT1를 제외하고, 도 12에서 나타낸 제어 회로(108)로부터 공급되는 제어 신호이다.

판독 신호 YDCRT는 메모리 셀로부터의 판독 데이터가 래치(1) 및 래치(2)로부터 출력될 때 "H"로 반전되는 타이밍 신호이고, 판독 동안 N 채널 트랜지스터 TrQ3 및 TrQ4는 턴온된다. TrQ3 및 TrQ4가 턴온될 때, N 채널 트랜지스터 TrQ5 및 TrQ6은 래치(1) 및 래치(2)의 반전 출력인 노드 B와 D의 레벨에 따라서 턴온 또는 턴오프된다. 상술된 바와 같이, 데이터 신호 DL1 및 DL0는 판독 신호 YDCRT가 "H"로 반전되기 전에, "H" 레벨로 프리챠지된다. 따라서, 래치(1) 또는 래치(2)에 저장된 데이터가 "1"(즉, 노드 B 또는 노드 D가 "H" 레벨임)일 때, TrQ5 및 TrQ6는 턴오프되고, 데이터 신호 DL1 및 DL0는 프리챠지로 인해 "H" 레벨로 유지된다. 반대로, 래치(1) 또는 래치(2)에 저장된 데이터가 "0"(즉, 노드 B 또는 노드 D가 "H" 레벨에 있음)일 때, 두 TrQ5 및 TrQ6은 턴온되므로, "L" 레벨이 TrQ1 및 TrQ2를 통해 데이터 신호 DL1 및 DL0에 출력된다.

기록 데이터 입력 신호 YDCOWT 및 YDC1WT는 기록 동작시, 래치(1), 래치(2)및 래치(3)에 초기값을 세팅하기 위한 타이밍 신호이다. 즉, N 채널 트랜지스터 TrQ7 및 TrQ8은 입력 신호 YDC0WT의 "H" 레벨로의 반전으로 인해 턴온되고, 데이터 신호 DL1 및 DL0은 각각 노드 A와 노드 B에 각각 전송된다. N 채널 트랜지스터 TrQ9 및 TrQ10은 래치(3)에 초기값을 세팅하기 위한 회로의 일부이다. 즉, 모든 컬럼 디코딩 신호 YDCT0 및 기록 입력 신호 YDC0WT 및 YDC1WT는 모두 TRQ2, TrQ8 및 TrQ9를 턴온하기 위해 "H" 레벨로 반전된다. 기록 데이터가 "01"일 때, 데이터 신호 DL0은 "H" 레벨에 있기 때문에, TrQ10은 턴온되고, 래치(3)에 저장된 데이터는 데이터 신호 DL1의 "L" 레벨에 의해 "0"으로 초기화된다.

래치 재설정 신호 YDCVST는 래치(3)에 대해 초기값을 세팅하기 위한 타이밍 신호이고 신호 YDCVST는 상술된 기록 데이터 입력 신호 YDC0WT 및 YDC1WT 이전에 유효가 된다. N 채널 트랜지스터 TrQ11은 래치(3)에 대해 초기값을 세팅하기 위한 회로의 나머지이다. 래치 재설정 신호 YDCVST가 "H"로 반전될 때 TrQ11은 턴온되기 때문에, 노드 F는 접지되고 래치(3)에 저장된 데이터는 "1"로 초기화된다.

래치 데이터 전달 신호 YDSVWT는 래치(3)에 저장된 데이터를 래치(2)로 전달하기 위한 타이밍 신호이고 이 전달은 래치(3)에 저장된 데이터가 "0"일 때에만 실행된다. 즉, 래치 데이터 전달 신호 YDCVWT가 "H" 레벨로 반전될 때, TrQ11은 턴온된다. 따라서, 래치(3)의 반전 출력에 대응하는 노드 F가 "H" 레벨로 반전될 때 TrQ11은 턴온되기 때문에, 노드 F는 접지되고 래치(3)의 데이터는 "1"로 초기화된다.

래치된 데이터 전달 신호 YDCVWT는 래치(3)에 저장된 데이터를 래치(2)로 전달하기 위한 신호이며, 이 래치된 신호는 래치(3)의 데이터가 "0"일 때에만 전달된다. 즉, 래치된 데이터 전달 신호 YDCVWT가 "H" 레벨로 반전될 때, N 채널 트랜스터 TrQ12가 턴온된다. 따라서, 래치(3)의 반전 출력에 대응하는 노드 F가 "H" 레벨일 때, N 채널 트랜지스터 TrQ13은 턴온되고 노드 C는 래치(3)에 저장된 데이터를 "0"으로 반전하기 위해 접지되어 있다. 반대로, 노드 F는 "L" 레벨일 때, TrQ13은 턴오프되므로, 노드 C의 전위는 변경되지 않고 래치(3)의 데이터도 변경되지 않는다.

각 참조 부호 READ1T∼READVT는 래치 선택 신호를 나타낸다. 기록 동안, 래치 선택 신호 READ3T 및 READVT만이 사용되고, 이들 두 개의 래치 선택 신호는 확인 동작시에 또한 사용된다. 반대로, 판독시, 상술된 네 개의 래치 선택 신호가 사용된다. 이하, 이들 래치 선택 신호를 상세히 설명하고, 먼저 기록 동작에 대해 설명한다. 확인 동작은 거의 기록 동작과 동일하기 때문에, 기록 동작 중에 실행되는 확인 동작을 후반부에 설명한다.

먼저, 래치 선택 신호 READVT는 기록이 래치(1)에 저장된 데이터에 기초하여 실행될 때 유효가 된다. 즉, N 채널 트랜지스터 TrQ14는 래치 선택 신호 READVT를 "H" 레벨로 반전하여 턴온되고, 노드 B에서의 레벨은 인버터(4)의 입력에 전송된다. 인버터(4)는 노드 H로의 반전 후에 노드 I의 레벨을 출력하고, 메모리 셀에의 기록은 인버터(4)의 출력에 따라 실행된다. 유사하게, 래치 선택 신호 READ3T는 기록이 래치(2)에 저장된 데이터에 기초하여 실행될 때 유효가 된다. 즉, N 채널 트랜지스터 TrQ15는 래치 선택 신호 READ3T를 "H" 레벨로 반전하여 턴온되므로, 노드 D의 레벨은 인버터(4)의 입력으로 전송된다.

다음에, 판독 동작을 설명한다. 후술되는 바와 같이, 메모리 셀의 상태는 노드 I의 레벨에 반영된다. 노드 I의 레벨은 래치 선택 신호 READ2T 및 READ1T를 반전하여 노드 A 및 노드 C에 각각 인가된다. 결과적으로, TrQ16 및 TrQ17은 턴온되거나 턴오프되어, 메모리 셀에 저장된 데이터가 래치(1) 및 래치(2)에 세팅될 수 있다. 노드 I의 레벨이 래치 선택 신호 READVT 및 READ3T를 "H"레벨로 반전하여 노드 B 및 D에 인가되기 때문에, 노드 I 레벨의 반전 데이터가 각각 노드 B와 노드 D에 인가될 수 있고, 노드 I의 레벨의 반전 데이터가 래치(1) 및 래치(2)에 세팅된다.

반대로, 확인 공정 중에, 메모리 셀의 상태는 기록 동작을 위해 사용되는 래치에서 판독된다. 따라서, 래치 선택 신호 READ3T 및 READVT 중에서 기록 공정에 사용되는 것과 동일한 래치 선택 신호가 확인 공정 중에 사용된다.

동작의 설명을 위해 각 래치 선택 신호가 유효가 되는 타이밍을 설명한다.

메모리 셀에의 기록이 실행되는지를 명령하기 위한 신호가 기록 신호 PGM이다. 기록 신호 PGM이 "H" 레벨로 반전될 때, N 채널 트랜지스터 TrQ18 및 TrQ19는 턴온되므로, 인버터(4)의 출력에 대응하는 노드 I의 레벨은 N 채널 트랜지스터 TrQ20 및 TrQ19에 전송된다. 반대로, 판독 또는 확인 동작의 경우, 기록 신호는 "L" 레벨로 반전되므로 인버터(4)의 출력은 TrQ20에 전송되지 않는다.

프리챠지 신호 PRECG는 메모리 셀로부터의 판독 경우 노드 G를 먼저 "H" 레벨로 프리챠지하기 위한 신호이다. P 채널 트랜지스터 TrQ21은 프리챠지 신호를"L" 레벨로 반전하여 턴온되므로, 비트선 BIT가 TrQ19 및 N 채널 트랜지스터 TrQ23에 접속되게 된다. 기록 동작의 경우, TrQ19가 턴온되기 때문에, 인버터(4)의 출력 레벨에 따라서 비트선 BIT를 통해 메모리 셀에 기록하는 것이 가능해진다.

판독의 경우, 메모리 셀의 상태는 비트선 BIT를 통해 TrQ20을 통해 노드 G인가된다. N 채널 트랜지스터 TrQ23은 어노드 G의 전위에 응답하여 턴온 또는 턴오프되기 때문에, 노드 I에서 노드 G의 반전 레벨이 취득된다.

참조 부호 TDI는 비트선을 "L" 레벨로 리세팅하기 위한 비트선 재설정 신호를 나타낸다. N 채널 트랜지스터 TrQ24는 비트선 재설정 신호 TD1이 "H" 레벨로 반전될 때 턴온되고, 비트선 BIT는 접지된다.

(2) 동작의 설명

상술된 동작을 갖는 플래시 메모리의 동작을 설명한다. 이하, 본 발명의 특성인 기록 동안의 동작을 먼저 설명한다. 부가하여, 확인 동작과 동일한 방법으로 실행되는 판독 동작을 기록 동작에 이어 설명한다.

도 3은 래치(1 내지 3)에 저장된 데이터의 시연속 변화를 도시하는 도면이므로, 네 유형의 기록 데이터를 개별적으로 도시한다. 도 4는 기록 과정을 도시하는 흐름도이다. 도 5는 기록 데이터가 "0"인 경우, 메모리 셀에의 기록 동작 동안의 주 신호 타이밍도이다.

① 기록 동작

먼저, 기록 동작을 간략하게 설명한다. 본 실시예에서, 네 레벨의 기록 상태가 있기 때문에, 소거 레벨을 제외한 세 레벨에 대한 기록 동작 및 기록 동작에이어서 실행되는 확인 동작은 종래의 기술과 동일하다. 그러나, 상술된 바와 같이, 본 실시예는 종래의 기술과 다른 임계값과 기록 데이터 간의 대응 관계를 이용하기 때문에, 본 실시예의 기록 동작은 종래의 기록 동작과 다르다. 본 실시예에서, "11"의 기록 데이터는 기록되어 있지 않고, "10", "00" 및 "01"의 데이터는 제1 단계, 제2 단계, 및 제3 단계 각각에 기록된다. 즉, 제1 단계의 기록은 기록 데이터 "10", "00" 및 "01"에 대해 임계값 Vtml로 실행되고, 제2 단계의 기록이 기록 데이터 "00" 및 "01"에 대해 임계값 Vtm2로 실행되고, 마지막으로 제3 단계의 기록은 데이터 "01"에 대해 임계값 Vtm3으로 실행된다.

도 4에서 사용되는 참조 부호를 먼저 설명한다. 변수 PL(프로그램 레벨)은 기록 및 확인 동작이 세 개의 단계에서 실행되기 때문에, 기록 및 확인 동작의 레벨을 시점에 따라 나타낸 것이다. 변수 PC(프로그램 카운트)는 각 기록 및 확인 단계에서 기록이 발생하는 회수를 나타낸다. 상수 PCMAX는 기록 및 확인 동작의 회수를 제한하기 위한 것이다.

또한, 변수 PP는 승압 회로(107)의 출력이 소정 시간 내에서 미리 정해진 전압에 이르렀는지의 여부를 모니터링하기 위해 사용된다. 제어 회로(108)는 승압 회로(107)의 전압이 미리 정해진 전압에 이르렀는지를 미리 정해진 매 시간 마다 판정한다. 승압 회로의 전압이 미리 정해진 판정 회수 PPMAX 내에서 미리 정해진 전압에 이르르지 않았다면, 이 처리는 중단된다. 이들 변수 및 상수는 제어 회로(108)에 저장된다.

기록 동작은 기록되는 메모리 셀을 포함하는 메모리 셀의 블럭의 소거로 시작되며, 저장된 데이터는 소거 레벨에 대응하는 "11"로 초기화된다. 소거 동작 자체는 종래의 기술과 동일하기 때문에, 그 설명은 생략한다. 다음에, 실재 배선 동작에 들어가기 전에, 래치(1 내지 3)에 기록되는 데이터(도 3의 "기록 데이터"에서 나타낸 데이터)에 대응하는 초기값이 설정된다. 도 3에서 나타낸 바와 같이, 래치(1 내지 2)에 기록되는 데이터 자체가 초기값으로 설정된다. 래치(3)에 관련해서는, 기록되는 데이터가 "01"일 때 "0"이 설정되고, 기록되는 데이터가 "01"이 아닐 때 "1"이 설정된다.

따라서, 메모리 셀에 기록되는 데이터는 도 12의 내부 버스선(도시 생략)을 통해 데이터 신호 DL1 및 DL0에 제공된다. 다음에, 제어 회로(108)는 래치 재설정 신호를 "H"로 반전하는 것으로 래치(3)에 저장된 데이터를 "1" (시간 t1에서의 노드 E)로 반전하기 위해 래치 재설정 신호 YDCVST에 펄스를 부여한다. 컬럼 디코더(106)는 컬럼 선택을 실행한 후, 컬럼 디코드 신호 YDCT0 및 YDCT1를 "H"로 반전시킨다. 한편, 제어 회로(108)는 기록 데이터 입력 신호 YDC0WT 및 YDC1WT를 "H"로 반전시킨다. 이에 의해, 데이터 신호 DL1 및 DL0은 각각 래치(1 및 2)에 설정된다 (시간 t2에서 노드 A 및 C). 이 때, 기록 데이터가 "01"이면, 데이터 신호 DL1의 값 "0"이 TrQ9 및 TrQ10을 통해 래치(3)에 설정된다 (t3에서 노드 E, 상기 동작은 S1임).

다음에, 제1 기록 및 제2 확인 동작을 실행하기 위해서, 제어 회로(108)는 변수 PL이 초기에 "0"으로 설정된 후에 (단계 S2) 변수 PC를 "0"으로 설정한다 (단계 S3). 다음에, 제어 회로(108)는 래치 데이터 전달 신호 YDCVWT를 "H"로 반전시키기 위한 펄스를 제공하고, 래치(3)에 저장된 데이터는 래치(3)에 저장된 데이터가 "0"이면 래치(2)에 전달된다. 결과적으로, 기록되는 데이터가 "01"이면, 래치(2)에 저장된 데이터는 "0"으로 변경된다 (시간 t4, 상기 동작은 단계 S3임).

다음에, 래치(2)에 저장된 데이터에 따라서 기록이 실행되는지의 여부가 결정된다. 먼저, 예를 들어, 15V의 전압이 기록되는 메모리 셀에 접속된 워드선에 인가된다. 제어 회로(108)는 변수 PP를 "0"으로 초기화하여 (단계 S4) 승압 회로(107)가 워드선 전압을 생성하도록 명령한다. 제어 회로(108)는 변수 PP를 "1"만큼 인크리멘트하여(단계 S5) 승압 회로의 전압이 15V에 이르렀는지의 여부를 알아본다. 전압이 이르르지 않았다면 (단계 S6에서 NG), 상기 동작은 소정 시간 동안 기다린 후 반복된다. 이렇게 하면서, 변수가 상수 PPMAX에 이르르면 (단계 S16에서 예), 제어 회로(108)는 뭔가 잘못된 것이 있다고 가정하여 처리를 종료한다.

반대로, 승압 회로(107)의 전압이 15V에 이르르면 (단계 S6에서 OK), 제어 회로는 실제 기록 동작의 처리에 들어간다. 즉, 제어 회로(108)는 래치 선택 신호 READ3T에 펄스를 공급하여 "H"로 반전시킴으로써 래치(2)에 저장된 데이터 (노드 D에 출력된 반전 데이터)를 인버터(4)에 전달한다 (시간 t5). 다음에, 제어 회로(108)는 기록 신호 PGM 및 비트선 선택 신호 HOLD를 "H"로 반전하여 노드 H의 레벨을 비트선 BIT에 인가한다.

따라서, 래치(2)에 저장된 데이터가 "0"이고, 기록 동작이 허가될 때, 래치(2)의 반전 출력에 대응하는 노드 D는 "H" 레벨이고, 인버터(4)의 출력에 대응하는 노드 H는 "L" 레벨로 반전되고, 예를 들어, "0V"의 전압이 비트선 BIT에 인가된다. 반대로, 래치(2)의 데이터가 "1"이고 기록이 금지되면, 노드 H는 "H" 레벨로 반전되므로 감지 증폭기의 소스 전압 (상술된 바와 같이, 기록 동안 소스 전압은 "5V"임)이 비트선 BIT에 인가된다. 이 시점에서, 기록 데이터가 "11"이 아닐 때 래치(2)에 저장된 데이터는 "0"이기 때문에, "11"을 제외한 기록 데이터가 비트선 BIT를 통해 메모리 셀 내에 기록된다(단계 S7). 이하, 제어 회로(108)는 기록시 일회의 기록 시간을 결정하고, 이 과정은 종래의 기술과 유사한 방식으로 실행되므로, 설명은 생략한다.

일회의 기록 동작 시간이 경과하면, 제어 회로(108)는 기록 동작을 완료한다. 따라서, 제어 회로(108)는 승압 회로(107)에 워드선에의 전압 인가를 정지하도록 명령한다. 다음에 제어 회로는 비트 선택 신호 HOLD 및 기록 신호 PGM 둘다를 "L" 레벨로 반전하고, 비트선 재설정 신호 TD1을 펄스의 공급으로 "H" 레벨로 반전시킨다 (단계 S8). 제어 회로(108)는 변수 PC를 일만큼 증분시키는데, 이는 하나의 기록 동작이 종료된 것을 나타낸다.

다음에, 확인 동작은 기록 동작 후의 메모리 셀의 임계값이 데이터 "10"에 대응하는 전압 Vtml에 이르렀는지의 여부를 확인하기 위해 시작된다. 다음에 제어 회로(108)는 승압 회로(107)에, 도 2에서 나타낸 임계 전압 Vtml 보다 조금 더 큰 예를 들어 3V의 전압을 인가한다. 제어 회로(108)는 프리챠지 신호 PRECG를 펄스를 인가하여 "L" 레벨로 반전시키고, 비트선 선택 신호 HOLD를 또한 펄스를 공급하여 "H" 레벨로 반전시킨다. 이로 인해, 노드 G 및 비트선 BIT 둘다의 전압이 "H"레벨로 프리챠지된다 (시간 t6). 노드 I는 노드 G가 "H" 레벨로 반전된 것으로 인해 "L" 레벨로 반전되기 때문에, 인버터(4)의 출력에 대응하는 노드 H는 또한 "H" 레벨로 반전된다.

워드선에 인가된 전압을 생성하는 과정은 기록 동작시의 것과 동일하고 (단계 S4 내지 S6 및 단계 S16), 유일한 차이는 전압이 워드선에 인가된다는 것이다 (단계 S10 내지 S12 및 S17). 따라서, 승압 회로(107)에 의해 생성된 전압이 미리 정해진 시간 내에 지정 전압에 이르지 않았다면, 제어 회로(108)는 처리를 중단한다.

상술된 시간 내에 워드선에 "3V"를 인가하는 것이 가능하면 (단계 12가 "OK"), 제어 회로(108)는 메모리 셀이 비트선 BIT에 판독될 준비가 될 때 까지 미리 정해진 시간을 대기한다. 이로 인해, 선택된 메모리 셀의 임계값에 따른 데이터가 비트선 BIT 상에서 운반된다. 다음에, 제어 회로(108)는 비트선 BIT를 통해 메모리 셀의 상태를 확인 결과로 판독하기 위해서, 래치 선택 신호 READ3T를 펄스의 인가로 "H"로 반전시킨다.

메모리 셀의 임계값이 Vtml 이하이면 (확인의 결과가 "FAIL"임), 메모리 셀은 워드선 전압의 인가로 턴온된다. 따라서, 비트선 BIT 및 노드 G에 축적된 전하는 메모리 셀을 통해 방출되고, 이들 전위는 "L" 레벨로 반전되고, TrQ23은 턴오프되고, 래치(2)에 저장된 데이터는 노드 G의 전위가 변경되지 않아 "0"으로 유지된다. 반대로, 메모리 셀의 임계값이 Vtml 보다 크면, 메모리 셀은 턴오프된다. 따라서, 미리 실행된 프리챠지로 생긴 감지 증폭기 VSA의 전위 (상술된 바와 같이,이 전위는 확인 동작으로 인해 소스 전압 Vcc임)가 노드 G에 유지되므로, TrQ23은 턴온된다. 따라서, 노드 D가 접지될 때, 노드 C는 "H" 레벨로 반전되고, 래치(2)에 저장된 데이터는 "0"에서 "1"로 반전된다.

상술된 바와 같이, 메모리 셀의 임계값이 특정의 값을 취득하면 (이 경우, 확인 결과는 "PASS"임), 래치(2)에 저장된 데이터는 "1"로 변경되거나 (시간 t8에서 노드 C 및 D), "기록 허가" 조건에 대응하는 "0"을 유지한다. 이하, 기록 및 확인 동작을 후자의 경우에서 반복하지만, 이 반복 동작을 도 5에 도시하지는 않았다.

이후, 제어 회로(108)는 비트선 재설정 신호 TD1에 펄스를 인가하여 비트선 BIT의 전위를 "0V"로 전환한다. 이 때, 노드 G는 비트선 선택 신호를 "H" 레벨로 유지함으로써, 비트선의 전위 변경과 함께 "L" 레벨로 반전된다 (시간 t9).

다음에, 기록 및 확인 동작이 반복되어야 하는지의 여부에 대한 판정을 행하기 위해 다음의 처리가 실행된다. 먼저, 내부 버스선의 전위는 소스 전압 Vcc에 유지되고, 데이터 신호 DL1 및 DL0는 "H" 레벨로 프리챠지된다. 제어 회로(108)는 확인이 완료될 때 까지 판독 신호 YDCRT를 "H" 레벨로 반전시키고, 또한 컬럼 결정기(106)에 명령으로서 보내진 컬럼 디코드 신호 YDCT0를 "H" 레벨로 반전시킨다. 이 때, 래치(2)에 저장된 데이터가 "1"이면 (노드 D는 "H" 레벨임), TrQ6는 턴오프되므로, 내부 버스선의 전위는 변경되지 않고 소스 전압으로 유지된다. 반대로, 래치(2)에 저장된 데이터가 "0"이면 (노드가 "H" 레벨임), TrQ6은 턴온되고, 내부 버스선은 접지되며 TrQ4, TrQ6 및 TrQ2를 통해 "H" 레벨로 반전된다.

결합형 감지 회로 및 기록 데이터의 확인 결과 모드가 "PASS"이면, 데이터가 이 결합형 감지 회로 및 기록 데이터 래치의 래치(2)에 저장되어 있기 때문에, 전위는 소스 전압 Vcc로 유지된다. 따라서, 제어 회로(108)는 내부 버스선의 레벨을 조사하여, 내부선의 전위가 소스 전압 Vcc에 유지되면, 제어 회로(108)는 그 자신의 제어를 제2 배선 동작으로 이전시킨다 (단계 S13은 PASS). 반대로, 확인 결과들 중 하나가 "FAIL"이면, 내부 버스선은 "L" 레벨로 반전된다. 이 경우, 제어 회로(108)는 모든 확인 결과가 "PASS"로 변환될 때 까지 상술된 기록 및 확인 동작을 반복적으로 실행한다 (단계 S1 내지 S13 및 S16 내지 S18).

상술된 반복 동작 동안, 임계값이 이미 Vtml을 초과하는 메모리 셀에 대해서는, 래치(2)에 저장된 데이터가 "기록 금지"에 대응하는 "1"로 설정된다. 즉, 이들 메모리 셀에 대해서는 과다 기록이 금지된다. 반복 동작시, 소정의 회수 기록한 후 확인 결과들 중 어느것도 "PASS"로 변경되지 않으면, 제어 회로(108)는 잘못된 것으로 가정하여 처리를 중지시킨다. 반대로, 모든 확인 결과가 "PASS"로 변경되면 (단계 S13이 "PASS"임), 제1 기록 및 제1 확인 동작이 완료된다.

다음에, 제2 기록 및 제2 확인 동작을 실행하기 위해서, 이 제어 회로(108)는 변수 PL을 "2"로 변경하기 위해서 변수 PL에 "1"을 증분시킨다 (단계 S15). 제2 단계에서의 동작은 제1 단계와 기본적으로 유사하다(단계 S3 내지 S18). 제2 단계 및 제1 단계 사이의 차이는 기록이 실행되었는지의 여부를 판정하고 확인 결과를 판독하기 위해서 래치(2) 대신에 래치(1)이 사용되며, 확인시 사용되는 전압은 Vtm2에 기초한 것이며, 확인 결과의 판독은 데이터 신호 DL1로 행해진다는 점이다.

상세하게는, 먼저 제어 회로(108)는 래치(3)의 데이터가 "0"일 때, 래치(3)에 저장된 데이터를 래치(2)에 전달한다. 결과적으로, 래치(2)에 저장된 데이터는 기록 데이터가 "01"일 때에만 "0"으로 복귀되고, 노드 C 및 D는 "L" 레벨 및 "H" 레벨로 각각 반전된다 (시간 t10). 다음에, 래치(2)가 아니라 래치(1)에 저장된 데이터에 따라서 판독이 실행되었는지의 여부가 판정된다. 제어 회로(108)는 승압 회로(107)에 의해 워드선에 "15V"를 인가하고(단계 S6), 래치 선택 신호 READVTY를 펄스의 인가로 반전시키고, 래치(1)에 저장된 데이터 (더욱 정확하게는, 반전된 출력에 대응하는 노드 D 레벨)를 인버터(4)에 전달한다 (시간 t11).

다음에, 제어 회로(108)는 기록 신호 PGM 및 비트선 선택 신호 HOLD 둘다를 "H" 레벨로 반전시키고, 노드 H 레벨을 비트선 BIT에 인가한다. 따라서, 래치(1)에 저장된 데이터가 "0"인 메모리 셀에 대해 기록이 실행된다. 이 경우, 기록 데이터 "00" 또는 "01"인 기록이 시작되기 때문에, 제어 회로(108)는 제1 기록 동작과 유사하게, 기록 동작의 완료가 결정될 때 기록 동작이 완료되게 한다 (단계 S8).

다음에, 이들 메모리 셀의 임계값이 데이터 "00"에 대응하는 전위 Vtm2에 이르렀는지의 여부에 대해서 메모리 셀에 대한 확인 공정을 실행하기 위해서, 제어 회로(108)는 자기 제어를 제2 확인 동작으로 이전시킨다. 이 경우, 제어 회로(108)는 워드선에 임계값 Vtm2 보다 좀 더 큰 전위, 예를 들어 "4V"를 인가하도록 명령한다 (단계 S12). 다음에, 제어 회로(108)는 노드 G 전압을 "H" 레벨로 프리챠지하고, 래치 선택 신호 READVT를 펄스의 공급으로 "H" 레벨로 반전시키고, 비트선 선택 신호 HOLD를 "H" 레벨로 반전시켜 비트선 BIT 및 노드 G를 접속한다. 결과적으로, 메모리 셀의 임계값이 Vtm2 보다 작을 때, 래치(1)에 저장된 데이터는 "0"으로 변경되지 않고 유지된다. 반대로, 임계값 Vtm2가 Vtm2 보다 크면, 래치(1)에 저장된 데이터는 "0"에서 "1"로 반전된다. 메모리 셀의 상태가 래치(1)에 반영된 후, 비트선 BIT는 제2 확인 동작을 완료하기 위해 재설정된다 (시간 t14).

다음에, 기록 및 확인 동작이 반복되었는지의 여부를 판정하기 위해서, 제1 확인 동작과 동일한 공정이 반복된다. 그러나, 이 경우, 확인 결과가 래치(1)에 저장되고, 제어 회로(108)는 컬럼 디코드 신호 YDCT1를 컬럼 디코드 신호 YDCT0 대신에 "H" 레벨로 반전시킨다. 부가하여, 확인 결과는 TrQ5, TrQ1 및 데이터 신호 DL1을 통해 래치(1)에 저장된 데이터에 대응하는 노드 B 전위에 따라서 내부 버스선에 출력된다. 이 경우, 래치(1)에 저장된 데이터가 "1"이면, TrQ5는 턴오프되므로 내부 버스선의 전위는 소스 전압 Vcc에 유지되게 된다. 래치(1)에 저장된 데이터가 "00"이면, TrQ5가 턴오프되기 때문에, 내부 버스선은 TrQ3, TrQ5, 및 TrQ1 및 데이터 신호 DL1을 통해 접지되게 된다.

따라서, 제1 확인 동작에 관한 설명과 유사하게, 제2 기록 및 제2 확인 동작이 결합형 감지 회로 및 기록 데이터 래치의 모든 확인 결과가 "PASS"가 될 때 까지 반복된다 (단계 S13). 그 결과, 모든 기록 메모리 셀의 임계값이 Vtm2를 초과하고, 결합형 감지 회로 및 기록 데이터 래치의 래치(1)에 저장된 데이터는 "1"로전환된다. 제1 기록 동작의 경우와 유사하게, 확인 결과가 "FAIL"일 때의 반복 동작은 도 5에 도시되지 않았다.

상기 도시된 동작에 의해, 기록 데이터 "00" 및 "01"에 관한 제2 기록 및 제2 확인 동작이 완료된다.

제3 단계에서 기록 및 확인 동작을 실행하기 위해서, 제어 회로(108)는 변수 PL을 "2"로 갱신한다 (단계 S15). 제3 단계에서의 기록 및 확인 동작은 확인시 사용되는 전위가 Vtm3에 기초한다는 것을 제외하고는, 제1 단계에서와 유사하다.

상세하게, 제어 회로(108)는 래치(3)에 저장된 데이터가 "0"일 때 래치(3)에 저장된 데이터를 래치(2)에 전달한다 (시간 t15, 단계 S3). 이 경우, 래치(2)에 저장된 기록 데이터 중 어느 것도 변경되지 않는다. 다음에, 제어 회로(108)는 제1 단계에서의 기록 동작과 동일한 방법으로 기록 동작을 실행한다. 기록 동작은 기록 데이터가 "01"인 메모리 셀에 대해 실행된다 (단계 S7). 이 제3 기록 동작에서의 시간 t16 및 t17의 타이밍은 제1 기록 동작에서의 시간 t5 및 t6의 타이밍에 대응한다. 제어 회로는, 기록된 메모리 셀에 대해 임계값이 데이터 "01"에 대응하는 Vtm3의 전압을 취득했는지의 여부를 확인하기 위해서, 그 자체 처리를 확인 동작으로 이전시킨다. 이 경우, 제어 회로(108)는 승압 회로(107)에 임계 전압 Vtm3 보다 좀 더 큰 예를 들어, "5V"의 전압을 워드선에 인가하도록 명령한다 (단계 S12). 상기 동작을 제외하면 다른 동작은 제1 확인 동작과 동일하다. 따라서, 메모리 셀의 임계값이 Vtm3 보다 작으면, 래치(2)의 데이터는 "0"으로 유지되고, 메모리 셀의 임계값이 Vtm3 보다 크면, 래치(2)의 데이터는 "0"에서 "1"로 반전된다(시간 t18에서 노드 C 및 D).

다음에, 제1 확인 동작과 유사하게, 제어 회로(108)는 확인 결과에 근거하여 확인 동작이 반복되어야 하는지에 대해서 판정한다. 제3 기록 및 확인 동작은 결합형 감지 회로 및 기록 데이터 래치의 모든 확인 결과가 "PASS"로 전환될 때 까지 반복된다 (단계 S13). 이들 반복 동작은 제1 단계 및 제2 단계와 유사하므로 도 5에 도시하지 않았다. 모든 확인 결과가 "PASS"로 전환되면, 단계 S14는 "Yes"가 되고, 메모리 셀에 대한 네 유형의 기록 데이터의 기록 동작이 완료된다.

② 판독 동작

이하, 메모리 셀로부터의 판독 동작을 설명한다. 판독 동작은 확인 동작과 기본적으로 동일하다. 즉, 판독 동작시에는, 데이터 신호 DL1 및 DL0가 "H" 레벨로 프리챠지되고, 비트선 및 노드 G가 프리챠지되고, 판독시 메모리 셀의 상태가 비트선 BIT 및 노드 G에 반영되고, 비트선 BIT 및 노드 G의 레벨이 래치 선택 신호가 "H" 레벨로 반전된 후에 래치들 중 어느 하나에 입력되고, 래치에 입력되고 워드선의 전위를 감소시킨 후에 비트선 BIT가 재설정되는 동작을 포함하는, 확인 동작들과 동일한 동작이 실행된다.

이하에서는, 워드선에 인가되는 전위 및 판독 결과를 래치하기 위해 래치(1) 중에서의 래치 선택을 설명한다.

도 9는 판독 동작을 설명하기 위한 주 신호의 타이밍 파형을 나타낸다. 도 9는 데이터 "10"에 대응하는 임계값을 갖는 메모리 셀을 판독하는 동작을 나타낸다. 이 경우, 메모리 셀의 임계값은 전위 Vtml < 메모리 셀의 임계값 < 전위 Vtm2의 범위 내에 있다. 도 10은 래치 선택 신호 READ1T 내지 READ3T 및 READVT의 인가 타이밍의 시연속 표현, 및 각 판독 데이터에 대해 래치(1 및 2)에 저장된 데이터의 변경을 나타낸다. 후술되는 바와 같이, 판독 동작은 래치(1 및 2)만을 이용하며, 래치(3)는 이용하지 않는다.

먼저, 판독 동작시, 래치(1 및 2)에 저장된 데이터는 "1"로 초기화된다. 이를 위해, 제어 회로(108)는 프리챠지 신호 PRECG 및 비트선 선택 신호 HOLD를 "L" 레벨로 설정한다 (시간 t50). 이렇게 하여, 노드 G는 감지 증폭기 전압 VSA (소스 전압 Vcc)로 프리챠지되고, 노드 I는 "L" 레벨로 전환된다. 다음에, 제어 회로(108)는 래치 선택 회로 READ3T에 펄스를 입력하여 "H" 레벨로 반전시킨다 (시간 t5). 노드 I의 "L" 레벨은 노드 D에 인가되고, 노드 G는 "H" 레벨로 반전된다 (시간 t52). 따라서, 래치(2)에 저장된 데이터가 "1"로 초기화된다.

다음에, 제어 회로(108)는 비트선 선택 신호 HOLD를 "H"로 복귀시키고, 판독이 종료될 때 까지 "H" 레벨을 유지하고, 펄스의 입력으로 래치 선택 신호 READVT를 "H" 레벨로 반전시킨다 (시간 t53). 그 결과, "L" 레벨이 래치 선택 회로 READ3T에 펄스를 인가하는 것과 유사한 동작에 의해 노드 B에 인가된다 (시간 t54). 따라서, 노드 A는 "H" 레벨로 반전되고 래치(1)에 저장된 데이터는 "1"로 초기화된다 (시간 t54). 그 후, 프리챠지 신호 PRECG는 "H" 레벨로 복귀되어, 프리챠지 동작이 중지된다 (시간 t55).

다음에 판독 데이터가 "11"이 아닐 때, 래치(2; 하위 비트)를 "0"으로 설정하도록 하는 처리가 실행된다. 워드선에 Vtm1의 전위를 입력하도록 명령한 후에, 제어 회로(108)는 래치 선택 회로 READ1T에 펄스를 입력하여 "H" 레벨로 반전시킨다. 그러나, 워드선의 전위가 메모리 셀의 임계값 보다 여전히 작기 때문에, 메모리 셀은 턴오프되고 노드 G는 프리챠지 상태로 남게 된다. 따라서, 노드 G는 "L" 레벨로 반전되고, 이 "L" 레벨은 노드 C에 인가되고 (시간 t57), 래치(2)의 데이터는 "0"으로 변경된다. 그 후, 프리챠지 신호 PRECG는 판독 준비가 된 노드 G를 프리챠지하기 위해 잠시 동안 "L" 레벨로 유지된다. 이 프리챠지 동작은 다음 판독 동작에서 유사하게 실행된다.

다음에, 판독 데이터의 상위 비트가 "0"일 때 래치(1; 상위 비트)를 "0"으로 설정하는 처리가 실행된다. 여기에서, 판독 데이터가 "10"이기 때문에, 래치(1 및 2)에 저장된 데이터는 변경되지 않는다. 즉, 이 경우, 제어 회로(108)는 전위 Vtm2를 워드선에 인가하도록 명령한 후, 래치 선택 신호 READ2T를 펄스의 공급으로 "H" 레벨로 반전시킨다 (시간 t60). 다음에 워드선의 전위는 워드선의 임계값 보다 더 커지고, 메모리 셀은 턴온되며 이에 따라 노드 G는 "L" 레벨로 반전되게 된다. 트랜지스터 TrQ23는 턴오프되며, 노드 A의 전위는 변경되지 않고, 래치(1)에 저장된 데이터는 "1"로 유지된다.

상술된 바와 같이, 래치(2; 하위 비트)의 데이터는 판독 데이터가 "11"이 아닐 때 "0"으로 설정되고, 래치(2)에 저장된 데이터는 판독 데이터가 "01"일 때 "1"로 설정된다. 래치(1 및 2)에 저장된 데이터는 판독 데이터가 "10"이기 때문에 변경되지 않는다. 이 경우, 제어 회로(108)는 Vtm3의 전위를 워드선에 인가하도록 명령한 후에, 래치 선택 신호 READ3T를 "H" 레벨로 반전시킨다. 이 경우, 워드선의 전위는 메모리 셀의 임계값 보다 더 커지고, 메모리 셀은 턴온되고 노드 G는 "L" 레벨로 반전된다. 따라서, 노드 G는 동일한 전위로 유지되고, 래치(2)에 저장된 데이터는 "0"으로 변경되지 않고 유지된다.

메모리 셀의 데이터 "01"은 상술된 동작에 의해 래치(1 및 2)로부터 추출된다. 다음에 제어 회로(108)는 내부 워드선 (도시 생략) 상의 래치로부터 추출된 데이터를 판독한다. 이를 위해, 제어 회로(108)는 판독 동작이 완료될 때 까지 판독 신호를 "H" 레벨로 반전시킨다 (시간 t62). 다음에, 제어 회로(108)는 펄스의 공급으로 컬럼 디코드 신호 YDCT0을 "H" 레벨로 반전시키고, 래치(1 및 2)의 반전 출력에 대응하는 노드 D의 전위를 트랜지스터 TrQ6 및 TrQ2를 통해 데이터 신호 DL0에 출력한다. 이로 인해, 데이터 "0"은 내부 버스선 상에서 하위 데이터로서 취득된다 (도면에서 "TDBUS"). 다음에, 제어 회로(108)는 컬럼 디코드 신호 YDCT1을 펄스의 공급으로 "H" 레벨로 반전시키고, 래치(1)의 반전 출력에 대응하는, 노드 B의 전위를 트랜지스터 TrQ5 및 TrQ1를 통해 데이터 신호 DL1에 출력한다. 이에 의해, 데이터 "1"은 내부 버스선 상에서 하위 데이터로서 취득된다. 판독 동작은 상기 과정으로 완료된다.

"10"을 제외하고 판독 데이터를 판독하기 위해 동일한 공정이 이어진다. 판독 데이터가 "11"일 때, 래치 선택 신호 READ3T 및 READVT는 "H" 레벨로 반전되며 래치(1 및 2)에 저장된 데이터가 초기화된다. 다음에, Vtm1, Vtm2 및 Vtm3의 순서대로 워드선에 공급된 전압을 변경시키면서, 각 래치 선택 신호 READ1T, READ2T 및 READ3T에 순차적으로 펄스가 공급된다. 판독 데이터 "10"의 경우와 유사하게, 배선의 전위가 메모리 셀의 임계값 보다 더 크면, 메모리 셀은 턴온되고 노드 G는 "L" 레벨로 반전되므로, 래치(1 또는 2)에 저장된 데이터는 변경되지 않은채 유지된다. 워드선에 인가된 상기 세 개의 전압 모두가 메모리 셀의 임계값 보다 더 크기 때문에, 초기화시 데이터 "11"은 판독 동작이 완료될 때 까지 변경되지 않고 유지된다.

판독 데이터가 "00"일 때, 전위 Vtm2 및 Vtm3은 임계값과 Vtm2 ≤ 메모리 셀의 임계값 < 전위 Vtm3의 관계가 있다. 먼저, 래치(1 및 2)의 데이터는 판독 데이터가 "11" 또는 "10"인 경우와 유사하게, "11"로 초기화된다. 다음에, 워드선에 인가된 전압이 Vtm1에 설정되고, 래치 선택 신호가 "H" 레벨로 반전되고, 래치(2)는 판독 데이터가 "10"인 경우와 유사하게, "0"으로 설정된다. 따라서, 워드선에 인가된 전압은 Vtm2로 변경되고 래치 선택 신호 READ 2t는 "H" 레벨로 반전된다. "10"의 경우와 반대로, 워드선의 전위 Vtm2가 메모리 셀의 임계값 보다 더 작으면, 메모리 셀은 턴오프되고 프리챠지 전위가 유지된다. 그 결과, "L" 레벨로 반전된 노드 I의 전위는 노드 A에 인가되고 래치(1)에 저장된 데이터는 "0"으로 반전된다. 그 후, 워드선에 인가된 전압은 Vtm3으로 변경되고 래치 선택 신호는 "H" 레벨로 반전된다. 이 때, 워드선에 인가된 전위가 메모리 셀의 임계값을 초과하기 때문에, 래치(1 및 2)에 저장된 데이터는 이들이 "00"에 있는 것으로 판독된다.

판독 데이터가 "01"일 때, 전위 Vtm3는 Vtm3 ≤메모리 셀의 임계값의 관계가 있다. 따라서, 이 경우, 판독 데이터가 "00"인 경우와 유사하게, 래치(1 및 2)에 저장된 데이터가 "11"로 초기화된 후에 워드선에 인가된 전압이 Vtm1 및 Vtm2로 변경되는 동안 래치(1 및 2)에 저장된 데이터는 래치 선택 신호 READ1T 및 READ2T에 펄스를 공급하여 "00"으로 반전된다. 판독 데이터가 "00"인 경우와 반대로, 래치 선택 신호 READ3T에 펄스를 공급하여 워드선에 인가된 전압이 Vtm3으로 변경될 때, 메모리 셀은 턴오프되고 노드 I는 전위 Vtm3이 턴오프되는 메모리 셀의 임계값 보다 작기 때문에 "L" 레벨로 반전된다. 이 전위가 노드 D에 인가될 때, 래치(2)에 저장된 데이터는 턴오프되고, 데이터 "01"은 래치(1 및 2)에 저장되어 판독 동작이 완료된다.

상술된 바와 같이, 본 실시예는 확인 공정시를 제외하고 기록 동작시 메모리 셀로부터의 어떤 판독 동작도 필요로 하지 않으므로, 기록 동작의 총 시간이 단축될 수 있다.

본 실시예에서, 메모리 셀에의 기록이 최저 임계값으로부터 높은 임계값으로 순차적으로 실행된다. 도 19에서 나타낸 바와 같이, 기록 동작은 소거 레벨 →기록 레벨 →기록 레벨 2 →기록 레벨 3로 순서대로 실행될 수 있으므로, 기록 동작의 총 시간은 오직 (T1+T2+T3)이다. T1=T2=T3라고 가정하면, 본 실시예에 따른 기록 동작의 총 시간은 종래 기술의 기록 시간의 3/4일 수 있다.

부가하여, 소거 레벨로부터 기록 레벨 1로의 기록 동작은 두번의 동작을 필요로 하지 않고 한번의 동작으로 완료될 수 있기 때문에, 교란을 유발할 가능성을 축소시켜, 결과적으로 메모리 셀 및 반도체 칩의 신뢰도를 전체적으로 향상시킬 수 있다.

메모리 셀의 각 임계값의 기록 데이터는 그레이 코드로 형성되기 때문에, 임계값이 어떤 이유로 감소되는 경우에도 오직 하나의 결함 비트만이 생기게 되어, 종래 기술의 경우와 같은 두개의 결함 비트를 만들지 않는다. 이것은 칩의 신뢰도 향상 및 제조 수율의 개선에 효과적이다. 본 발명은 종래 기술에서의 두 비트와 반대로 오직 하나의 비트의 에러 정정을 필요로 하기 때문에, 본 발명의 에러 정정 회로는 간략화될 수 있으며 에러 정정에 필요한 리던던시 비트를 감소시킬 수 있다.

(3) 변형예

상기 실시예에서는 4치의 경우에 대해서 설명했다. 그러나, 본 발명은 4치의 경우의 적용에만 제한되는 것이 아니고 n치의 경우 (n은 3 보다 큰 자연수)에도 적용 가능하다. 일반 디지털 회로는 이진 표시를 사용하기 때문에, 상기 n이 2의 승수이면, 주변 회로를 더욱 간단한 방식으로 구성할 수 있다. 더 큰 n 값을 적용하면, 래치의 개수는 세 개에서 (n-1)개로 증가되어야 한다.

상기 설명에서, 임계값은 최저 "11", "10", "00"에서 최고 "01" 로 순서대로 지적되지만, 이 순서 및 이들 값은 오직 예시적인 것이지 제한적이지 않고, 이들이 그레이 코드이면 어느 값이라도 사용될 수 있다는 것에 유의해야 한다.

상기 실시예에서, 소거 레벨에 더욱 근접한 임계값이 다른 임계값 보다 더 작아진다고 가정된다. 소거 레벨에 더욱 근접한 임계값은 다른 것 보다 더 큰 임계값이 할당될 수 있는 것은 물론이다.

상기 설명에서, 플래시 메모리는 반도체 메모리 소자의 일 예로서 설명된다. 그러나, 전기적으로 기록 가능한 경우 어느 반도체 메모리 장치에도 적용될 수 있으며, 종래의 EEPROM은 적용 가능한 예들 중 하나이다.

도 4의 흐름도에 도시된 단계 S16 내지 S18에서의 판정 동작은 제품 레벨에서는 제외하고 반드시 필수적인 것이 아니므로, 이들 단계들은 생략할 수 있다.

상기 설명에서, 데이터 신호 DL1 및 DL0로 운반되는 데이터는 상위 및 하위 비트로 정의되지만, 데이터 신호 DL1 및 DL0는 하위 및 상위 비트를 운반하도록 반전될 수 있다. 도 11에 도시된 바와 같이, 두 개의 데이터 신호 DL1 및 DL0를 하나의 데이터 신호 DL로 일체화하는 것이 가능하게 되며 데이터는 데이터 신호 DL 및 트랜지스터 TrQ1 및 TrQ2를 시분할로 스위칭하여 입력 및 출력될 수 있다.

상술한 바와 같이, 본 발명은 다치를 갖는 기록 데이터에 따라서 래치 소자를 설정하며 이를 참조하면서, 임계값과 동일한 개수의 복수의 래치 소자를 제공하여 기록 데이터에 대응하는 임계값에 이르를 때 까지 기록 동작을 실행한다. 이로 인해, 기록 동작시, 메모리 셀로부터 불필요한 기록 동작 시간을 축소하여 총 기록 시간을 상당히 축소하는 것이 가능하게 된다. 또한, 기록 동작 동안 복잡한 판독 제어를 축소할 수 있기 때문에, 회로를 간략화할 수 있다.

Claims

2치 이상의 다치 데이터(multi-valued data)를 저장하는 복수의 메모리 셀이 설치된 불휘발성 반도체 장치에 있어서,

상기 메모리 셀에 저장된 상기 다치 데이터의 각 데이터를 식별하기 위해 설정된 임계값의 수와 동일한 수로 제공되는 복수의 래치; 및

상기 다치 데이터에 대응하여 상기 복수의 래치에 저장된 데이터를 설정 및 참조하면서, 기록 데이터에 대응하는 임계값에 도달할 때까지 상기 메모리 셀에 기록하기 위한 기록 장치

를 포함하며,

상기 각 임계값에 의해 식별되는 상기 다치 데이터의 각 데이터는 그레이 코드(gray code)로 구성되는 불휘발성 반도체 메모리 장치.
삭제
제1항에 있어서,

상기 복수의 래치는 3개의 래치를 포함하며, 각 래치는 2 비트로 표시되는 4치 데이터로부터 서로 상이한 번호가 제공되고, 각 번호는 상기 임계값 중 하나이며,

상기 기록 장치는:

(1) 상기 3개의 래치 중 제1 및 제2 래치를 상기 기록 데이터의 각 비트로 초기 설정하고, 상기 기록 데이터에 따라 상기 3개의 래치 중 제3 래치를 기록 허가 데이터나 기록 금지 데이터로 초기화하는 단계;

(2) 상기 임계값들 중 제1 내지 제3 임계값까지 기록 동작을 실행하기 위한 각 기록 단계 전에, 상기 제3 래치에 저장된 데이터가 상기 기록 허가 데이터이면, 미리 상기 제2 래치를 상기 기록 허가 데이터로 재설정하는 단계;

(3) 상기 제2 래치의 데이터가 상기 기록 허가 데이터일 때, 상기 메모리 셀의 소거 레벨부터 상기 제1 임계값까지 데이터를 기록한 후 상기 제2 래치에 상기 기록 금지 데이터를 설정하는 단계;

(4) 상기 기록 허가 데이터가 상기 제1 래치 내에서 래치될 때, 상기 제1 임계값부터 상기 제2 임계값까지 기록한 후 상기 제1 래치에 상기 기록 금지 데이터를 설정하는 단계; 및

(5) 상기 기록 허가 데이터가 상기 제2 래치에 기록될 때 상기 제2 임계값부터 상기 제3 임계값까지 기록하여 상기 제2 래치에 상기 기록 금지 데이터를 설정하는 단계

로 기록 동작을 실행하는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 기록 장치는 상기 메모리 셀의 소거시 상기 메모리 셀의 소거 레벨에 가장 근접한 임계값에서부터 가장 먼 임계값으로 순서대로 상기 기록 동작을 실행하는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 복수의 래치 및 상기 기록 장치는 감지 증폭기 및 기록 증폭기를 포함하는 회로 내에 설치되는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 복수의 래치 중, 상기 메모리 셀로의 기록시에 상기 기록 데이터가 초기에 설정되는 래치로, 상기 메모리 셀로부터 판독된 데이터가 인입되는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 기록 장치는, 상기 기록 동작이 발생할 때 마다 기록될 임계값에 도달하는지의 여부를 확인하고, 상기 임계값에 도달할 때까지 상기 기록 동작 및 상기 확인 동작을 반복한 후, 상기 기록 동작 또는 상기 확인 동작에 사용되는 래치들 중 어느 하나에 기록 금지 데이터를 설정하는 확인 동작을 실행하는 불휘발성 반도체 메모리 장치.