JP4560073B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
メモリセルにデータを書き込む場合、先ず、信号BLC1、BLC4、DISがローレベル(以下、Lレベルと記す)、リセット信号RSTが一旦ハイレベル(以下、Hレベルと記す)とされ、ラッチ回路LAT1がリセットされる。
メモリセルからデータを読み出す場合、先ず、信号BLC1、BLC3、DIS、XXLがLレベル、信号BLC2がHレベルとされ、ビット線がHレベルに充電される。この後、信号BLC2をLレベルとして選択ワード線に読み出しレベルが供給される。メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はHレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線の電荷が放電される。このため、ビット線はLレベルとなる。次いで、信号BLC3がHレベルとされ、ビット線の電位がデータ制御ユニット3bに読み出される。
書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、読み出し動作とほぼ同様である。この場合、ビット線をHレベルに充電した後、選択ワード線に所定のベリファイ電圧が供給される。メモリセルの閾値電圧がベリファイ電圧に達している場合、メモリセルはオフ状態となる。このため、ビット線の電位はHレベルに保持される。また、メモリセルの閾値電圧がベリファイ電圧に達していない場合、メモリセルはオン状態となる。このため、ビット線の電位はLレベルとなる。
バス41の一端部は、センスアンプユニット3aに接続され、他端部はデータ入出力バッファに接続されている。
上記データ制御ユニットの基本動作について説明する。バス41のデータをLAT3に取り込む場合、リセット信号RST2をHレベルとして、NMOS61、70をオンさせ、バス41、及びラッチ回路LAT3をLレベルにリセットする。
Claims (5)
- 1つのメモリセルに複数ビットを記憶する複数のメモリセルを有し、前記メモリセルが行方向及び列方向にマトリックス状に配置されたメモリセルアレイと、
前記メモリセルの書き込み電圧を含む制御電圧を発生する電圧発生回路と、
前記メモリセルアレイの選択されたメモリセルから読み出されたデータを検知するセンスアンプと、
前記センスアンプへ供給するデータと、前記センスアンプにより読み出されたデータを制御するデータ制御回路とを具備し、
前記データ制御回路は、書き込みデータを検証する書き込みベリファイ動作時、前記メモリセルの閾値電圧が予め設定したベリファイチェックポイントを越えた場合、メモリセルへの書き込みデータを残りの書き込み電圧印加回数を示す回数データに変換し、書き込み電圧印加動作毎に前記回数データを1ビットのみ反転し、回数データの定義を変換することにより減算動作を行い、残りの書き込み電圧の印加回数が0回に達した時点で書き込みを完了させることを特徴とする不揮発性半導体記憶装置。 - 前記データ制御回路は、前記書き込みデータ及び変換された前記回数データを記憶する複数の第1のラッチ回路と、
前記第1のラッチ回路に記憶されたデータを変換する変換回路と
を具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記データ制御回路は、前記メモリセルの閾値電圧が前記ベリファイチェックポイントを越えた場合、フラグデータがセットされる第2のラッチ回路をさらに具備することを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記メモリセルへの書き込みデータを、残りの書き込み電圧印加回数を示す回数データに変換するためのパラメータを記憶する記憶部をさらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記電圧発生回路は、前記記憶部に記憶されたパラメータに従って、前記データ制御回路の動作を制御する信号を発生することを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
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