JP5085058B2 - プログラムの検証読み取り中に列スキャンを通じてプログラム時間を短縮させうるフラッシュメモリ装置のプログラム方法 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
20 行デコーダ
40 ページバッファ回路
12e、12o ストリング
BLe、BLo ビットライン
N1 第1ノード
N2 第2ノード
N3 第3ノード
N4 第4ノード
N5 第5ノード
N6 第6ノード
N7 第7ノード
VBLe、BLSHFo、PLOAD、BLSLT、LCH、PBRST、 YA、YB 信号
M1、M2、M3、M4、M6、M7、M8,M9、M10、M11 NMOSトランジスタ
M5 PMOSトランジスタ
DOUT 出力ライン
Claims (8)
- 不揮発性半導体メモリ装置のプログラム方法において、
ホストからメモリセルにプログラムするデータを入力するステップと、
前記メモリセルにデータをプログラムするステップと、
前記メモリセルのデータが正常にプログラムされたかを検証するための、前記メモリセルの検証読み取りステップと、
前記メモリセル内のデータを検証するために、メモリセルに連結されたビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元と同時に、前記ビットラインから読み取られたデータを順次にスキャンして出力するためのY−スキャンステップと、を含む
ことを特徴とするプログラム方法。 - 前記プログラム方法は、
前記メモリセルのデータが正常にプログラムされたときには、前記データプログラム過程を完了し、前記メモリセルのデータが異常にプログラムされたときには、前記プログラム過程を繰り返すステップをさらに含む
ことを特徴とする請求項1に記載のプログラム方法。 - 前記プログラム過程の反復は、選択されたメモリセルのプログラムが全て正常に処理されるまで所定のループほど反復的に行われる
ことを特徴とする請求項2に記載のプログラム方法。 - 前記プログラム過程の反復ステップでは、以前プログラムステップで利用された高電圧より高く設定された高電圧を利用してプログラムする
ことを特徴とする請求項3に記載のプログラム方法。 - 前記メモリセルの検証読み取りステップは、メモリセルに連結されたビットラインの電圧レベルを接地電圧レベルにディスチャージするビットライン復元ステップを含み、
前記Y−スキャンステップは、前記復元ステップと同時に行われる
ことを特徴とする請求項1に記載のプログラム方法。 - 前記ビットライン復元ステップ時に前記ビットラインは、読み取られたデータをラッチするデータラッチ部と遮断されて、前記ビットラインの電圧レベルが前記読み取られたデータに影響を及ぼさない
ことを特徴とする請求項5に記載のプログラム方法。 - 前記プログラムステップは、
前記メモリセルのゲートに印加される高電圧を生成するステップと、
ページバッファ回路にローディングされたデータによって、前記ビットラインを電源電圧または接地電圧に設定することによって、前記ビットラインをセットアップするステップと、
前記高電圧を選択されたワードラインに供給するステップと、を含む
ことを特徴とする請求項1に記載のプログラム方法。 - 前記半導体メモリ装置は、NAND型フラッシュメモリである
ことを特徴とする請求項1に記載のプログラム方法。
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