KR20180086047A - 리커버리 구간을 가변하는 불휘발성 메모리 장치 및 그 동작방법 - Google Patents

리커버리 구간을 가변하는 불휘발성 메모리 장치 및 그 동작방법 Download PDF

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Abstract

불휘발성 메모리 장치의 동작 방법이 개시된다. 본 개시의 실시예에 따라 메모리 셀 어레이에 대해 복수의 루프들을 포함하는 메모리 동작을 수행하는 불휘발성 메모리 장치의 동작 방법은, 상기 메모리 셀 어레이에 연결된 하나 이상의 라인을 통해 제1 동작 시간을 갖는 제1 리커버리 구간이 포함된 제1 루프를 실행하는 단계; 및 상기 라인을 통해 상기 제1 동작 시간과 상이한 제2 동작 시간을 갖는 제2 리커버리 구간이 포함된 제2 루프를 실행하는 단계를 포함할 수 있다.

Description

리커버리 구간을 가변하는 불휘발성 메모리 장치 및 그 동작방법{A NONVOLATILE MEMORY DEVICE FOR VARYING A RECOVERY INTERVAL AND AN OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로서, 상세하게는 가변하는 리커버리 동작을 수행하는 불휘발성 메모리 장치 및 그 동작방법에 관한 것이다.
불휘발성 메모리 장치의 예로서 플래시 메모리 시스템은 USB(universal serial bus) 드라이브, 디지털 카메라, 이동 전화기, 스마트폰, 태블릿(tablet) PC, 메모리 카드 및 SSD(solid state drive)에서 널리 사용되고 있다. 불휘발성 메모리 장치를 포함하는 메모리 시스템의 경우 대용량이 가능함과 함께 기록 및 소거 등의 메모리 동작의 속도를 향상시키는 것이 중요하다.
불휘발성 메모리 시스템의 메모리 동작에서, 일반적으로 실제 기록 및 독출 등의 동작 이전에 각종 라인들에 대한 셋업 구간이 수행될 수 있으며, 또한 기록 및 소거 등의 동작 이후에 각종 라인들에 대한 초기화 동작으로서 리커버리 구간이 수행될 수 있다. 그러나, 상기와 같은 셋업 구간이나 리커버리 구간은 전체 메모리 동작의 소요 시간을 증가시킬 뿐 아니라 전력 소모를 증가시키는 문제를 발생하게 된다.
본 개시의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로서, 메모리 동작의 소요 시간을 감소함과 함께 전력 소모를 감소할 수 있는 불휘발성 메모리 장치 및 그 동작방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따라 메모리 셀 어레이에 대해 복수의 루프들을 포함하는 메모리 동작을 수행하는 불휘발성 메모리 장치의 동작 방법은, 상기 메모리 셀 어레이에 연결된 하나 이상의 라인을 통해 제1 동작 시간을 갖는 제1 리커버리 구간이 포함된 제1 루프를 실행하는 단계; 및 상기 라인을 통해 상기 제1 동작 시간과 상이한 제2 동작 시간을 갖는 제2 리커버리 구간이 포함된 제2 루프를 실행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따라 메모리 셀 어레이에 대해 복수의 루프들을 포함하는 메모리 동작을 수행하는 불휘발성 메모리 장치의 동작 방법은, 루프 카운트를 확인하는 단계; 상기 확인된 루프 카운트를 기초로 상기 루프 카운트에 대응하는 제1 루프의 제1 리커버리 구간에 대한 동작 시간을 설정하는 단계; 및 상기 동작 시간이 설정된 제1 리커버리 구간을 포함하는 상기 제1 루프를 상기 메모리 셀 어레이에 연결된 라인을 통해 실행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 불휘발성 메모리 장치 및 그 동작 방법은, 메모리 동작의 루프 별로 각각 리커버리 동작이 제어될 수 있으며, 이에 따라 메모리 동작에 소요되는 시간을 감소할 수 있다.
또한, 본 개시의 기술적 사상에 따른 불휘발성 메모리 장치 및 그 동작 방법은, 루프 별로 효율적인 리커버리 동작이 수행되므로 전력 소모가 감소될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다.
도 2는 도 1의 메모리 셀 어레이에 대한 예시적 실시예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 제1 블록의 구현 예를 나타내는 사시도이다.
도 4는 본 개시의 예시적 실시예에 따라 도 1에 도시된 리커버리 제어부의 구체적인 블록도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 1에 도시된 페이지 버퍼의 구조를 간략히 도시한다.
도 6은 커맨드에 따른 메모리 동작에 포함되는 각 구간들의 예를 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 워드 라인에 수행되는 프로그램 동작에 대한 타이밍도이다.
도 8a는 각 범위로 구분된 루프들 및 각 범위에서의 비트 라인 상태를, 도 8b는 본 개시의 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를, 도 8c는 각 리커버리 구간에서 SHILD 전압에 대한 그래프를 각각 도시한다.
도 9는 본 개시의 다른 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를 도시한다.
도 10은 본 개시의 다른 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를 도시한다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따라 리커버리 구간에 대한 동작 시간 설정 방법을 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예들에 따른 메모리 장치를 UFS(universal flash storage)에 적용한 일 예를 나타내는 블록도를 도시한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 로우 디코더(130), 페이지 버퍼(140) 및 공통 소스 라인 드라이버(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 스트링 선택 라인들(SSL), 워드 라인들(WL), 그라운드 선택 라인들(GSL), 공통 소스 라인들(CSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그라운드 선택 라인들(GSL)을 통해 로우 디코더(130)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(140)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 공통 소스 라인들(CSL)을 통해 공통 소스 라인 드라이버(150)와 연결될 수 있다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은, 예를 들어, 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 복수의 블록들을 포함하고, 각 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)에 포함된 복수의 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 장치(100)의 전반적인 동작을 제어하며, 예를 들어 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 제어 로직(120)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(100) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 예시적 실시예에 있어서, 제어 로직(120)은 프로그램(program) 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들 및 비트 라인들로 제공되는 전압 레벨을 조절할 수 있다.
메모리 동작 중 프로그램 또는 소거 동작은, 각각 복수의 루프를 포함할 수 있다. 예를 들어, 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로, 소거 동작은 ISPE(Incremental Step Pulse Erase) 방식으로 수행될 수 있다. 프로그램 또는 소거 동작에 포함된 복수의 루프들 각각은 하나 이상의 구간들을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(미도시)로부터 프로그램(또는 소거)동작이 요청되면, 제어 로직(120)은 셋업 구간, 프로그램(또는 소거) 구간 및 리커버리 구간을 포함하는 메모리 동작이 수행 되도록 메모리 장치(100) 내부의 각종 기능 블록들을 제어할 수 있다.
제어 로직(120)은 리커버리 제어부(122)를 포함할 수 있다. 리커버리 제어부(122)는, 예를 들어 워드 라인(WL), 비트 라인(BL), 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL) 또는 공통 소스 라인(CSL)을 통해 수행되는 메모리 동작 중 각각의 라인에 대한 리커버리 동작을 제어할 수 있다. 리커버리 동작은, 예를 들어 각각의 라인에 인가된 전압 바이어스를 초기화하는 동작을 의미할 수 있다.
예시적 실시예에 있어서, 리커버리 제어부(122)는, 프로그램 또는 소거 동작 등의 메모리 동작 수행 시 각각의 라인에 대한 리커버리 구간의 동작 시간을 제어할 수 있다. 또한, 리커버리 제어부(122)는 리커버리 수행을 위한 각종 제어 신호들이나 라인의 전압 레벨의 파형을 제어할 수 있으며, 상기 제어 신호들 및 전압 레벨의 변화 기울기를 제어할 수 있다. 변화 기울기는, 예를 들어 리커버리 구간의 동작 시간에 대한 전압 레벨의 상승 또는 하강 정도를 의미할 수 있다.
예시적 실시예에 있어서, 프로그램(또는 소거) 동작에 포함된 루프들 중 제1 루프에서, 리커버리 제어부(122)는 메모리 셀 어레이에 연결된 하나 이상의 라인에 대한 리커버리 구간이 제1 동작 시간을 가지도록 제어할 수 있다. 또한, 프로그램(또는 소거) 동작에 포함된 루프들 중 제2 루프에서, 리커버리 제어부(122)는 하나 이상의 라인에 대한 리커버리 구간이 제1 동작 시간과 상이한 제2 동작 시간을 가지도록 제어할 수 있다. 리커버리 제어부(122)는, 예를 들어 제2 루프가 제1 루프 다음에 수행되는 경우, 제2 동작 시간이 제1 동작 시간보다 길도록 제어할 수 있다. 메모리 셀 어레이에 연결된 하나 이상의 라인은, 예를 들어 워드 라인, 스트링 선택 라인, 그라운드 선택 라인 및 공통 소스 라인들 중 적어도 하나일 수 있다.
예시적 실시예에 있어서, 프로그램(또는 소거) 동작에 포함된 루프들 중 제1 루프에서, 리커버리 제어부(122)는 메모리 셀 어레이에 연결된 하나 이상의 라인에 대한 리커버리 구간이 제3 동작 시간을 가지도록 제어할 수 있다. 프로그램(또는 소거) 동작에 포함된 루프들 중 제2 루프에서, 리커버리 제어부(122)는 하나이상의 라인에 대한 리커버리 구간이 제3 동작 시간과 상이한 제4 동작 시간을 가지도록 제어할 수 있다. 예시적 실시예에 있어서, 제1 루프의 루프 카운트와 제2 루프의 루프 카운트는 서로 다른 제1 및 제2 범위에 각각 포함될 수 있다. 루프 카운트는, 예를 들어 ISPP 또는 ISPE 등을 통한 메모리 동작에 포함된 복수의 루프에서, 현재 메모리 셀 어레이에 수행되는 루프에 대한 카운트 값일 수 있다. 메모리 셀 어레이에 연결된 하나 이상의 라인은, 예를 들어 비트 라인, 스트링 선택 라인, 그라운드 선택 라인 및 공통 소스 라인들 중 적어도 하나일 수 있다.
로우 디코더(130)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 적어도 하나를 선택할 수 있다. 로우 디코더(130)는 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들 중 적어도 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 예를 들어, 프로그램 동작 시 로우 디코더(130)는 선택 워드 라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 패스 전압을 전달할 수 있다. 또한, 로우 디코더(130)는 어드레스(ADDR)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을 선택할 수 있다.
로우 디코더(130)는 리커버리 제어부(122)의 제어를 기초로 워드 라인들(WL) 중 적어도 하나에 대한 리커버리 동작을 수행하는 디스차지 회로(132)를 포함할 수 있다. 디스차지 회로(132)는 또한, 리커버리 제어부(122)의 제어를 기초로 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL) 중 적어도 하나에 대한 리커버리 동작을 수행할 수 있다.
예시적 실시예에 있어서, 디스차지 회로(132)로 인가되는 전류량이 리커버리 제어부(122)의 제어를 기초로 조절될 수 있다. 따라서, 디스차지 회로(132)로 인가되는 전류량은 루프 별로 제어되어, 각 루프의 리커버리 구간에 대한 동작 시간이 제어될 수 있다.
페이지 버퍼(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(140)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 페이지 버퍼(140)는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(140)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(140)는 리커버리 제어부(122)의 제어를 기초로, 비트 라인들(BL) 중 적어도 하나에 대한 리커버리 동작을 수행할 수 있다.
공통 소스 라인 드라이버(150)는 공통 소스 라인들(CLS)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 공통 소스 라인 드라이버(150)는 제어 로직(120)의 제어를 기초로 공통 소스 라인들(CLS)에 구동 전압을 인가할 수 있다. 공통 소스 라인 드라이버(150)는 리커버리 제어부(122)의 제어를 기초로 공통 소스 라인들(CLS) 중 적어도 하나에 대한 리커버리 동작을 수행할 수 있다.
본 개시의 기술적 사상에 따른 불휘발성 메모리 장치 및 그 동작 방법은, 프로그램 또는 소거 등 메모리 동작의 루프 별로 각각 리커버리 동작이 제어될 수 있으며, 이에 따라 메모리 동작에 소요되는 시간을 감소할 수 있다. 또한, 프로그램 또는 소거 등 메모리 동작의 루프 별로 효율적인 리커버리 동작이 수행되므로 전력 소모가 감소될 수 있다.
도 2는 도 1의 메모리 셀 어레이에 대한 예시적 실시예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록들(BLK1~BLKn)은 3차원 구조(또는, 수직 구조)를 가질 수 있다. 예시적 실시예에서, 각 메모리 블록들(BLK1~BLKn)은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록들(BLK1~BLKn)은 z 방향을 따라 신장된 복수의 낸드 셀 스트링들을 포함할 수 있다. 다시 말해, 각 메모리 블록들(BLK1~BLKn)은 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치되는 낸드 셀 스트링들을 포함할 수 있다. 낸드 셀 스트링에 포함된 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
도 1을 더 참조하면, 메모리 블록들(BLK1~BLKn)은 로우 디코더(130)에 의해 선택될 수 있다. 예를 들어, 로우 디코더(130)는 메모리 블록들(BLK1~BLKn) 중 블록 어드레스에 대응하는 블록을 선택할 수 있다. 프로그램, 읽기 또는 소거 등 메모리 동작은 메모리 블록에서 수행될 수 있다.
도 3은 도 2의 메모리 블록들 중 제1 블록의 구현 예를 나타내는 사시도이다.
도 3을 참조하면, 제1 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 도 3에서는, 제1 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 ~ WL8), 그리고 3개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공될 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 도 1에 도시된 리커버리 제어부의 구체적인 블록도이다.
도 4를 참조하면, 리커버리 제어부(122)는 루프 카운터(122_1), 동작 시간 결정부(122_2) 및 리커버리 수행부(122_3)를 포함할 수 있다. 리커버리 제어부(122)는 메모리 컨트롤러로부터 수신되는 커맨드를 기초로 프로그램(또는 소거) 동작에서 리커버리 구간의 동작 시간을 제어할 수 있다.
루프 카운터(122_1)는, 복수의 루프들을 포함한 메모리 동작에 대한 루프를 카운트 하고, 이에 대한 루프 카운트(LP_CNT)를 출력할 수 있다. 루프 카운터(122_1)는, 예를 들어 프로그램 동작에 포함된 하나의 루프가 수행된 다음 루프 카운트를 하나씩 늘려갈 수 있다.
동작 시간 결정부(122_2)는 루프 카운터(122_1)에서 출력된 루프 카운트(LP_CNT)에 응답하여 리커버리 구간의 동작 시간(OP_T)을 결정하고 이를 출력할 수 있다. 예시적 실시예에 있어서, 수신된 루프 카운트(LP_CNT)가 증가할수록 동작 시간 결정부(122_2)는 수신된 루프 카운트(LP_CNT) 이전의 루프 카운트를 기초로 결정된 동작 시간보다 더 증가된 동작 시간(OP_T)을 결정하고 이를 리커버리 수행부(122_3)로 출력할 수 있다. 동작 시간(OP_T)은, 예를 들어 워드 라인에 대한 리커버리 구간의 동작 시간일 수 있다.
예시적 실시예에 있어서, 동작 시간 결정부(122_2)는, 수신된 루프 카운트(LP_CNT)가 제1 범위에 포함되는 경우 리커버리 구간에 대한 동작 시간을 제1 동작 시간으로 설정하거나, 루프 카운트(LP_CNT)가 제2 범위에 포함되는 경우 동작 시간을 제2 동작 시간으로 설정하거나, 루프 카운트(LP_CNT)가 제3 범위에 포함되는 경우 동작 시간을 제3 동작 시간으로 설정할 수 있다. 동작 시간(OP_T)은, 예를 들어 비트 라인에 대한 리커버리 구간의 동작 시간일 수 있다. 예시적 실시예에 있어서, 제1 및 제3 동작 시간은 제2 동작 시간보다 짧을 수 있다.
예시적 실시예에 있어서, 제1 내지 제3 범위는 제1 상태의 비트 라인 개수와 제2 상태의 비트 라인 개수 사이의 비율에 기초하여 각각 분류될 수 있다. 예를 들어, 제1 상태의 비트 라인은 구동 전압이 인가된 비트 라인이고, 제2 상태의 비트 라인은 인히빗 전압이 인가된 비트 라인일 수 있다. 루프 카운트(LP_CNT)는, 예컨대 해당 루프 카운트(LP_CNT)에 대응하는 루프에서 제1 상태의 비트 라인 개수가 제1 임계값 이하인 경우 제1 범위로 분류될 수 있다. 루프 카운트(LP_CNT)는, 예컨대 해당 루프 카운트(LP_CNT)에 대응하는 루프에서 제1 상태의 비트 라인 개수가 제1 임계값 보다 크고 제2 임계값 이하인 경우 제2 범위로 분류될 수 있다. 루프 카운트(LP_CNT)는, 예컨대 해당 루프 카운트(LP_CNT)에 대응하는 루프에서 제1 상태의 비트 라인 개수가 제2 임계값 보다 큰 경우 제3 범위로 분류될 수 있다. 제1 임계값은 제2 임계값 보다 작은 값일 수 있다.
리커버리 수행부(122_3)는 동작 시간 결정부(122_2)에서 출력된 동작 시간(OP_T)을 기초로 메모리 셀 어레이에 연결된 각 라인들에 대한 리커버리 제어 동작을 수행할 수 있다. 도 1을 더 참조하면, 리커버리 수행부(122_3)는 리커버리 동작 제어 신호(RCV_CTL)를 로우 디코더(130), 페이지 버퍼(140) 및/또는 공통 소스 라인 드라이버(150)에 제공하여 각 라인들에 대한 리커버리 동작을 제어할 수 있다.
리커버리 수행부(122_3)는, 예를 들어 리커버리 동작 제어 신호(RCV_CTL)를 로우 디코더(130)에 제공하여 워드 라인들(WL), 스트링 선택 라인들(SSL) 또는 그라운드 선택 라인들(GSL)에 대한 리커버리 동작을 제어할 수 있다. 리커버리 수행부(122_3)는, 예를 들어 리커버리 동작 제어 신호(RCV_CTL)를 페이지 버퍼(140)에 제공하여 비트 라인들(BL)에 대한 리커버리 동작을 제어할 수 있다. 리커버리 수행부(122_3)는, 예를 들어 리커버리 동작 제어 신호(RCV_CTL)를 공통 소스 라인 드라이버(150)에 제공하여 공통 소스 라인들(CSL)에 대한 리커버리 동작을 제어할 수 있다.
도 5는 본 개시의 예시적 실시예에 따라 도 1에 도시된 페이지 버퍼의 구조를 간략히 도시한다.
도 5를 참조하면, 페이지 버퍼(140)는 비트 라인(BL1)을 통해, 예를 들면 제1 블록(도 3의 BLK1)에 포함된 셀 스트링들과 연결될 수 있다. 페이지 버퍼(140)는 비트 라인(BL1)과 연결되는 센싱 노드(S0)를 포함할 수 있다. 페이지 버퍼(140)는 센싱 노드(S0)에 각각 연결되는 센싱 래치(141), 데이터 레치들(142, 143), 캐시 래치(144) 및 프리차지 회로(145)를 포함할 수 있다.
프로그램 동작 시, 제1 선택 트랜지스터(HNT)의 게이트 전압(BLSLT)은 턴-온 전압이 인가될 수 있다. 예를 들어, 제1 선택 트랜지스터(HNT)의 게이트 전압(BLSLT)은 전원 전압(VDD) 또는 전원 전압과 문턱 전압의 합(VDD+Vth)의 레벨로 제공될 수 있다. 제1 선택 트랜지스터(HNT)는 비트 라인(BL1)에 대한 리커버리 동작이 종료될 때까지 턴-온 상태를 유지할 수 있다.
프로그램 동작 시, 비트 라인(BL1)과 그라운드 노드 사이에 연결된 디스차지 트랜지스터(discharge transistor)(N2)를 통해 리커버리 동작이 수행될 수 있다. 예시적 실시예에 있어서, 프로그램 동작 시 루프에 따른 리커버리 동작은, 디스차지 트랜지스터(N2)의 게이트 전압(SHLD)을 제어하여 수행될 수 있다. 예를 들어, 리커버리 구간에서, 디스차지 트랜지스터(N2)의 게이트 전압(SHLD)의 기울기 제어를 통해 비트 라인(BL1)이 방전될 수 있다.
다른 예시적 실시예에 있어서, 프로그램 동작 시, 리커버리 동작은 센싱 노드(S0)와 그라운드 노드 사이에 연결된 그라운드 연결 트랜지스터(NS5)를 통해 수행될 수 있다. 예를 들어, 프로그램 동작 시 루프에 따른 리커버리 동작은, 그라운드 연결 트랜지스터(NS5)의 게이트 전압(SOGND)을 제어하여 수행될 수 있다. 예시적 실시예에 있어서, 그라운드 연결 트랜지스터(NS5)는 디스차지 트랜지스터(N2)보다 큰 사이즈를 가질 수 있다.
도 6은 커맨드에 따른 메모리 동작에 포함되는 각 구간들의 예를 나타내는 도면이다.
도 6을 참조하면, 커맨드(CMD)에 따른 메모리 동작은 셋 업 구간(SET UP), 동작 구간(OPERATION) 및 리커버리 구간(RECOVERY)을 포함할 수 있다. 커맨드(CMD)가 프로그램 커맨드인 경우, 동작 구간(OPERATION)은 프로그램 구간일 수 있다. 커맨드(CMD)가 소거 커맨드인 경우, 동작 구간(OPERATION)은 소거 구간일 수 있다.
셋 업 구간(SET UP)은, 예를 들어 메모리 셀 어레이에 연결된 하나 이상의 라인이 타겟 전압으로 충전되는 구간을 의미할 수 있다. 동작 구간(OPERATION)은, 예를 들어 셋 업 구간(SET UP)에서 충전된 타겟 전압이 유지되는 구간일 수 있다. 리커버리 구간(RECOVERY)은, 예를 들어 동작 구간(OPERATION)에서 유지된 타겟 전압이 방전되는 구간일 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 워드 라인에 수행되는 프로그램 동작에 대한 타이밍도이다. 도 7은 프로그램 동작에 대해 도시하였으나, 본 개시의 기술적 사상은 소거 동작의 경우도 같은 양상으로 적용될 수 있다. 도 7은 세 개의 루프만을 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 루프의 수는 제한이 없다.
도 7을 참조하면, 프로그램 동작은 복수의 루프들(Loop1~Loop3)을 순서대로 수행하여 진행될 수 있다. 각각의 루프들(Loop1~Loop3)은, 프로그램 구간(PGM1~PGM3)과 프로그램 검증 구간(VFY)으로 구분될 수 있다.
프로그램 구간들(PGM1~PGM3)에서는 적어도 하나의 선택된 워드 라인에 각 루프에 대응하는 프로그램 펄스(Vpgm1~Vpgm3)가 인가될 수 있다. 프로그램 펄스(Vpgm1~Vpgm3)는, 예를 들어 루프가 진행될수록 진폭이 증가될 수 있다.
프로그램 구간들(PGM1~PGM3)은, 각각 리커버리 구간(wlrcv_1~wlrcv_3)을 포함할 수 있다. 각 리커버리 구간(wlrcv_1~wlrcv_3)에서는, 워드 라인에 인가된 전압을 방전하는 동작이 수행될 수 있다. 구체적으로, 제1 프로그램 구간(PGM1)은 제1 동작 시간(t1)을 갖는 제1 리커버리 구간(wlrcv_1)을, 제2 프로그램 구간(PGM2)은 제2 동작 시간(t2)을 갖는 제2 리커버리 구간(wlrcv_2)을, 제3 프로그램 구간(PGM3)은 제3 동작 시간(t3)을 갖는 제3 리커버리 구간(wlrcv_3)을 각각 포함할 수 있다.
예시적 실시예에 있어서, 제1 내지 제3 동작 시간(t1~t3)은 각각 서로 상이할 수 있다. 예를 들어, 제2 동작 시간(t2)은 제1 동작 시간(t1) 보다 길고, 제3 동작 시간(t3)은 제2 동작 시간(t2) 보다 길 수 있다. 예시적 실시예에 있어서, 각 리커버리 구간(wlrcv_1~wlrcv_3)에서 방전되는 워드라인 전압의 기울기(s1~s3)는 각각 상이할 수 있다. 예를 들어, 제2 기울기(s2)는 제1 기울기(s1)보다 작고, 제3 기울기(s3)는 제2 기울기(s2)보다 작을 수 있다.
각 루프들(Loop1~Loop3)의 프로그램 검증 구간(VFY)에서는, 각 루프의 프로그램 구간(PGM1~PGM3)에 따른 프로그램 성공 여부를 검출하기 위한 읽기 동작이 수행될 수 있다. 프로그램 검증 구간(VFY)에서는 선택된 워드 라인으로 검증 전압(Vvfy)이 인가될 수 있다. 변형 가능한 실시예로서, 프로그램 검증 구간(VFY)에서는 서로 다른 검증 전압이 복수의 단계로서 인가될 수도 있다.
도 8a 내지 도 8c는 비트 라인에 대한 리커버리 동작 제어를 설명하기 위한 도면들이다. 도 8a는 각 범위로 구분된 루프들 및 각 범위에서의 비트 라인 상태를, 도 8b는 본 개시의 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를, 도 8c는 각 리커버리 구간에서 SHILD 전압에 대한 그래프를 각각 도시한다.
도 8a를 참조하면, 예를 들어 프로그램 또는 소거 동작 등 메모리 동작에서 수행되는 복수의 루프들(LOOP1~LOOPk)은 복수의 범위(RANGE_1~RANGE_3)로 구분될 수 있다. 구체적으로, 제1 루프(LOOP1)부터 제n-1 루프(LOOPn-1)는 제1 범위(RANGE_1)로 구분될 수 있다. 제n 루프(LOOPn)부터 제m-1 루프(LOOPm-1)는 제2 범위(RANGE_2)로 구분될 수 있다. 제m 루프(LOOPm)부터 제k 루프(LOOPk)는 제3 범위로 구분될 수 있다.
예시적 실시예에 있어서, 제1 내지 제3 범위(RANGE_1~RANGE_3)는 비트 라인들(BL1~BLq)의 전압 상태에 따라 결정될 수 있다. 구체적으로, 비트 라인들(BL1~BLq) 중 제1 상태(ST_1) 비트 라인들의 개수와 제2 상태(ST_2) 비트 라인들의 개수 사이의 비율을 기초로 제1 내지 제3 범위(RAGNE_1~RANGE_3)가 결정될 수 있다. 예를 들어, 제1 상태(ST_1)의 비트 라인은 구동 전압이 인가된 비트 라인이고, 제2 상태(ST_2)의 비트 라인은 인히빗 전압이 인가된 비트 라인일 수 있다.
프로그램(또는 소거) 동작 등 메모리 동작의 루프가 진행될수록, 검증 성공된 메모리 셀들에는 프로그램(또는 소거) 동작이 수행되지 않기 때문에, 루프가 증가할수록 인히빗 전압을 제공받는 비트 라인의 개수는 증가할 수 있다. 이에 따라, 초기 루프에서는 구동 전압을 인가 받는 비트 라인의 개수가 인히빗 전압을 제공받는 비트 라인의 개수보다 많다가, 루프가 진행될수록 상기 개수는 비슷해진 다음, 점차 구동 전압을 인가 받는 비트 라인의 개수보다 인히빗 전압을 제공받는 비트 라인의 개수가 더 많아질 수 있다.
예를 들어, 프로그램 동작이 진행될수록, 제2 범위(RANGE_2)에서 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수의 차이는, 제1 범위(RAGNE_1)에서 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수의 차이보다 적을 수 있다. 또한, 프로그램 동작이 진행될수록, 제3 범위(RANGE_3)에서 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수의 차이는, 제2 범위(RANGE_2)에서 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수의 차이보다 클 수 있다.
다시 말해서, 제1 범위(RANGE_1)에서 제2 범위(RANGE_2)로 프로그램 동작이 진행될수록 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수는 비슷해지다가, 제2 범위(RANGE_2)에서 제3 범위(RANGE_3)로 프로그램 동작이 진행될수록 제1 상태(ST_1)의 비트 라인 개수와 제2 상태(ST_2)의 비트 라인 개수는 다시 차이가 벌어지기 시작할 수 있다.
제1 상태(ST_1)의 비트 라인과 제2 상태(ST_2)의 비트 라인 사이의 개수 차이가 클수록, 비트 라인간의 기생 커패시턴스(parasitic capacitance)는 줄어들 수 있다. 다시 말해서, 제1 범위(RANGE_1)에서 제2 범위(RANGE_2)로 진행될수록 비트 라인 사이의 기생 커패시턴스는 점차 증가하므로, 인가된 전압의 방전을 위한 리커버리 구간은 제1 범위(RANGE_1)보다 제2 범위(RANGE_2)에서 길어질 수 있다. 또한, 제2 범위(RANGE_2)에서 제3 범위(RANGE_3)로 진행될수록 비트 라인 사이의 기생 커패시턴스는 점차 감소하므로, 인가된 전압의 방전을 위한 리커버리 구간은 제2 범위(RANGE_2)보다 제3 범위(RANGE_3)에서 더 짧아질 수 있다. 도 8a에서는 루프들(LOOP1~LOOPk)이 제1 내지 제3 범위(RANGE_1~RANGE_3) 중 하나로 구분되는 것으로 도시되나, 범위의 개수는 이에 한정되지 않는다.
도 8b를 참조하면, 도 8a의 제1 내지 제3 범위(RANGE_1~RANGE_3)의 루프들 각각에 포함된 프로그램 구간이 도시된다. 구체적으로, 제1 범위(RANGE_1)에 포함된 루프들 각각은 제1 범위 프로그램 구간(PGM_RANGE_1)을, 제2 범위(RANGE_2)에 포함된 루프들 각각은 제2 범위 프로그램 구간(PGM_RANGE_2)을, 제3 범위(RANGE_3)에 포함된 루프들 각각은 제3 범위 프로그램 구간(PGM_RANGE_3)을 포함할 수 있다.
도 5를 더 참조하면, 제1 내지 제3 범위 프로그램 구간(PGM_RANGE_1~PGM_RANGE_3)에서, 제1 선택 트랜지스터(HNT)의 게이트 전압(BLSLT)은 턴-온 전압(Von)이 제공될 수 있다. 제1 선택 트랜지스터(HNT)의 턴-온 전압(Von)은, 예를 들어 전원 전압(VDD) 또는 전원 전압과 문턱 전압의 합(VDD+Vth)일 수 있다. 제1 선택 트랜지스터(HNT)의 게이트 전압(BLSLT)은 제공된 턴-온 전압(Von)을 프로그램 구간 동안 유지할 수 있다.
제1 내지 제3 범위 프로그램 구간(PGM_RANGE_1~PGM_RANGE_3) 각각에서, 비선택 비트 라인은 인히빗 전압(Vinh)이 셋 업 되고, 소정의 시간 동안 인히빗 전압(Vinh)을 유지된 후, 리커버리 구간에서 인히빗 전압(Vinh)이 방전될 수 있다. 예를 들어, 비선택 비트 라인에 인히빗 전압(Vinh)이 유지되는 소정의 시간은, 선택 워드 라인에 프로그램 펄스(예를 들어, 도 6의 Vgpm1 등)가 인가되는 시간일 수 있다.
구체적으로, 제1 범위 프로그램 구간(PGM_RANGE_1)에서 비선택 비트 라인은 제1 동작 시간(t'1)을 갖는 제1 리커버리 구간(blrcv_1)동안 리커버리 동작이 수행될 수 있다. 제2 범위 프로그램 구간(PGM_RANGE_2)에서 비선택 비트 라인은 제2 동작 시간(t'2)을 갖는 제2 리커버리 구간(blrcv_1)동안 리커버리 동작이 수행될 수 있다. 제3 범위 프로그램 구간(PGM_RANGE_3)에서 비선택 비트 라인은 제3 동작 시간(t'3)을 갖는 제3 리커버리 구간(blrcv_3)동안 리커버리 동작이 수행될 수 있다.
예시적 실시예에 있어서, 비선택 비트 라인의 리커버리 구간은, 디스차지 트랜지스터(N2)의 게이트 전압(SHLD)을 제어하여 동작 시간이 결정될 수 있다. 예를 들어, 리커버리 동작 수행을 위해 디스차지 트랜지스터(N2)를 턴-온 시키면서 리커버리 구간(blrcv_1~blrcv_3)이 시작될 수 있다. 디스차지 트랜지스터(N2)는, 게이트 전압(SHLD)이 문턱 전압(Vth) 이상의 레벨이 될 때부터 실질적으로 턴-온 될 수 있다.
디스차지 트랜지스터(N2)가 턴-온 된 후, 리커버리 구간(blrcv_1~blrcv_3)동안 게이트 전압(SHLD)의 레벨은 일정 기울기를 가지고 증가할 수 있다. 구체적으로, 제1 리커버리 구간(blrcv_1)에서 게이트 전압(SHLD)은 제1 기울기(s'1)를, 제2 리커버리 구간(blrcv_2)에서 게이트 전압(SHLD)은 제2 기울기(s'2)를, 제3 리커버리 구간(blrcv_3)에서 게이트 전압(SHLD)은 제3 기울기(s'3)를 각각 가지고 전압 레벨이 증가할 수 있다.
제1 내지 제3 기울기(s'1~s'3)는 각 리커버리 구간(blrcv_1~blrcv_3)의 동작 시간들(t'1~t'3) 제어의 기초가 될 수 있다. 예시적 실시예에 있어서, 제2 기울기(s'2)는 제1 기울기(s'1)보다 작을 수 있다. 또한, 제2 기울기(s'2)는 제3 기울기(s'3)보다 작을 수 있다. 제1 기울기(s'1)는, 예를 들어 제3 기울기(s'3)와 같을 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 제2 리커버리 구간(blrcv_2)에서 디스차지 트랜지스터(N2)를 통한 비선택 비트 라인의 방전은, 제1 리커버리 구간(blrcv_1) 및/또는 제3 리커버리 구간(blrcv_3)에 비해 긴 시간 수행될 수 있다. 즉, 제2 동작 시간(t'2)은 제1 동작 시간(t'1)보다 길 수 있다. 또한, 제2 동작 시간(t'2)은 제3 동작 시간(t'3)보다 길 수 있다.
도 8c를 참조하면, 디스차지 트랜지스터(N2)의 게이트에 제공되는 게이트 전압(SHLD)의 구체적 파형이 도시된다. a 파형도는, 예를 들어 도 8b의 제1 리커버리 구간(blrcv_1) 또는 제3 리커버리 구간(blrcv_3)에서의 게이트 전압(SHLD)의 파형도일 수 있고, b 파형도는, 예를 들어 도 8b의 제2 리커버리 구간(blrcv_2)에서의 게이트 전압(SHLD)의 파형도일 수 있다.
먼저, a 파형도를 참조하면, 제1 기울기(s'1)로 게이트 전압(SHLD)이 상승할 수 있다. 게이트 전압(SHLD)은 제1 동작 시간(t'1)에 걸쳐 상승하여, 타겟 전압(V_target)에 도달할 수 있다. b 파형도를 참조하면, 제2 기울기(s'2)로 게이트 전압(SHLD)이 상승할 수 있다. 게이트 전압(SHLD)은 제2 동작 시간(t'2)에 걸쳐 상승하여, 타겟 전압(V_target)에 도달할 수 있다.
예시적 실시예에 있어서, 제2 기울기(s'2)는 제1 기울기(s'1)에 비해 상대적으로 완만할 수 있다. 따라서, 디스차지 트랜지스터(N2)를 통해 방출되는 전하량은 게이트 전압(SHLD)이 제1 기울기(s'1)로 제어되는 경우보다, 제2 기울기(s'2)로 제어되는 경우에 더 감소하게 될 수 있다. 따라서, 디스차지 트랜지스터(N2)의 게이트 전압(SHLD)에 대한 제어를 통해, 비선택 비트 라인의 리커버리 동작 시간은 제어될 수 있다. 도 8c에 도시된 파형은 본 개시의 기술적 사상에 따라 하나의 가능한 실시예에 불과한 것으로서, 파형은 여러 실시예에 따라 다양하게 변동될 수 있다.
도 9는 본 개시의 다른 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를 도시한다.
도 9의 타이밍도는 도 8b의 타이밍도와 유사하다. 다만, 도 8b와 달리 도 9의 타이밍도에서는, 각 리커버리 구간(blrcv_1~blrcv_3)에서 디스차지 트랜지스터(N2)의 게이트 전압(SHLD)이 소정의 기울기로 상승하지 않고, 문턱전압 이상의 전압 레벨로 유지될 수 있다. 이 경우, 각 리커버리 구간(blrcv_1~blrcv_3)의 각 동작 시간(t'1~t'3)은, 게이트 전압(SHLD)이 문턱 전압 이상의 전압 레벨로 유지되는 시간을 기초로 제어될 수 있다.
예시적 실시예에 있어서, 제2 범위 프로그램 구간(PGM_RANGE_2)에서 게이트 전압(SHLD)이 문턱 전압 이상의 전압 레벨로 유지되는 시간은, 제1 범위 프로그램 구간(PGM_RANGE_1)에서 게이트 전압(SHLD)이 문턱 전압 이상의 전압 레벨로 유지되는 시간에 비해 더 길 수 있다. 또한, 제2 범위 프로그램 구간(PGM_RANGE_2)에서 게이트 전압(SHLD)이 문턱 전압 이상의 전압 레벨로 유지되는 시간은, 제3 범위 프로그램 구간(PGM_RANGE_3)에서 게이트 전압(SHLD)이 문턱 전압 이상의 전압 레벨로 유지되는 시간에 비해 더 길 수 있다.
도 10은 본 개시의 다른 예시적 실시예에 따라 각 범위에서 비트 라인에 수행되는 프로그램 동작에 대한 타이밍도를 도시한다.
도 10의 타이밍도는 도 8b의 타이밍도와 유사하다. 다만, 도 8b와 달리 도 10의 타이밍도에서는 각 리커버리 구간(blrcv_1~blrcv_3)에서 리커버리 동작이, 센싱 노드(S0)와 그라운드 노드 사이에 연결된 그라운드 연결 트랜지스터(NS5)를 통해 수행될 수 있다. 예시적 실시예에 있어서, 각 리커버리 구간(blrcv_1~blrcv_3)에서 리커버리 동작은, 그라운드 연결 트랜지스터(NS5)의 게이트 전압(SOGND)을 제어하여 수행될 수 있다. 그라운드 연결 트랜지스터(NS5)는, 예를 들어 디스차지 트랜지스터(N2)보다 큰 사이즈를 가질 수 있다.
구체적으로, 제1 내지 제3 범위 프로그램 구간(PGM_RANGE_1~PGM_RANGE_3)에서, 제1 선택 트랜지스터(HNT)의 게이트 전압(BLSLT)은 턴-온 전압(Von)이 제공될 수 있다. 또한, 제1 내지 제3 범위 프로그램 구간(PGM_RANGE_1~PGM_RANGE_3)에서, 제2 선택 트랜지스터(N1)의 게이트 전압(BLSHF)은 턴-온 전압(Von')이 제공될 수 있다. 각 게이트 전압(BLSLT, BLSHF)은 제공된 턴-온 전압(Von, Von')을 프로그램 구간 동안 유지할 수 있다. 각 게이트 전압(BLSLT, BLSHF)의 턴-온 전압(Von, Von')은 서로 다를 수 있으나, 이에 한정되는 것은 아니다.
예시적 실시예에 있어서, 각 리커버리 구간(blrcv_1~blrcv_3)은, 그라운드 연결 트랜지스터(NS5)의 게이트 전압(SOGND)을 제어하여 동작 시간이 결정될 수 있다. 예를 들어, 리커버리 동작 수행을 위해 그라운드 연결 트랜지스터(NS5)를 턴-온 시키면서 리커버리 구간(blrcv_1~blrcv_3)이 시작될 수 있다. 그라운드 연결 트랜지스터(NS5)는, 게이트 전압(SOGND)이 문턱 전압(Vth) 이상의 레벨이 될 때부터 실질적으로 턴-온 될 수 있다.
그라운드 연결 트랜지스터(NS5)가 턴-온 된 후, 리커버리 구간(blrcv_1~blrcv_3)동안 게이트 전압(SOGND)의 레벨은 일정 기울기를 가지고 증가할 수 있다. 구체적으로, 제1 리커버리 구간(blrcv_1)에서 게이트 전압(SOGND)은 제1 기울기(m1)를, 제2 리커버리 구간(blrcv_2)에서 게이트 전압(SOGND)은 제2 기울기(m2)를, 제3 리커버리 구간(blrcv_3)에서 게이트 전압(SOGND)은 제3 기울기(m3)를 각각 가지고 전압 레벨이 증가할 수 있다.
제1 내지 제3 기울기(m1~m3)는 각 리커버리 구간(blrcv_1~blrcv_3)의 동작 시간들(t'1~t'3) 제어의 기초가 될 수 있다. 예시적 실시예에 있어서, 제2 기울기(m2)는 제1 기울기(m1)보다 작을 수 있다. 또한, 제2 기울기(m2)는 제3 기울기(m3)보다 작을 수 있다. 제1 기울기(m1)는, 예를 들어 제3 기울기(m3)와 같을 수 있으나, 이에 한정되는 것은 아니다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 11을 참조하면, 복수의 루프를 통해 메모리 셀 어레이에 대한 메모리 동작이 수행될 수 있다. 메모리 동작은, 예를 들어 프로그램 또는 소거 동작일 수 있다.
메모리 장치는 수행되는 메모리 동작의 루프 카운트를 확인할 수 있다(S100). 예시적 실시예에 있어서, 루프 카운트의 확인은 리커버리 제어부(도 4의 122)에 포함된 루프 카운터(도 4의 122_1)에서 수행될 수 있다.
루프 카운트를 확인한 다음, 루프 카운트를 기초로 리커버리 구간에 대한 동작 시간을 설정할 수 있다(S200). 예시적 실시예에 있어서, 동작 시간의 설정은 리커버리 제어부(도 4의 122)에 포함된 동작 시간 결정부(도 4의 122_2)에서 수행될 수 있다. 동작 시간 결정부(도 4의 122_2)는, 예를 들어 워드 라인에 대한 리커버리 구간에 대해, 수신된 루프 카운트가 증가할수록, 이전의 루프 카운트를 기초로 결정된 동작시간 보다 더 증가된 동작 시간을 결정할 수 있다.
리커버리 구간에 대한 동작 시간을 설정한 다음, 동작 시간을 기초로 메모리 셀 어레이에 연결된 하나 이상의 라인을 통해 루프를 실행할 수 있다(S300). 메모리 셀 어레이에 연결된 라인은, 예를 들어 워드 라인, 비트 라인, 스트링 선택 라인, 그라운드 선택 라인 및 공통 소스 라인들 중 적어도 하나를 포함할 수 있다. 예시적 실시예에 있어서, 리커버리 제어부(도 4의 122)에 포함된 리커버리 수행부(도 4의 122_3)는 설정된 동작 시간을 기초로 라인을 통해 실행되는 루프의 리커버리 구간을 제어할 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 리커버리 구간에 대한 동작 시간 설정 방법을 나타내는 순서도이다. 도 12에 도시된 순서도는, 예를 들어 도 11에 도시된 루프 카운트를 기초로 리커버리 구간에 대한 동작 시간을 설정하는 단계(S200)에 대한 예시적 실시예일 수 있다.
도 12를 참조하면, 확인된 루프 카운트가 제1 범위에 포함되는 지 여부를 판단할 수 있다(S210). 판단 결과, 루프 카운트가 제1 범위에 포함되는 경우에는 리커버리 구간의 동작 시간을 제1 동작 시간으로 설정할 수 있다(S220).
반면에, 루프 카운트가 제1 범위에 포함되지 않는 경우에는 제2 범위에 포함되는지 여부를 판단할 수 있다(S230). 판단 결과, 루프 카운트가 제2 범위에 포함되는 경우에는 리커버리 구간의 동작 시간을 제2 동작 시간으로 설정할 수 있다(S240).
반면에, 루프 카운트가 제2 범위에도 포함되지 않는 경우에는, 리커버리 구간의 동작 시간을 제3 동작 시간으로 설정할 수 있다(S250). 이 경우는, 예를 들어 루프 카운트가 제3 범위에 포함되는 경우일 수 있다. 예시적 실시예에 있어서, 제1 내지 제3 범위는 비트 라인들의 전압 상태에 따라 결정될 수 있다. 구체적으로, 비트 라인들 중 제1 상태 비트 라인들의 개수와 제2 상태 비트 라인들의 개수 사이의 비율을 기초로 제1 내지 제3 범위가 결정될 수 있다. 예를 들어, 제1 상태의 비트 라인은 구동 전압이 인가된 비트 라인이고, 제2 상태의 비트 라인은 인히빗 전압이 인가된 비트 라인일 수 있다.
도 13은 본 개시의 예시적 실시예들에 따른 메모리 장치를 UFS(universal flash storage)에 적용한 일 예를 나타내는 블록도를 도시한다.
도 13을 참조하면, UFS 시스템(1000)은 UFS 호스트(1100), 임베디드 UFS 장치(1200) 및 착탈형 UFS 카드(1300)를 포함할 수 있다. UFS 호스트(1100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(1100), 임베디드 UFS 장치(1200) 및 착탈형 UFS 카드(1300) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. 임베디드 UFS 장치(1200) 및 착탈형 UFS 카드(1300) 중 적어도 하나는 도 1에 개시된 리커버리 제어부(122)를 포함할 수 있고, 도 1 내지 도 12에서 개시된 메모리 장치의 동작 방법이 수행될 수 있다.
본 개시에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들어, 본 개시에 따른 불휘발성 메모리 장치 및/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP),Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기한 실시예의 설명은 본 개시의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 개시를 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 메모리 셀 어레이에 대해 복수의 루프들을 포함하는 메모리 동작을 수행하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀 어레이에 연결된 하나 이상의 라인을 통해 제1 동작 시간을 갖는 제1 리커버리(recovery) 구간이 포함된 제1 루프를 실행하는 단계; 및
    상기 라인을 통해 상기 제1 동작 시간과 상이한 제2 동작 시간을 갖는 제2 리커버리 구간이 포함된 제2 루프를 실행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 루프를 실행하는 단계는,
    루프 카운트 또는 라인에 인가될 구동 전압의 레벨을 검출하는 단계;
    상기 검출 결과에 기초하여 상기 제2 동작 시간을 결정하는 단계; 및
    상기 제2 동작 시간을 갖는 상기 제2 리커버리 구간 동안 상기 라인을 방전하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  3. 제2 항에 있어서,
    상기 하나 이상의 라인은 상기 메모리 셀 어레이에 연결된 비트 라인을 포함하고,
    상기 제1 동작 시간 및 제2 동작 시간 각각은 상기 메모리 셀 어레이에 연결된 비트 라인들 중 제1 상태의 비트 라인 개수와 제2 상태의 비트 라인 개수 사이의 비율에 기초하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 하나 이상의 라인은 상기 메모리 셀 어레이에 연결된 워드 라인을 포함하고,
    상기 제2 동작 시간은 상기 제1 동작 시간보다 긴 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    상기 제1 리커버리 구간에서 상기 라인에 인가된 제1 구동 전압이 제1 기울기로 방전되고,
    상기 제2 리커버리 구간에서 상기 라인에 인가된 제2 구동 전압이 제2 기울기로 방전되며,
    상기 제1 및 제2 기울기는 서로 상이한 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  6. 제5 항에 있어서,
    상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  7. 메모리 셀 어레이에 대해 복수의 루프들을 포함하는 메모리 동작을 수행하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    루프 카운트를 확인하는 단계;
    상기 확인된 루프 카운트를 기초로 상기 루프 카운트에 대응하는 제1 루프의 제1 리커버리 구간에 대한 동작 시간을 설정하는 단계; 및
    상기 동작 시간이 설정된 제1 리커버리 구간을 포함하는 상기 제1 루프를 상기 메모리 셀 어레이에 연결된 하나 이상의 라인을 통해 실행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 제7 항에 있어서,
    상기 동작 시간을 설정하는 단계는,
    상기 확인된 루프 카운트 이전의 루프 카운트에 대응하는 제2 루프의 제2 리커버리 구간에 대한 동작 시간보다 상기 제1 리커버리 구간에 대한 동작 시간이 더 길도록 설정하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  9. 제7 항에 있어서,
    상기 동작 시간을 설정하는 단계는,
    상기 확인된 루프 카운트가 제1 범위에 포함되는 경우 상기 제1 리커버리 구간에 대한 동작 시간을 제1 동작 시간으로 설정하거나,
    상기 확인된 루프 카운트가 제2 범위에 포함되는 경우 상기 제1 리커버리 구간에 대한 동작 시간을 제2 동작 시간으로 설정하거나,
    상기 확인된 루프 카운트가 제1 및 제2 범위 외의 범위에 포함되는 경우 상기 제1 리커버리 구간에 대한 동작 시간을 제3 동작 시간으로 설정하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 제1 및 제3 동작 시간은 상기 제2 동작 시간보다 짧은 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
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