KR20220142760A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20220142760A
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임광민
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Abstract

반도체 메모리 장치의 동작 방법에 의해, 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램할 수 있다. 상기 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 포함하는 선택된 메모리 블록과 연결되는 비트 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 드레인 선택 라인에 턴온 전압을 인가하고, 상기 메모리 블록과 연결된 소스 선택 라인에 턴오프 전압을 인가하는 단계, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계 및 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키기 시작하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 향상된 프로그램 특성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 의해, 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램할 수 있다. 상기 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 포함하는 선택된 메모리 블록과 연결되는 비트 라인의 상태를 설정하는 단계, 상기 선택된 메모리 블록과 연결된 드레인 선택 라인에 턴온 전압을 인가하고, 상기 메모리 블록과 연결된 소스 선택 라인에 턴오프 전압을 인가하는 단계, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계 및 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키기 시작하는 단계를 포함한다.
일 실시 예에서, 상기 제1 그룹의 워드 라인들은, 상기 드레인 선택 라인과 상기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제2 그룹의 워드 라인들은, 상기 소스 선택 라인과 성기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제1 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제2 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계에서는, 상기 제1 그룹의 워드 라인들의 전압을 접지 전압에서 패스 전압으로 상승시키기 시작하고, 상기 선택된 워드 라인의 전압을 상기 접지 전압에서 프로그램 전압으로 상승시키기 시작할 수 있다.
일 실시 예에서, 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키기 시작하는 단계에서는, 상기 제2 그룹의 워드 라인들의 전압을 상기 접지 전압에서 상기 패스 전압으로 상승시키기 시작할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계에서는, 상기 제1 그룹의 워드 라인들의 전압 및 상기 선택된 워드 라인의 전압을 접지 전압에서 패스 전압으로 상승시키기 시작할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 선택된 워드 라인의 전압이 상기 패스 전압으로 상승한 이후에, 상기 선택된 워드 라인의 전압을 상기 패스 전압에서 상기 프로그램 전압으로 상승시키는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 비트 라인의 상태를 설정하는 단계는, 상기 비트 라인들 중, 선택된 비트 라인에 프로그램 허용 전압을 인가하고, 비선택된 비트 라인에 상기 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 허용 전압은 접지 전압일 수 있다.
일 실시 예에서, 상기 비트 라인의 상태를 설정하는 단계는, 상기 비트 라인들 중, 선택된 비트 라인에 프로그램 허용 전압을 인가하고, 비선택된 비트 라인을 플로팅하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들, 주변 회로 및 제어 로직을 포함한다. 상기 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 블록들 중, 선택된 메모리 블록의 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 상기 프로그램 동작을 제어한다. 상기 복수의 메모리 블록들 각각은 적어도 하나의 드레인 선택 라인, 적어도 하나의 소스 선택 라인 및 복수의 워드 라인들과 연결된다. 상기 제어 로직은, 상기 선택된 메모리 블록과 연결된 적어도 하나의 드레인 선택 라인에 턴온 전압을 인가하고, 상기 메모리 블록과 연결된 적어도 하나의 소스 선택 라인에 턴오프 전압을 인가하도록, 상기 주변 회로를 제어하고, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키도록 상기 주변 회로를 제어하며, 상기 제1 그룹의 워드 라인들 및 상기 선택된 워드 라인의 전압이 상승하기 시작한 이후에, 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 제1 그룹의 워드 라인들은, 상기 적어도 하나의 드레인 선택 라인과 상기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제2 그룹의 워드 라인들은, 상기 적어도 하나의 소스 선택 라인과 성기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제1 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제2 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하는 비선택된 워드 라인들을 포함할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제1 그룹의 워드 라인들의 전압을 접지 전압에서 패스 전압으로 상승시키고, 상기 선택된 워드 라인의 전압을 상기 접지 전압에서 프로그램 전압으로 상승시키도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제2 그룹의 워드 라인들의 전압을 상기 접지 전압에서 상기 패스 전압으로 상승시키도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제1 그룹의 워드 라인들 및 상기 선택된 워드 라인의 전압을 접지 전압에서 패스 전압으로 상승시키고, 상기 선택된 워드 라인의 전압을 패스 전압에서 상기 프로그램 전압으로 다시 상승시키도록, 상기 주변 회로를 제어할 수 있다.
본 기술은 향상된 프로그램 특성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 반도체 메모리 장치의 프로그램 동작에 포함되는 복수의 프로그램 루프들을 설명하기 위한 도면이다.
도 7은 선택된 메모리 블록의 프로그램 동작을 설명하기 위한 회로도이다.
도 8은 도 6에 도시된 프로그램 펄스 인가 단계의 예시적인 실시 예를 설명하기 위한 타이밍도이다.
도 9는 도 8에 따른 프로그램 동작 시 발생하는 인젝션 현상을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른, 도 6의 프로그램 펄스 인가 단계를 설명하기 위한 타이밍도이다.
도 12는 제1 그룹 및 제2 그룹에 포함되는 비선택 워드 라인들의 일 실시 예를 설명하기 위한 회로도이다.
도 13은 도 12의 예시에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14는 제1 그룹 및 제2 그룹에 포함되는 비선택 워드 라인들의 다른 실시 예를 설명하기 위한 회로도이다.
도 15는 도 14의 예시에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 이 때 주변 회로는 제어 로직(140)의 제어에 의해 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 제어 로직은 메모리 셀 어레이(110)의 프로그램 동작 시 사용되는 다양한 전압들을 생성하도록 전압 생성부(150)를 제어한다. 또한, 제어 로직(140)은 전압 생성부(150)로부터 생성된 전압들을 글로벌 라인들을 통해 동작 대상인 메모리 블록의 로컬 라인들로 전달하도록 어드레스 디코더(120)를 제어한다. 한편, 제어 로직(140)은 리드 동작 시 비트 라인들(BL1~BLm)을 통해 메모리 블록의 선택된 페이지의 데이터를 리드하여 페이지 버퍼(PB1~PBm)에 저장하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 제어 로직(140)은 프로그램 동작 시 페이지 버퍼(PB1~PBm)에 저장된 데이터를 선택된 페이지에 프로그램하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터(DST)는 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 6은 반도체 메모리 장치의 프로그램 동작에 포함되는 복수의 프로그램 루프들을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 메모리 장치의 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 도 6에 도시된 바와 같이, 먼저 제1 프로그램 루프(1st PGM Loop)가 수행될 수 있다. 제1 프로그램 루프(1st PGM Loop)가 수행된 후, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료되지 않으면 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)가 수행된 후, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료되지 않으면 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이러한 방식으로, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료될 때까지, 또는 최대 프로그램 루프에 도달할 때까지 복수의 프로그램 루프들이 반복 수행될 수 있다.
한편, 반도체 메모리 장치의 프로그램 동작은, ISPP(Incremental Step Pulse Programming) 방식을 이용하여 수행될 수 있다. ISPP 방식은, 프로그램 전압을 점차 증가시키면서 메모리 셀들을 프로그램하는 방식이다. 프로그램 루프의 수행 횟수가 반복될때마다, 각 프로그램 루프에서 인가되는 프로그램 전압은 점차 증가할 수 있다.
한편, 도 6에 도시된 바와 같이, 복수의 프로그램 루프들 각각은 프로그램 펄스 인가 단계 및 프로그램 검증 단계를 포함할 수 있다. 프로그램 펄스 인가 단계에서는 선택된 워드 라인에 프로그럼 전압을 인가하여, 프로그램 허용 셀들의 문턱 전압을 상승시킬 수 있다. 프로그램 펄스 인가 단계에 대해서는 도 8을 참조하여 자세히 설명하기로 한다.
프로그램 검증 단계에서는, 프로그램 대상으로 선택된 메모리 셀들이 원하는 레벨의 전압(이하, '기준 전압'이라고 한다) 이상으로 프로그램 되었는지 여부를 검증할 수 있다. 검증 동작의 결과, 기준 전압 이상으로 프로그램되지 않은 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 허용 셀로서 동작할 수 있다. 이 때, 이전 프로그램 루프에 비하여 더 높은 전압 레벨을 갖는 프로그램 펄스가 프로그램 허용 셀들에 인가될 수 있다. 한편, 기준 전압 이상으로 프로그램된 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 금지 셀로서 동작할 수 있다. 선택된 워드 라인에 프로그램 펄스가 인가하더라도 프로그램 금지 셀의 문턱 전압은 상승하지 않을 수 있다.
도 7은 선택된 메모리 블록의 프로그램 동작을 설명하기 위한 회로도이다. 도 7에서, 선택된 메모리 블록에 포함된 복수의 셀 스트링들 중 일부의 셀 스트링들(111, 112)만이 도시되었다. 도 7의 예시에서, 셀 스트링(111)은 프로그램 금지 셀(M12)을 포함하고, 셀 스트링(112)은 프로그램 허용 셀(M11)을 포함한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 포함할 수 있으며, 그 중 프로그램 동작의 대상이 되는 메모리 블록은 도 7에 도시된 바와 같이 데이터를 저장하기 위한 다수의 메모리 셀들이 직렬 연결된 셀 스트링(111, 112), 셀 스트링(111, 112)과 비트 라인들 사이에 연결되는 드레인 선택 트랜지스터(113) 및 셀 스트링(111, 112)과 공통 소스 라인(CSL) 사이에 연결되는 소스 선택 트랜지스터(114)를 포함하여 구성된다. 여기서, 셀 스트링(111, 112)은 비트 라인들의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(113) 및 소스 선택 트랜지스터(114)도 그 만큼 구성된다. 또한, 메모리 셀들의 소정 동작을 위해서 워드 라인(WL)을 통해 메모리 셀 게이트로 소정의 바이어스가 인가되며, 비트 라인들(BL)을 통해 드레인 셀렉트 트랜지스터(113)의 드레인에 소정의 바이어스가 인가되고, 공통 소스 라인(CSL)을 통해 소스 선택 트랜지스터(114)의 소스에 소정의 바이어스가 인가된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 각 메모리 셀들에 대하여, 메모리 셀의 플로팅 게이트에 FN 터널링을 이용하여 전자를 주입하거나 방출시킴으로써 프로그램 또는 소거를 실시하는데, 소거는 블럭 단위로 실시하고, 프로그램은 선택된 셀에 대해 실시하게 된다.
반도체 메모리 장치의 선택된 페이지들은 복수의 메모리 셀들을 포함할 수 있다. 선택된 페이지에 포함된 복수의 메모리 셀들 중, 프로그램 허용 셀은 아직 목표로 하는 전압까지 문턱 전압이 상승하지 않은 메모리 셀들을 의미할 수 있다. 선택된 워드 라인에 프로그램 전압이 인가될 때, 프로그램 허용 셀들의 문턱 전압은 상승할 수 있다. 한편, 선택된 페이지에 포함된 복수의 메모리 셀들 중, 프로그램 금지 셀은 목표로 하는 전압까지 문턱전압이 상승한 메모리 셀들을 의미할 수 있다. 선택된 워드 라인에 프로그램 전압이 인가될 때, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다.
도 7의 예시에서, 메모리 셀(M11)은 프로그램 허용 셀이고 메모리 셀(M12)은 프로그램 금지 셀이다. 선택된 페이지에 포함된 프로그램 허용 셀(M11)을 프로그램하기 위해서는 선택된 워드 라인(Selected WL)에 약 18V 정도의 프로그램 전압을 인가하고, 선택되지 않은 워드라인(Pass WL)에 약 8V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가할 수 있다. 이 때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하며, 공통 소스 라인(CSL)에는 전원 전압(Vcc)을 인가할 수 있다.
도 8은 도 6에 도시된 프로그램 펄스 인가 단계의 예시적인 실시 예를 설명하기 위한 타이밍도이다.
도 8을 참조하면, 시간(t1)에 프로그램 허용 셀을 포함하는 선택된 스트링과 연결된 선택된 비트 라인(Selected BL)에 프로그램 허용 전압, 예를 들면 접지 전압(VSS)이 인가되고, 프로그램 금지 셀을 포함하는 비선택된 스트링과 연결된 비선택된 비트 라인(Unselected BL)에 프로그램 금지 전압(Vinh)이 인가될 수 있다. 여기서, 프로그램 금지 전압(Vinh)은 프로그램 허용 전압, 즉 접지 전압(VSS)보다 큰 전압일 수 있다.
도 8의 실시 예에서는 비선택된 비트 라인에 프로그램 금지 전압(Vinh)이 인가되는 것으로 도시되어 있다. 다만 이는 예시적인 것으로서, 도 8에 도시된 것과는 달리 비선택된 비트 라인이 플로팅될 수도 있다.
시간(t2)에서, 드레인 선택 라인(DSL)에 전원 전압(VCC)이 인가될 수 있다. 이에 따라, 선택된 메모리 블록에 포함된 셀 스트링들 각각은 대응하는 비트 라인들과 전기적으로 연결될 것이다. 한편, 소스 선택 라인(SSL)에는 접지 전압(VSS)이 인가될 수 있다.
시간(t3)에서, 워드 라인들(WLs)에 패스 전압(Vpass)이 인가된다. 한편, 시간(t4)에서, 워드 라인들(WLs) 중 선택된 워드 라인(Selected WL)의 전압이 패스 전압(Vpass)에서 프로그램 전압(VPGM)으로 상승한다. 이 때, 비선택된 워드 라인들(Unselected WLs)의 전압은 패스 전압(Vpass)을 유지한다.
이에 따라, 선택된 워드 라인(Selected WL)과 연결된 메모리 셀들 중, 프로그램 허용 전압, 즉 접지 전압(VSS)이 인가되는 선택된 비트 라인(Selected BL)과 연결된 프로그램 허용 셀들은 프로그램된다. 한편, 선택된 워드 라인(Selected WL)과 연결된 메모리 셀들 중, 프로그램 금지 전압(Vinh)이 인가되는 비선택된 비트 라인(Unselected BL)과 연결된 프로그램 금지 셀은 프로그램되지 않는다.
이후 시간(t5)에서 드레인 선택 라인(DSL), 워드 라인들(WLs) 및 비선택된 비트 라인(Unselected BL)의 전압이 접지 전압(VSS)으로 하강할 수 있다. 이에 따라, 시간(t5)에서 프로그램 펄스 인가 단계가 종료될 수 있다.
한편, 도 6에 도시된 프로그램 검증 단계의 구체적인 타이밍도에 대한 도시는 생략하기로 한다.
도 9는 도 8에 따른 프로그램 동작 시 발생하는 인젝션 현상을 설명하기 위한 도면이다.
도 9를 참조하면, 셀 스트링에 연결된 워드 라인들 중, 선택된 워드 라인인 제i 워드 라인(WLi)과, 이에 인접하여 위치하는 제(i-1) 워드 라인(WL(i-1)) 및 제(i+1) 워드 라인(WL(i+1))이 도시되어 있다. 한편, 해당 워드 라인들 근방에 형성된 채널 및 채널 포텐셜이 도시되어 있다.
도 9에 도시된 바와 같이, 제i 워드 라인(WLi)의 전압이 패스 전압 또는 프로그램 전압으로 상승할 때, 제i 워드 라인(WLi)과 연결된 메모리 셀이 이미 높은 문턱 전압으로 프로그램 되었다면, 제i 워드 라인(WLi)과 연결된 메모리 셀은 일시적으로 턴-오프 상태를 유지하게 된다.
제i 워드 라인(WLi)과 연결된 메모리 셀이 턴 오프되면, 제(i-1) 워드 라인(WL(i-1)) 측의 채널 영역에는 부스팅이 발생한다. 제i 워드 라인(WLi)의 전압이 계속 상승하여 제i 워드 라인(WLi)과 연결된 메모리 셀이 약하게 턴-온되는 순간, 도 9의 점선으로 도시한 바와 같이, 제(i+1) 워드 라인(WL(i+1)) 영역의 전자가 제(i-1) 워드 라인(WL(i+1)) 영역으로 인젝션될 수 있다. 이는 프로그램 동작으로 인한 진행성 디스터브를 발생시키는 원인이 된다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 비선택된 워드 라인들 중 일부 워드 라인의 전압이 상승하기 시작하는 시점을 선택된 워드 라인의 전압이 상승하는 시점보다 늦출 수 있다. 이에 따라, 제(i+1) 워드 라인(WL(i+1)) 영역에서 제(i-1) 워드 라인(WL(i+1)) 영역으로 전자가 인젝션되는 현상을 방지할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계(S110), 드레인 선택 라인에 턴온 전압을 인가하고, 소스 선택 라인에 턴오프 전압을 인가하는 단계(S130), 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 선택된 워드 라인의 전압을 상승시키기 시작하는 단계(S150) 및 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키는 단계(S170)를 포함한다.
도 10에 도시된 바와 같이, 비선택된 워드 라인들 중, 제1 그룹의 워드 라인들은 선택된 워드 라인과 함께 전압이 상승할 수 있다(S150). 한편, 선택된 워드 라인의 전압이 상승하기 시작한 이후에, 비선택된 워드 라인들 중, 제2 그룹의 워드 라인들의 전압이 상승하기 시작할 수 있다. 이에 따라, 선택된 워드 라인과 연결된 메모리 셀이 약하게 턴-온되는 순간, 선택된 워드 라인(WLi)과 인접한 제(i+1) 워드 라인(WL(i+1)) 영역의 전자가 제(i-1) 워드 라인(WL(i+1)) 영역으로 인젝션되는 현상을 방지할 수 있다. 도 10에 도시된 반도체 메모리 장치의 동작 방법에 대해서는 도 11을 함께 참조하여 자세히 설명하기로 한다.
도 11은 본 발명의 일 실시 예에 따른, 도 6의 프로그램 펄스 인가 단계를 설명하기 위한 타이밍도이다.
도 11을 참조하면, 시간(t11)에 선택된 메모리 블록과 연결된 비트 라인의 상태가 설정된다(S110). 보다 구체적으로, 시간(t11)에 프로그램 허용 셀을 포함하는 선택된 스트링과 연결된 선택된 비트 라인(Selected BL)에 프로그램 허용 전압, 예를 들면 접지 전압(VSS)이 인가되고, 프로그램 금지 셀을 포함하는 비선택된 스트링과 연결된 비선택된 비트 라인(Unselected BL)에 프로그램 금지 전압(Vinh)이 인가될 수 있다. 즉, 도 10의 단계(S110)는 선택된 비트 라인(Selected BL)에 프로그램 허용 전압, 예를 들어 접지 전압(VSS)을 인가하고, 비선택된 비트 라인에 프로그램 허용 전압보다 큰 프로그램 금지 전압(Vinh)을 인가하는 단계를 포함할 수 있다.
도 11의 실시 예에서는 단계(S110)에서 비선택된 비트 라인에 프로그램 금지 전압(Vinh)이 인가되는 것으로 도시되어 있다. 다만 이는 예시적인 것으로서, 도 11에 도시된 것과는 달리 단계(S110)에서 비선택된 비트 라인이 플로팅될 수도 있다. 이 경우, 도 10의 단계(S110)는 선택된 비트 라인(Selected BL)에 프로그램 허용 전압, 예를 들어 접지 전압(VSS)을 인가하고, 비선택된 비트 라인을 플로팅하는 단계를 포함할 수 있다.
시간(t12)에서, 드레인 선택 라인(DSL)에 턴온 전압이 인가되고, 소스 선택 라인(SSL)에 턴오프 전압이 인가될 수 있다(S130). 보다 구체적으로, 드레인 선택 라인(DSL)에 전원 전압(VCC)이 인가되고, 소스 선택 라인(SSL)에는 접지 전압(VSS)이 인가될 수 있다.
시간(t13)에서, 비선택된 워드 라인들 중, 제1 그룹(Group 1)의 워드 라인들의 전압이 패스 전압으로 상승하기 시작한다(S150). 한편, 시간(t13)에서, 선택된 워드 라인의 전압이 프로그램 전압(VPGM)으로 상승하기 시작한다(S150). 도 11에서는 선택된 워드 라인의 전압이 접지 전압(VSS)에서 바로 프로그램 전압(VPGM)까지 상승하는 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 도 8에 도시된 것과 유사하게, 선택된 워드 라인의 전압은 제1 그룹(Group 1)의 비선택된 워드 라인의 전압과 함께 패스 전압(Vpass)까지 먼저 상승한 다음, 이후 프로그램 전압(VPGM)까지 다시 상승할 수도 있다.
시간(t14)에서, 비선택된 워드 라인들 중, 제2 그룹(Group 2)의 워드 라인들의 전압이 패스 전압으로 상승하기 시작한다(S170). 즉, 비선택된 워드 라인들 중 제2 그룹(Group 2)의 워드 라인들의 전압이 상승하는 시점은, 선택된 워드 라인의 전압이 상승하는 시점보다 늦다. 이를 통해, 선택된 워드 라인(WLi)과 인접한 제(i+1) 워드 라인(WL(i+1)) 영역의 전자가 제(i-1) 워드 라인(WL(i+1)) 영역으로 인젝션되는 현상을 방지할 수 있다.
시간(t14)는 시간(t13)으로부터 미리 결정된 시간 간격 이후로 설정될 수 있다. 메모리 셀들의 특성에 따라, 시간(t14)는 적절한 시점으로 결정될 수 있다.
선택된 워드 라인에 프로그램 전압(VPGM)이 인가됨에 따라, 선택된 워드 라인(Selected WL)과 연결된 메모리 셀들 중, 프로그램 허용 전압, 즉 접지 전압(VSS)이 인가되는 선택된 비트 라인(Selected BL)과 연결된 프로그램 허용 셀들은 프로그램된다. 한편, 선택된 워드 라인(Selected WL)과 연결된 메모리 셀들 중, 프로그램 금지 전압(Vinh)이 인가되는 비선택된 비트 라인(Unselected BL)과 연결된 프로그램 금지 셀은 프로그램되지 않는다.
이후 시간(t15)에서 드레인 선택 라인(DSL), 워드 라인들(WLs) 및 비선택된 비트 라인(Unselected BL)의 전압이 접지 전압(VSS)으로 하강할 수 있다. 이에 따라, 시간(t15)에서 프로그램 펄스 인가 단계가 종료될 수 있다.
비선택된 워드 라인들 중, 시간(t13)에서 전압이 상승하기 시작하는 제1 그룹(Group 1)의 워드 라인들과, 시간(t14)에서 전압이 상승하기 시작하는 제2 그룹(Group 2)의 워드 라인들은 다양한 방식으로 결정될 수 있다. 이하에서는 도 12 내지 도 15를 참조하여, 비선택된 워드 라인들 중 제1 그룹의 워드 라인 및 제2 그룹의 워드 라인을 결정하는 실시 예들을 설명하기로 한다.
도 12는 제1 그룹 및 제2 그룹에 포함되는 비선택 워드 라인들의 일 실시 예를 설명하기 위한 회로도이다.
도 12를 참조하면, 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 드레인 선택 라인(DSL)과 선택된 워드 라인(Selected WL) 사이에 위치하는 비선택된 워드 라인들이 제1 그룹(Group 1)의 워드 라인들로 결정된다. 한편, 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 소스 선택 라인(SSL)과 선택된 워드 라인(Selected WL) 사이에 위치하는 비선택된 워드 라인들이 제2 그룹(Group 2)의 워드 라인들로 결정된다.
도 13은 도 12의 예시에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 블록과 연결된 비트 라인의 상태를을 설정하는 단계(S110), 드레인 선택 라인에 턴온 전압을 인가하고, 소스 선택 라인에 턴오프 전압을 인가하는 단계(S130), 드레인 선택 라인(DSL)과 선택된 워드 라인(Selected WL) 사이에 위치하는 비선택 워드 라인들 및 선택된 워드 라인의 전압을 상승시키기 시작하는 단계(S151) 및 소스 선택 라인과 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들의 전압을 상승시키는 단계(S171)를 포함한다. 도 12를 참조하여 전술한 바와 같이, 드레인 선택 라인(DSL)과 선택된 워드 라인(Selected WL) 사이에 위치하는 비선택 워드 라인들이 제1 그룹(Group 1)의 워드 라인들로 결정되므로, 단계(S151)에서는 제1 그룹(Group 1)의 워드 라인들 및 선택된 워드 라인의 전압을 먼저 상승시키기 시작한다. 한편, 도 12를 참조하여 전술한 바와 같이, 소스 선택 라인(SSL)과 선택된 워드 라인(Selected WL) 사이에 위치하는 비선택 워드 라인들이 제2 그룹(Group 2)의 워드 라인들로 결정되므로, 단계(S171)에서는 제2 그룹(Group 2)의 워드 라인들의 전압을 상승시키기 시작한다.
도 14는 제1 그룹 및 제2 그룹에 포함되는 비선택 워드 라인들의 다른 실시 예를 설명하기 위한 회로도이다.
도 14를 참조하면, 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 선택된 워드 라인(WLi)과 인접하지 않는 워드 라인들(WL1~WL(i-2), WL(i+2)~WLn)이 제1 그룹(Group 1)의 워드 라인들로 결정된다. 한편, 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 선택된 워드 라인(WLi)과 인접한 워드 라인들(WL(i-1), WL(i+1))이 제2 그룹(Group 2)의 워드 라인들로 결정된다.
도 15는 도 14의 예시에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 블록과 연결된 비트 라인의 상태를 설정하는 단계(S110), 드레인 선택 라인에 턴온 전압을 인가하고, 소스 선택 라인에 턴오프 전압을 인가하는 단계(S130), 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들 및 선택된 워드 라인의 전압을 상승시키기 시작하는 단계(S153) 및 선택된 워드 라인에 인접하여 위치하는 비선택된 워드 라인들의 전압을 상승시키는 단계(S173)를 포함한다. 도 14를 참조하여 전술한 바와 같이, 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들(WL1~WL(i-2), WL(i+2)~WLn)이 제1 그룹(Group 1)의 워드 라인들로 결정되므로, 단계(S153)에서는 제1 그룹(Group 1)의 워드 라인들 및 선택된 워드 라인의 전압을 먼저 상승시키기 시작한다. 한편, 도 14를 참조하여 전술한 바와 같이, 선택된 워드 라인(WLi)과 인접한 워드 라인들(WL(i-1), WL(i+1))이 제2 그룹(Group 2)으로 결정되므로, 단계(S171)에서는 제2 그룹(Group 2)의 워드 라인들의 전압을 상승시키기 시작한다.
도 16은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 16을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 복수의 메모리 셀들 중 선택된 메모리 셀들을 프로그램하기 위한, 반도체 메모리 장치의 동작 방법으로서,
    선택된 메모리 셀들을 포함하는 선택된 메모리 블록과 연결되는 비트 라인들의 상태를 설정하는 단계;
    상기 선택된 메모리 블록과 연결된 드레인 선택 라인에 턴온 전압을 인가하고, 상기 메모리 블록과 연결된 소스 선택 라인에 턴오프 전압을 인가하는 단계;
    상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계; 및
    상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키기 시작하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서, 상기 제1 그룹의 워드 라인들은, 상기 드레인 선택 라인과 상기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. 제2 항에 있어서, 상기 제2 그룹의 워드 라인들은, 상기 소스 선택 라인과 성기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 제1 항에 있어서, 상기 제1 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. 제4 항에 있어서, 상기 제2 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. 제1 항에 있어서, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계에서는:
    상기 제1 그룹의 워드 라인들의 전압을 접지 전압에서 패스 전압으로 상승시키기 시작하고,
    상기 선택된 워드 라인의 전압을 상기 접지 전압에서 프로그램 전압으로 상승시키기 시작하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 제6 항에 있어서, 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키기 시작하는 단계에서는,
    상기 제2 그룹의 워드 라인들의 전압을 상기 접지 전압에서 상기 패스 전압으로 상승시키기 시작하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제1 항에 있어서, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키기 시작하는 단계에서는:
    상기 제1 그룹의 워드 라인들의 전압 및 상기 선택된 워드 라인의 전압을 접지 전압에서 패스 전압으로 상승시키기 시작하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 선택된 워드 라인의 전압이 상기 패스 전압으로 상승한 이후에,
    상기 선택된 워드 라인의 전압을 상기 패스 전압에서 상기 프로그램 전압으로 상승시키는 단계를 더 포함하는, 반도체 메모리 장치의 동작 방법.
  10. 제1 항에 있어서, 상기 비트 라인들의 상태를 설정하는 단계는:
    상기 비트 라인들 중, 선택된 비트 라인에 프로그램 허용 전압을 인가하고, 비선택된 비트 라인에 상기 프로그램 허용 전압보다 큰 프로그램 금지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 프로그램 허용 전압은 접지 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제1 항에 있어서, 상기 비트 라인의 상태를 설정하는 단계는:
    상기 비트 라인들 중, 선택된 비트 라인에 프로그램 허용 전압을 인가하고, 비선택된 비트 라인을 플로팅하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들;
    상기 복수의 메모리 블록들 중, 선택된 메모리 블록의 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 상기 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서, 상기 복수의 메모리 블록들 각각은 적어도 하나의 드레인 선택 라인, 적어도 하나의 소스 선택 라인 및 복수의 워드 라인들과 연결되고,
    상기 제어 로직은:
    상기 선택된 메모리 블록과 연결된 적어도 하나의 드레인 선택 라인에 턴온 전압을 인가하고, 상기 메모리 블록과 연결된 적어도 하나의 소스 선택 라인에 턴오프 전압을 인가하도록, 상기 주변 회로를 제어하고,
    상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중에서, 상기 선택된 메모리 셀들과 연결되지 않는 비선택된 워드 라인들 중 제1 그룹의 워드 라인들 및 상기 선택된 메모리 셀들과 연결되는 선택된 워드 라인의 전압을 상승시키도록 상기 주변 회로를 제어하며,
    상기 제1 그룹의 워드 라인들 및 상기 선택된 워드 라인의 전압이 상승하기 시작한 이후에, 상기 비선택된 워드 라인들 중 제2 그룹의 워드 라인들의 전압을 상승시키도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 그룹의 워드 라인들은, 상기 적어도 하나의 드레인 선택 라인과 상기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 제2 그룹의 워드 라인들은, 상기 적어도 하나의 소스 선택 라인과 성기 선택된 워드 라인 사이에 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. 제13 항에 있어서, 상기 제1 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하지 않는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 제2 그룹의 워드 라인들은, 상기 선택된 워드 라인과 인접하여 위치하는 비선택된 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제13 항에 있어서, 상기 제어 로직은:
    상기 제1 그룹의 워드 라인들의 전압을 접지 전압에서 패스 전압으로 상승시키고, 상기 선택된 워드 라인의 전압을 상기 접지 전압에서 프로그램 전압으로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 제어 로직은:
    상기 제2 그룹의 워드 라인들의 전압을 상기 접지 전압에서 상기 패스 전압으로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  20. 제13 항에 있어서, 상기 제어 로직은:
    상기 제1 그룹의 워드 라인들 및 상기 선택된 워드 라인의 전압을 접지 전압에서 패스 전압으로 상승시키고, 상기 선택된 워드 라인의 전압을 패스 전압에서 상기 프로그램 전압으로 다시 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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