KR20210096490A

KR20210096490A - 반도체 메모리 장치

Info

Publication number: KR20210096490A
Application number: KR1020200010018A
Authority: KR
Inventors: 권태휘
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-01-28
Filing date: 2020-01-28
Publication date: 2021-08-05
Also published as: US20210233588A1; CN113257314A; US11386957B2; CN113257314B

Abstract

반도체 메모리 장치는 셀 스트링 및 페이지 버퍼를 포함한다. 상기 셀 스트링은 비트 라인과 연결된 드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 연결된 메모리 셀을 포함한다. 상기 페이지 버퍼는 상기 비트 라인을 통해 상기 셀 스트링과 연결된다. 상기 페이지 버퍼는 래치 및 제1 전류 경로를 포함한다. 상기 래치는 상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과를 저장한다. 상기 제1 전류 경로는 상기 래치에 저장된 값에 기초하여, 상기 비트 라인의 전압을 프로그램 금지 전압으로 설정한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.

메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.

본 발명의 실시 예는 셀 스트링의 드레인 선택 트랜지스터를 프로그램 할 수 있는 반도체 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 셀 스트링 및 페이지 버퍼를 포함한다. 상기 셀 스트링은 비트 라인과 연결된 드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 연결된 메모리 셀을 포함한다. 상기 페이지 버퍼는 상기 비트 라인을 통해 상기 셀 스트링과 연결된다. 상기 페이지 버퍼는 래치 및 제1 전류 경로를 포함한다. 상기 래치는 상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과를 저장한다. 상기 제1 전류 경로는 상기 래치에 저장된 값에 기초하여, 상기 비트 라인의 전압을 프로그램 금지 전압으로 설정한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 셀 스트링, 래치, 비트 라인 선택 트랜지스터, 페이지 버퍼 센싱 트랜지스터, 전원 공급 트랜지스터 및 전압 선택 회로를 포함한다. 상기 셀 스트링은 드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 연결된 메모리 셀을 포함한다. 상기 래치는 상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과를 저장한다. 상기 비트 라인 선택 트랜지스터는 상기 드레인 선택 트랜지스터와 연결된다. 상기 페이지 버퍼 센싱 트랜지스터는 상기 비트 라인 선택 트랜지스터와 제1 노드 사이에 연결된다. 상기 전원 공급 트랜지스터는 전원 전압과 상기 제1 노드와 전원 전압 사이에 연결된다. 상기 전압 선택 회로는 상기 전원 전압을 공급한다. 상기 반도체 메모리 장치는 상기 래치에 저장된 값에 기초하여, 상기 전원 공급 트랜지스터를 선택적으로 턴온하여 상기 전원 전압을 프로그램 금지 전압으로서 상기 비트 라인에 공급한다.

본 기술은 셀 스트링의 드레인 선택 트랜지스터를 프로그램 할 수 있는 반도체 메모리 장치를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 6은 셀 스트링(115)의 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼(PB)의 구조를 나타내는 회로도이다.
도 8a 및 도 8b는 도 7에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 페이지 버퍼(PB)의 구조를 나타내는 회로도이다.
도 10a 및 도 10b는 도 9에 도시된 페이지 버퍼의 비트 라인 셋업 동작을 설명하기 위한 도면이다.
도 11은 도 10a 및 도 10b의 동작에 기초한 드레인 선택 트랜지스터(DST)의 프로그램 동작은 나타내는 타이밍도이다.
도 12a는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12b는 도 12a의 전압 선택 회로(135) 및 페이지 버퍼(131)의 구조를 나타내는 회로도이다.
도 13은 도 12a 및 도 12b에 도시된 전압 선택 회로(135)의 예시적인 실시 예를 나타내는 도면이다.
도 14는 도 13에 도시된 전압 선택 회로를 포함하는 페이지 버퍼의 프로그램 동작 및 검증 동작을 나타내는 타이밍도이다.
도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 캐시 버퍼(160)를 포함한다.

메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1 비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다.

어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.

어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.

반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작 시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.

읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 캐시 버퍼(160)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 캐시 버퍼(160) 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 한편, 제어 로직(140)은 읽기 및 쓰기 회로(130)와 캐시 버퍼(160) 사이의 데이터 전달을 제어할 수 있다.

전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.

캐시 버퍼(160)는 반도체 메모리 장치(100) 외부로부터 데이터(DATA)를 수신하여 임시 저장한 뒤, 이를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 일 실시 예에서, 캐시 버퍼(160)는 반도체 메모리 장치(100) 외부의 컨트롤러로부터 프로그램 동작을 위한 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 읽기 및 쓰기 회로(130)는 캐시 버퍼(160)로부터 수신한 데이터(DATA)를 메모리 셀 어레이(110)의 선택된 메모리 셀들에 프로그램할 것이다.

한편, 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 데이터(DATA)를 임시 저장한 뒤, 이를 반도체 메모리 장치(100) 외부로 전달할 수 있다. 일 실시 예에서, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀들에 저장된 데이터(DATA)를 리드할 수 있다. 읽기 및 쓰기 회로(130)로부터 리드된 데이터(DATA)는 캐시 버퍼(160)에 임시 저장될 수 있다. 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 리드 데이터를 컨트롤러로 전달할 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.

도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.

각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.

도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.

도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.

도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.

도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.

본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 플래너(planar) 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제1 내지 제m 셀 스트링들(CS1~CSm)을 포함한다. 제1 내지 제m 셀 스트링들(CS1~CSm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.

복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제1 내지 제n 메모리 셀들(M1~Mn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.

실시 예로서, 각 메모리 셀들은 불휘발성 메모리 셀들이다.

도 6은 셀 스트링(115)의 회로도이다. 도 6에 도시된 셀 스트링(115)은 도 3 내지 도 5에 도시된 메모리 블록에 포함된 셀 스트링일 수 있다. 도 6에 도시된 바와 같이, 각 셀 스트링에 포함된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 메모리 셀들(MC1~MCn)과 동일한 구조의 트랜지스터로 구성될 수 있다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 데이터를 저장하는데 이용되지는 않을 수 있다. 다만, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 메모리 셀들(MC1~MCn)과 동일한 구조의 트랜지스터로 구성되므로, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다. 이에 따라, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 전하 저장막에 트랩된 전하량에 따라, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 문턱 전압이 결정될 수 있다.

셀 스트링(115)에 포함된 메모리 셀들에 대한 제반 동작들, 즉 프로그램 동작, 리드 동작 및 소거 동작 등을 적절히 수행하기 위해, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 문턱 전압이 일정한 범위 내에 존재하여야 한다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 문턱 전압을 조절하기 위해, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 대한 프로그램 동작 또는 소거 동작이 수행될 수 있다.

통상적인 메모리 셀들(MC1~MCn)에 대한 프로그램 동작 시, 특정 메모리 셀에 저장될 데이터 및 해당 메모리 셀의 문턱 전압 상태에 따라, 메모리 셀은 프로그램 허용 상태 및 프로그램 금지 상태 중 어느 하나의 상태를 가질 수 있다.

예를 들어 제1 메모리 셀(MC1)을 포함하는 물리 페이지의 프로그램 동작 동안, 제1 메모리 셀(MC1)의 문턱 전압이 상승하여야 하는 경우 제1 메모리 셀(MC1)은 프로그램 허용 상태 하에 있을 수 있다. 제1 메모리 셀(MC1)이 프로그램 허용 상태인 경우, 제1 메모리 셀(MC1)의 채널 전압은 프로그램 허용 전압일 수 있다. 일 예에서, 프로그램 허용 전압은 접지 전압일 수 있다. 제1 메모리 셀(MC1)이 프로그램 허용 상태인 상황에서 제1 워드 라인(WL1)에 프로그램 펄스가 인가되는 경우, 제1 메모리 셀(MC1)의 게이트 전압과 채널 전압의 차이가 상대적으로 크므로 제1 메모리 셀(MC1)의 전하 저장층에 전자가 트랩되어 제1 메모리 셀(MC1)의 문턱 전압이 상승할 수 있다.

예를 들어 제1 메모리 셀(MC1)을 포함하는 물리 페이지의 프로그램 동작 동안, 제1 메모리 셀(MC1)의 문턱 전압이 더 이상 상승할 필요가 없는 경우 제1 메모리 셀(MC1)은 프로그램 금지 상태 하에 있을 수 있다. 제1 메모리 셀(MC1)이 프로그램 금지 상태인 경우, 제1 메모리 셀(MC1)의 채널 전압은 프로그램 금지 전압일 수 있다. 제1 메모리 셀(MC1)이 프로그램 금지 상태인 상황에서 제1 워드 라인(WL1)에 프로그램 펄스가 인가되는 경우, 제1 메모리 셀(MC1)의 게이트 전압과 채널 전압의 차이가 상대적으로 작으므로 제1 메모리 셀(MC1)의 전하 저장층에 전자가 트랩되지 않는다. 이에 따라, 제1 메모리 셀(MC1)의 문턱 전압이 상승하지 않고 유지될 수 있다.

메모리 셀의 프로그램 동작 동안, 셀 스트링에 포함된 메모리 셀을 프로그램 금지 상태에 두고자 하는 경우, 비트 라인에 프로그램 금지 전압을 인가한다. 이에 따라 드레인 선택 트랜지스터와 연결된 드레인 선택 라인(DSL)에 턴-온 전압이 인가되더라도, 비트 라인에 프로그램 금지 전압이 인가되어 드레인 선택 트랜지스터(DST)는 턴-오프된다. 이 경우 셀 스트링(115)의 채널 영역이 셀프-부스팅되어 메모리 셀들(MC1~MCn)의 채널 전압이 상승한다. 결과적으로, 셀 스트링(115)에 포함된 메모리 셀들 전체가 프로그램 금지 상태에 놓이게 된다.

그러나, 드레인 선택 트랜지스터(DST)의 프로그램 동작 중 드레인 선택 트랜지스터(DST)를 프로그램 금지 상태로 만들고자 하는 경우, 드레인 선택 트랜지스터(DST)가 비트 라인에 직접 연결되기 때문에 셀프-부스팅을 이용할 수가 없다.

따라서, 드레인 선택 트랜지스터(DST)에 대한 프로그램 동작 중, 프로그램 금지 상태를 만들기 위해서는 비트 라인 전압을 직접 조절하여야 한다.

도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼(PB)의 구조를 나타내는 회로도이다.

도 7을 참조하면, 페이지 버퍼(PB)는 비트 라인(BL1)을 통해 셀 스트링(115)에 연결될 수 있다. 페이지 버퍼(PB)는 제1 내지 제13 트랜지스터(T1~T13)를 포함할 수 있다.

제1 트랜지스터(T1)는 제1 전원 전압(V1)과 비트 라인(BL1) 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 비트 라인 프리차지 신호(BLPRCH)에 의해 제어된다. 제2 트랜지스터(T2)는 비트 라인(BL1)과 노드(N1) 사이에 연결되며, 비트 라인 선택 신호(SELBL)에 의해 제어된다. 제3 트랜지스터(T3)는 노드(N1)와 접지 사이에 연결되며, 비트 라인 디스차지 신호(BLDSCH)에 의해 제어된다. 제4 트랜지스터(T4)는 노드(N1)와 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 의해 제어된다.

제5 트랜지스터(T5)는 노드(N2)와 노드(CSO) 사이에 연결되며, CSO 제어 신호(SA_CSOC)에 의해 제어된다. 제6 트랜지스터(T6)는 제2 전원 전압(V2)과 노드(N2) 사이에 연결되며, 래치(LAT)의 노드(QS) 전압에 의해 제어된다. 제7 트랜지스터(T7)는 노드(N2)와 노드(SO) 사이에 연결되며, CSO 프리차지 신호(SA_PRCH_N)에 의해 제어된다. 제8 트랜지스터(T8)는 노드(SO)와 노드(SCO) 사이에 연결되며, SO 전송 신호(TRAN_SO)에 의해 제어된다. 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 노드(CSO)와 접지 사이에 순차적으로 연결된다. 제9 트랜지스터(T9)는 SA 디스차지 신호(SA_DSCH)에 의해 제어된다. 제10 트랜지스터(T10)는 래치(LAT)의 노드(QS) 전압에 의해 제어된다.

제11 트랜지스터(T11)는 래치(LAT)의 노드(QS)와 노드(NA) 사이에 연결되며, 제1 래치 제어 신호(C1)에 의해 제어된다. 제12 트랜지스터(T12)는 래치(LAT)의 노드(QS_N)와 노드(NA) 사이에 연결되며, 제2 래치 제어 신호(C2)에 의해 제어된다. 제13 트랜지스터(T13)는 노드(NA)와 접지 사이에 연결되며, 노드(SO) 전압에 의해 제어 된다.

도 7에서, 제6 및 제7 트랜지스터(T6, T7)는 PMOS 트랜지스터로 구성될 수 있으며, 나머지 다른 트랜지스터들은 NMOS 트랜지스터로 구성될 수 있다.

도 7에서, 제1 전원 전압(V1) 및 제1 트랜지스터(T1)는 외부 전원 공급부(VSE)를 구성할 수 있다. 외부 전압 공급부(VSE)는 셀 스트링(115)의 드레인 선택 트랜지스터(DST)를 프로그램 금지 상태로 만들기 위한 프로그램 금지 전압을 비트 라인(BL1)에 공급할 수 있다. 이를 위하여, 제1 전원 전압(V1)은 별도의 패드로 공급되는 외부의 고전압일 수 있다. 비트 라인 프리차지 신호(BLPRCH)는 셀 스트링(115)의 드레인 선택 트랜지스터(DST)를 프로그램 금지 상태로 만들기 위해, 제1 전원 전압(V1)을 비트 라인(BL1)으로 공급하도록 제1 트랜지스터(T1)를 제어할 수 있다.

도 8a 및 도 8b는 도 7에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다. 보다 구체적으로, 도 8a는 셀 스트링(115)의 드레인 선택 트랜지스터(DST)의 프로그램 동작 시, 래치(LAT)의 데이터에 기초하여 드레인 선택 트랜지스터(DST)를 프로그램 허용 상태 또는 프로그램 금지 상태 중 어느 하나의 상태로 만드는 동작을 설명하기 위한 도면이다. 도 8b는 도 8a의 동작에 기초한 드레인 선택 트랜지스터(DST)의 프로그램 동작은 나타내는 타이밍도이다.

도 8a를 참조하면, 먼저 제1 전원 전압(V1)을 이용하여 비트 라인(BL1)을 프리차지 한다(①). 이를 위해, 제1 트랜지스터(T1)를 턴온하고 제2 트랜지스터(T2)는 턴오프할 수 있다. 이에 따라, 비트 라인(BL1)의 전압이 제1 전원 전압(V1)으로 프리차지된다.

이후, 래치(LAT)에 저장된 데이터에 기초하여 비트 라인(BL1)의 전압을 셋업한다. 래치(LAT)는 드레인 선택 트랜지스터(DST)의 문턱 전압 검증 결과를 저장할 수 있다. 따라서, 드레인 선택 트랜지스터(DST)의 문턱 전압을 상승시켜야 할지, 또는 드레인 선택 트랜지스터(DST)의 문턱 전압이 충분히 높으므로 더 이상 드레인 선택 트랜지스터(DST)의 문턱 전압을 상승시키지 말아야 할지는 래치(LAT)에 저장된 데이터에 의해 결정될 수 있다. 프로그램 과정 중 드레인 선택 트랜지스터(DST)의 문턱 전압을 검증하는데, 검증 결과가 래치(LAT)에 저장된다.

일 예에서, 문턱 전압 검증 결과 검증 실패된 경우, 드레인 선택 트랜지스터(DST)의 문턱 전압을 보다 상승시켜야 할 필요가 있다. 따라서 이 경우, 래치(LAT)에는 “1”의 비트값이 저장될 수 있다. 래치(LAT)에 “1”의 비트값이 저장된 경우, 노드(QS)의 전압은 “1”의 논리값을 나타내는 전압일 수 있다. “1”의 논리값을 나타내는 전압은 상대적으로 높은 전압으로서, 제10 트랜지스터(T10)를 턴-온 시키고 제6 트랜지스터(T6)를 턴-오프 시키는 전압일 수 있다.

한편, 문턱 전압 검증 결과 검증 패스된 경우, 이는 드레인 선택 트랜지스터(DST)의 문턱 전압이 충분히 높은 경우로서 더 이상 드레인 선택 트랜지스터(DST)는 프로그램 될 필요가 없다. 이에 따라 드레인 선택 트랜지스터(DST)가 프로그램 금지 상태에 있어야 할 필요가 있다. 문턱 전압 검증 결과 드레인 선택 트랜지스터(DST)의 문턱 전압이 충분히 높은 경우, 래치(LAT)에는 제1 값의 데이터가 저장될 수 있다. 일 실시 예에서, 상기 제1 값은 “0”을 나타내는 비트 값일 수 있다. 래치(LAT)에 “0”의 비트 값이 저장된 경우, 노드(QS)의 전압은 “0”의 논리값을 나타내는 전압일 수 있다. “0”의 논리 값을 나타내는 전압은 상대적으로 낮은 전압으로서, 제10 트랜지스터(T10)를 턴-오프 시키고 제6 트랜지스터(T6)를 턴-온 시키는 전압일 수 있다. 다만, 이는 예시적인 것으로서, 상기 제1 값을 “1”의 비트값으로 구성하는 실시 예 또한 가능하다.

도 8a에는 래치(LAT)에 제2 값의 데이터가 저장된 경우의 동작이 도시되어 있다. 일 실시 예에서, 상기 제2 값은 “1”을 나타내는 비트 값일 수 있다. 다만, 실시 예에 따라 상기 제2 값을 “0”을 나타내는 비트 값으로 구성하는 것 또한 가능하다. 도 8a의 실시 예에서, 래치(LAT)에 “1”의 비트 값이 저장되어 있으므로, 노드(QS)의 전압은 “1”의 논리값을 나타낸다. 이에 따라, 제10 트랜지스터(T10)가 턴-온될 것이다. 이와 함께 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9)를 턴-온시키는 경우, 비트 라인(BL1)과 접지 사이에 전류 경로가 형성된다. 이에 따라 비트 라인(BL1)의 전압이 디스차지되어, 0V의 값을 갖게 된다. 즉, 래치(LAT)에 “1”의 비트값이 저장되어 있는 경우, 제1 전원 전압(V1)으로 프리차지되었던 비트 라인(BL1)의 전압이 0V로 하강한다. 비트 라인(BL1)의 전압이 0V로 하강하였으므로 드레인 선택 트랜지스터(DST)는 프로그램 허용 상태에 놓이게 된다. 이후 드레인 선택 라인(DSL)에 프로그램 전압을 인가하는 경우 드레인 선택 트랜지스터(DST)의 문턱 전압이 상승할 것이다.

도 8a에는 도시되어 있지 않으나, 래치(LAT)에 “0”의 비트값이 저장된 경우 노드(QS)의 전압은 “0”의 논리값을 나타낼 것이다. 이 경우 제10 트랜지스터(T10)가 턴-오프될 것이며, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9)를 턴-온되더라도 비트 라인(BL1)과 접지 사이의 전류 경로가 차단된다. 이에 따라 비트 라인(BL1)의 전압은 제1 전원 전압(V1)을 유지할 것이다. 즉, 래치(LAT)에 “0”의 비트값이 저장되어 있는 경우, 제1 전원 전압(V1)으로 프리차지되었던 비트 라인(BL1)의 전압이 유지된다. 비트 라인(BL1)의 전압이 제1 전원 전압(V1)을 유지하므로 드레인 선택 트랜지스터(DST)는 프로그램 금지 상태에 놓이게 된다. 이후 드레인 선택 라인(DSL)에 프로그램 전압을 인가하더라도 드레인 선택 트랜지스터(DST)의 문턱 전압은 상승하지 않을 것이다.

도 8b는 드레인 선택 트랜지스터(DST)의 프로그램 동작을 오드(odd) 스트링과 이븐(even) 스트링으로 나누어 수행하는 방법을 나타내는 타이밍도이다. 도 8b에서, 오드(odd) 비트 라인들에 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)를 수행하는 과정이 도시되어 있다.

도 8b를 참조하면, 시간(t1)에 오드 비트 라인과 연결된 페이지 버퍼의 비트 라인 프리차지 신호(BLPRCH(odd))를 하이 레벨로 활성화한다. 한편, 시간(t1)에 이븐 비트 라인과 연결된 페이지 버퍼의 비트 라인 프리차지 신호(BLPRCH(even)) 또한 하이 레벨로 활성화시킨다.

이에 따라, 오드 비트 라인(BL(odd))과 이븐 비트 라인(BL(even))이 제1 전원 전압(V1)으로 활성화된다. 한편, 시간(t2)에 오드 비트 라인과 연결된 페이지 버퍼의 비트 라인 프리차지 신호(BLPRCH(odd))를 로우 레벨로 비활성화한다.

시간(t3)에서, 페이지 버퍼 센싱 신호(PB_SENSE)를 하이 레벨로 활성화시킨다. 한편, 시간(t3)에서 오드 비트 라인과 연결된 페이지 버퍼의 비트 라인 선택 신호(SELBL)를 하이 레벨로 활성화 시킨다. 시간(t3)에서 이븐 비트 라인과 연결된 페이지 버퍼의 비트 라인 선택 신호(SELBL)는 로우 레벨을 유지할 수 있다. 한편, 시간(t3)에서 SA_디스차지 신호(SA_DSCH) 신호를 하이 레벨로 활성화시킨다.

시간(t3)에서 이븐 비트 라인과 연결된 페이지 버퍼의 비트 라인 선택 신호(SELBL)는 로우 레벨을 유지하므로, 이븐 비트 라인(BL(even))의 전압은 제1 전원 전압을 유지한다. 한편, 오드 비트 라인(BL(odd))과 연결된 페이지 버퍼의 경우, 도 8a에 도시된 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9)가 모두 턴-온 된다. 이에 따라, 오드 비트 라인(BL(odd))과 연결된 페이지 버퍼(PB)의 래치(LAT)에 저장된 값에 따라 비트 라인 전압이 변경되거나 유지된다.

전술한 바와 같이, 래치(LAT)에 “1”의 비트값이 저장된 경우, 노드(QS)의 전압은 “1”의 논리값을 나타낸다. 이에 따라, 시간(t3)에 제10 트랜지스터(T10)가 턴-온될 것이다. 이에 따라 오드 비트 라인(BL(odd))의 전압이 디스차지되어, 0V의 값을 갖게 된다. 한편, 래치(LAT)에 “0”의 비트값이 저장된 경우 노드(QS)의 전압은 “0”의 논리값을 나타낸다. 이에 따라 오드 비트 라인(BL(odd))의 전압이 제1 전원 전압(V1)을 유지하게 된다.

이후 시간(t4)에서, 페이지 버퍼 센싱 신호(PB_SENSE), 오드 비트 라인과 연결된 페이지 버퍼의 비트 라인 선택 신호(SELBL) 및 SA_디스차지 신호(SA_DSCH) 신호를 로우 레벨로 비활성화시킨다. 이에 따라, 셀 스트링(115)과 페이지 버퍼의 연결이 끊기게 된다.

이후 시간(t5)에서, 선택된 드레인 선택 라인(DSL)에 프로그램 전압(VPGM)을 인가하고, 비선택된 드레인 선택 라인(DSL)의 전압은 0V를 유지한다. 또한, 셀 스트링(115)과 연결된 워드 라인(WL)들에 프로그램 패스 전압(Vpass)을 인가한다. 도 8b에 도시된 드레인 선택 라인(DSL)은 도 6에 도시된 드레인 선택 라인(DSL1)일 수 있다. 도 8b에 도시된 워드 라인(WL)은 도 6에 도시된 제1 내지 제n 워드 라인(WL1~WLn)일 수 있다.

오드 비트 라인(BL(odd)) 중 프로그램 금지 상태의 비트 라인의 전압은 제1 전원 전압(V1)을 유지하므로, 해당 비트 라인과 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)는 프로그램되지 않는다. 한편, 오드 비트 라인(BL(odd)) 중 프로그램 허용 상태의 비트 라인의 전압은 0V로 낮아졌으므로, 해당 비트 라인과 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)는 프로그램된다.

이븐 비트 라인(BL(even))들은 모두 제1 전원 전압(V1)을 유지하므로 해당 비트 라인과 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)는 프로그램되지 않는다.

이후 시간(t6)에서 드레인 선택 라인(DSL)에 인가되는 프로그램 전압(VPGM)이 차단되고, 워드 라인(WL)에 인가되는 프로그램 패스 전압(Vpass)이 차단될 수 있다. 한편, 시간(t7)에 비트 라인 디스차지 신호(BLDSCH)가 하이 레벨로 활성화된다. 이에 따라 모든 비트 라인의 전압이 0V로 디스차지된다.

도 8b에서 구간(t1~t2)은 비트 라인 프리차지 구간에 해당되고, 구간(t3~t4)은 비트 라인 셋업 구간에 해당되며, 구간(t5~t6)는 드레인 선택 트랜지스터(DST) 프로그램 구간에 해당된다.

도 8b에는 오드(odd) 비트 라인들에 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)를 수행하는 과정이 도시되어 있으나, 이븐(even) 비트 라인들에 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)를 수행하는 과정 또한 이와 유사하게 수행될 수 있다.

도 7 내지 도 8b에 개시된 페이지 버퍼에 의하면, 도 8b에 도시된 것과 같이 비트 라인 프리차지 구간과 비트 라인 셋업 구간이 별개로 수행되어야 한다. 이는 드레인 선택 트랜지스터의 프로그램 시간을 증가시키는 원인이 될 수 있다.

본 발명의 다른 실시 예에 따른 페이지 버퍼에 의하면, 비트 라인 프리차지 구간과 비트 라인 셋업 구간을 통합할 수 있다. 또한, 외부 전원 공급부(VSE)를 제거하고 제2 전원 전압(V2)에 기초하여 드레인 선택 트랜지스터(DST)를 프로그램 금지 상태로 둘 수 있다.

도 9는 본 발명의 다른 실시 예에 따른 페이지 버퍼(PB)의 구조를 나타내는 회로도이다. 도 9를 참조하면, 페이지 버퍼(PB)는 비트 라인(BL1)을 통해 셀 스트링(115)에 연결될 수 있다. 페이지 버퍼(PB)는 제2 내지 제13 트랜지스터(T2~T13)를 포함할 수 있다.

제2 트랜지스터(T2)는 비트 라인(BL1)과 노드(N1) 사이에 연결되며, 비트 라인 선택 신호(SELBL)에 의해 제어된다. 제3 트랜지스터(T3)는 노드(N1)와 접지 사이에 연결되며, 비트 라인 디스차지 신호(BLDSCH)에 의해 제어된다. 제4 트랜지스터(T4)는 노드(N1)와 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 의해 제어된다.

본 명세서에서, 제2 트랜지스터(T2)는 “비트 라인 선택 트랜지스터”로도 지칭할 수 있다. 또한, 제3 트랜지스터(T3)는 “비트 라인 디스차지 트랜지스터”로도 지칭할 수 있다. 한편, 제4 트랜지스터(T4)는 “페이지 버퍼 센싱 트랜지스터”로도 지칭할 수 있다.

본 명세서에서, 제6 트랜지스터(T6)는 “전원 공급 트랜지스터”로 지칭할 수 있다. 또한, 제7 트랜지스터(T7)는 “SO 노드 프리차지 트랜지스터”로 지칭할 수 있다. 한편, 제8 트랜지스터(T8)는 “SO 노드 전달 트랜지스터”로 지칭할 수 있다. 또한, 제9 트랜지스터(T9)는 “센싱 노드 디스차지 트랜지스터”로 지칭할 수 있다. 한편, 제10 트랜지스터(T10)는 “래치 전달 트랜지스터”로 지칭할 수 있다.

제11 트랜지스터(T11)는 래치(LAT)의 노드(QS)와 노드(NA) 사이에 연결되며, 제1 래치 제어 신호(C1)에 의해 제어된다. 제12 트랜지스터(T12)는 래치(LAT)의 노드(QS_N)와 노드(NA) 사이에 연결되며, 제2 래치 제어 신호(C2)에 의해 제어된다. 제13 트랜지스터(T13)는 노드(NA)와 접지 사이에 연결되며, 노드(SO) 전압에 의해 제어된다.

본 명세서에서, 제11 트랜지스터(T11)는 “래치 세트 트랜지스터”로 지칭할 수 있다. 한편, 제12 트랜지스터(T12)는 “래치 리셋 트랜지스터”로 지칭할 수 있다. 한편, 제13 트랜지스터(T13)는 “SO 마스킹 트랜지스터”로 지칭할 수 있다.

도 9에서, 제6 및 제7 트랜지스터(T6, T7)는 PMOS 트랜지스터로 구성될 수 있으며, 나머지 다른 트랜지스터들은 NMOS 트랜지스터로 구성될 수 있다.

도 7과 도 9를 비교하면, 도 7의 제1 트랜지스터(T1)가 도 9의 페이지 버퍼에서는 제외되었다. 그 이외 페이지 버퍼의 구성은 도 7과 도 9가 동일하다.

도 10a 및 도 10b는 도 9에 도시된 페이지 버퍼의 비트 라인 셋업 동작을 설명하기 위한 도면이다. 일 실시 예에서, 래치에 저장되는 제1 값은 “0”의 비트 값이고, 제2 값은 “1”의 비트 값일 수 있다. 다른 실시 예에서, 래치에 저장되는 제1 값은 “1”의 비트 값이고, 제2 값은 “0”의 비트 값일 수도 있다.

도 10a는 래치(LAT)에 제2 값이 저장된 경우의 동작을 나타내고, 도 10b는 래치(LAT)에 제1 값이 저장된 경우의 동작을 나타낸다.

구체적으로, 도 10a는 래치(LAT)에 “1”의 비트가 저장된 경우 페이지 버퍼의 비트 라인 셋업 동작을 나타내고, 도 10b는 래치(LAT)에 “0”의 비트가 저장된 경우 페이지 버퍼의 비트 라인 셋업 동작을 나타낸다.

도 10a를 참조하면, 래치(LAT)에 “1”의 비트 값이 저장되어 있으므로, 노드(QS)의 전압은 “1”의 논리값을 나타낸다. 이에 따라, 제10 트랜지스터(T10)가 턴-온될 것이다. 이와 함께 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9)를 턴-온시키는 경우, 비트 라인(BL1)과 접지 사이에 전류 경로가 형성된다. 이에 따라 비트 라인(BL1)의 전압이 디스차지되어, 0V의 값을 갖게 된다. 비트 라인(BL1)의 전압이 0V가 되므로 드레인 선택 트랜지스터(DST)는 프로그램 허용 상태에 놓이게 된다. 이후 드레인 선택 라인(DSL)에 프로그램 전압을 인가하는 경우 드레인 선택 트랜지스터(DST)의 문턱 전압이 상승할 것이다.

도 10b를 참조하면, 래치(LAT)에 “0”의 비트 값이 저장되어 있으므로 노드(QS)의 전압은 “0”의 논리값을 나타낼 것이다. 이 경우 제10 트랜지스터(T10)가 턴-오프될 것이며, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9)를 턴-온되더라도 비트 라인(BL1)과 접지 사이의 전류 경로가 차단된다.

한편, 노드(QS)의 전압은 “0”의 논리값을 나타내므로 제6 트랜지스터(T6)가 턴온될 것이다. 이와 함께 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 제8 트랜지스터(T8)를 턴-온시키는 경우, 비트 라인(BL1)과 제2 전원 전압(V2) 사이에 전류 경로가 형성된다. 이에 따라 제1 비트 라인(BL1)의 전압이 제2 전원 전압(V2)으로 프리차지된다. 제2 전원 전압(V2)은 드레인 선택 트랜지스터(DST)를 프로그램 금지 상태에 두도록 하는 전압일 수 있다. 이후 드레인 선택 라인(DSL)에 프로그램 전압을 인가하더라도 드레인 선택 트랜지스터(DST)는 프로그램되지 않을 것이다.

도 11은 도 10a 및 도 10b의 동작에 기초한 드레인 선택 트랜지스터(DST)의 프로그램 동작은 나타내는 타이밍도이다. 도 11에는 오드 비트 라인과 이븐 비트 라인의 구분 없이 전체 비트 라인들에 연결된 셀 스트링들에 대하여 드레인 선택 트랜지스터를 프로그램하는 방법이 도시되어 있다.

도 11을 참조하면, 시간(t11)에 페이지 버퍼 센싱 신호(PB_SENSE), 비트 라인 선택 신호(SELBL), SO 전송 신호(TRAN_SO), SA 디스차지 신호(SA_DSCH)를 하이 레벨로 활성화시킨다. 또한, 시간(t11)에 SA 프리차지 신호(SA_PRCH_N)를 로우 레벨로 활성화시킨다. 이에 따라, 시간(t11)에 제4 트랜지스터(T4), 제2 트랜지스터(T2), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제7 트랜지스터(T7)가 각각 턴-온 된다.

이에 따라, 래치(LAT)에 “1”의 비트 값이 저장된 경우 도 10a에 도시된 바와 같이 비트 라인(BL)의 전압이 0V가 된다. 한편, 래치(LAT)에 “0”의 비트 값이 저장된 경우 도 10b에 도시된 바와 같이 비트 라인(BL)의 전압이 제2 전원 전압(V2)이 된다.

이후 시간(t12)에 페이지 버퍼 센싱 신호(PB_SENSE), 비트 라인 선택 신호(SELBL), SO 전송 신호(TRAN_SO), SA 디스차지 신호(SA_DSCH)를 로우 레벨로 비활성화시킨다. 또한, 시간(t11)에 SA 프리차지 신호(SA_PRCH_N)를 하이 레벨로 비활성화시킨다.

이후, 시간(t13)에, 선택된 드레인 선택 라인(DSL)에 프로그램 전압(VPGM)을 인가하고, 비선택된 드레인 선택 라인(DSL)의 전압은 0V를 유지한다. 또한, 셀 스트링(115)과 연결된 워드 라인(WL)들에 프로그램 패스 전압(Vpass)을 인가한다. 도 11에 도시된 드레인 선택 라인(DSL)은 도 6에 도시된 드레인 선택 라인(DSL1)일 수 있다. 도 11에 도시된 워드 라인(WL)은 도 6에 도시된 제1 내지 제n 워드 라인(WL1~WLn)일 수 있다.

프로그램 금지 상태의 비트 라인의 전압은 제2 전원 전압(V2)이므로, 해당 비트 라인과 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)는 프로그램되지 않는다. 한편, 프로그램 허용 상태의 비트 라인의 전압은 0V이므로, 해당 비트 라인과 연결된 셀 스트링의 드레인 선택 트랜지스터(DST)는 프로그램된다.

이후 시간(t4)에서 드레인 선택 라인(DSL)에 인가되는 프로그램 전압(VPGM)이 차단되고, 워드 라인(WL)에 인가되는 프로그램 패스 전압(Vpass)이 차단될 수 있다. 한편, 시간(t15)에 비트 라인 디스차지 신호(BLDSCH)가 하이 레벨로 활성화된다. 이에 따라 모든 비트 라인의 전압이 0V로 디스차지된다.

도 11에서 구간(t11~t12)은 비트 라인 셋업 구간에 해당되며, 구간(t13~t14)는 드레인 선택 트랜지스터(DST) 프로그램 구간에 해당된다.

도 8b와 도 11을 함께 참조하면, 도 8b의 경우 비트 라인 프리차지 구간과 비트 라인 셋업 구간이 별도로 구비되어야 하는 반면, 도 11의 경우 비트 라인 셋업 구간만을 필요로 한다. 따라서, 도 9 내지 도 11에 도시된 실시 예에 의할 경우 드레인 선택 트랜지스터의 프로그램 시간을 줄일 수 있다. 또한, 도 9에 도시된 실시 예의 경우, 도 7에 도시된 외부 전원 공급부(VSE)를 필요로 하지 않으므로 회로를 더욱 간단하게 구성할 수 있다.

도 9 내지 도 11을 참조하면, 제2 전원 전압(V2)이 드레인 선택 트랜지스터(DST)의 프로그램 금지 동작을 위해 사용된다. 한편, 도 9 내지 도 11에는 도시되지 않았으나, 제2 전원 전압(V2)은 드레인 선택 트랜지스터(DST)의 검증 동작에도 사용될 수 있다. 즉, 도 9 내지 도 11에 도시된 실시 예에 의하면, 제2 전원 전압이 드레인 선택 트랜지스터(DST)의 프로그램 금지 동작 및 검증 동작 모두에 사용될 수 있다.

드레인 선택 트랜지스터(DST)를 프로그램 금지 상태로 만드는 전압은 상대적으로 고전압일 수 있다. 한편, 드레인 선택 트랜지스터(DST)의 검증 동작에 사용되는 전압은 상대적으로 저전압일 수 있다. 따라서 제2 전원 전압(V2)을 드레인 선택 트랜지스터(DST)의 프로그램 금지 동작 및 검증 동작 모두에 사용하는 경우 비효율이 발생할 수 있다. 예를 들어, 제2 전원 전압(V2)을 상대적으로 고전압으로 구성하는 경우, 드레인 선택 트랜지스터(DST)의 프로그램 금지 동작은 원활하게 수행할 수 있으나 검증 동작에서 불필요한 전력 소모가 발생할 수 있다. 한편, 제2 전원 전압(V2)을 상대적으로 저전압으로 구성하는 경우, 검증 동작에서 소모되는 전력을 최소화할 수 있으나, 드레인 선택 트랜지스터(DST)의 프로그램 금지 동작이 제대로 이루어지지 않아 드레인 선택 트랜지스터(DST)의 문턱 전압이 다소 상승할 수 있다. 이는 드레인 선택 트랜지스터(DST)들의 문턱 전압 분포를 악화시키는 원인이 될 수 있다.

도 12a는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 12a를 참조하면, 반도체 메모리 장치는 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다. 읽기 및 쓰기 회로(130)는 페이지 버퍼(131) 및 전압 선택 회로(135)를 포함한다. 도 12a의 전압 생성부(150) 및 제어 로직(140)은 도 1에 도시된 전압 생성부(150) 및 제어 로직(140)과 실질적으로 동일한 구성 요소일 수 있다. 도 1에는 도시되지 않았으나, 도 12a의 전압 선택 회로(135)는 읽기 및 쓰기 회로(130)에 포함될 수 있으며, 각각의 대응하는 페이지 버퍼와 연결될 수 있다. 즉, 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)과 동일한 개수의 전압 선택 회로(135)가 존재할 수 있다. 도 12a에서는 설명의 편의를 위해, 하나의 전압 선택 회로(135) 및 이에 대응하는 페이지 버퍼(131)를 도시하였다.

전압 생성부(150)는 제1 전원 전압(V1) 및 제2 전원 전압(V2)을 생성하여 전압 선택 회로(135)로 전달할 수 있다. 제어 로직(140)은 전압 선택 회로(135)의 동작을 제어하기 위한 전압 선택 제어 신호(VCS)를 생성하여 전압 선택 회로(135)로 전달할 수 있다. 전압 선택 회로(135)는 전압 선택 제어 신호(VCS)에 기초하여, 제1 전원 전압(V1) 및 제2 전원 전압(V2) 중 어느 하나를 선택하여 페이지 버퍼(131)로 전달할 수 있다. 전압 선택 회로(135)의 예시적인 실시 예에 대해서는 도 13을 참조하여 후술하기로 한다.

도 12b는 도 12a의 전압 선택 회로(135) 및 페이지 버퍼(131)의 구조를 나타내는 회로도이다. 도 12b를 참조하면, 페이지 버퍼는 비트 라인(BL1)을 통해 셀 스트링(115)에 연결될 수 있다. 페이지 버퍼는 제2 내지 제13 트랜지스터(T2~T13)를 포함할 수 있다. 또한, 페이지 버퍼는 노드(NVS)를 통해 전압 선택 회로(135)와 연결될 수 있다.

제5 트랜지스터(T5)는 노드(N2)와 노드(CSO) 사이에 연결되며, CSO 제어 신호(SA_CSOC)에 의해 제어된다. 제6 트랜지스터(T6)는 노드(NVS)와 노드(N2) 사이에 연결되며, 래치(LAT)의 노드(QS) 전압에 의해 제어된다. 제7 트랜지스터(T7)는 노드(N2)와 노드(SO) 사이에 연결되며, CSO 프리차지 신호(SA_PRCH_N)에 의해 제어된다. 제8 트랜지스터(T8)는 노드(SO)와 노드(SCO) 사이에 연결되며, SO 전송 신호(TRAN_SO)에 의해 제어된다. 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 노드(CSO)와 접지 사이에 순차적으로 연결된다. 제9 트랜지스터(T9)는 SA 디스차지 신호(SA_DSCH)에 의해 제어된다. 제10 트랜지스터(T10)는 래치(LAT)의 노드(QS) 전압에 의해 제어된다.

전압 선택 회로(135)는 노드(NVS)를 통해 제6 트랜지스터(NVS)와 연결된다.

도 12b에서, 제6 및 제7 트랜지스터(T6, T7)는 PMOS 트랜지스터로 구성될 수 있으며, 나머지 다른 트랜지스터들은 NMOS 트랜지스터로 구성될 수 있다.

도 9와 도 12b를 비교하면, 도 9에서는 제6 트랜지스터(T6)가 제2 전원 전압(V2)에 연결되는 반면, 도 12b에서는 제6 트랜지스터(T6)가 전압 선택 회로(135)에 연결된다. 전압 선택 회로(135)는 전술한 도 9의 실시 예의 문제점을 해결하기 위해, 드레인 선택 트랜지스터의 프로그램 동작과 검증 동작 동안 상이한 전원 전압을 노드(NVS)로 공급한다. 이에 따라, 드레인 선택 트랜지스터의 프로그램 동작 및 검증 동작을 최적화할 수 있다.

도 12b에 도시된 전압 선택 회로(135)의 예시적인 실시 예에 대해서는 도 13 및 도 14를 참조하여 후술하기로 한다.

도 13은 도 12a 및 도 12b에 도시된 전압 선택 회로(135)의 예시적인 실시 예를 나타내는 도면이다. 도 13을 참조하면, 전압 선택 회로(135)는 NMOS 트랜지스터(NMT) 및 PMOS 트랜지스터(PMT)를 포함한다. NMOS 트랜지스터(NMT) 및 PMOS 트랜지스터(PMT)는 모두 전압 선택 제어 신호(VCS)에 의해 제어될 수 있다. 전압 선택 제어 신호(VCS)가 하이 레벨인 경우 NMOS 트랜지스터(NMT)가 턴-온되고 PMOS 트랜지스터(PMT)가 턴-오프된다. 이 경우, 제1 전원 전압(V1)이 노드(NVS)로 공급된다. 전압 선택 제어 신호(VCS)가 로우 레벨인 경우 NMOS 트랜지스터(NMT)가 턴-오프되고 PMOS 트랜지스터(PMT)가 턴-온된다. 이 경우, 제2 전원 전압(V2)이 노드(NVS)로 공급된다. 드레인 선택 트랜지스터(DST)의 프로그램 동작 시에는 전압 선택 제어 신호(VCS)를 하이 레벨로 제어하고, 드레인 선택 트랜지스터(DST)의 검증 동작 시에는 전압 선택 제어 신호(VCS)를 로우 레벨로 제어할 수 있다. 이에 따라, 드레인 선택 트랜지스터의 프로그램 동작 및 검증 동작을 최적화할 수 있다.

도 14는 도 13에 도시된 전압 선택 회로를 포함하는 페이지 버퍼의 프로그램 동작 및 검증 동작을 나타내는 타이밍도이다.

도 14를 참조하면, 드레인 선택 트랜지스터의 반복되는 프로그램 구간 및 검증 구간 동안 드레인 선택 라인(DSL)의 인가 전압, 전압 선택 제어 신호(VCS) 및 노드(NVS)의 전압이 도시되어 있다.

드레인 선택 트랜지스터의 프로그램 구간 동안, 선택된 드레인 선택 라인(DSL)에 프로그램 펄스(VPGM)가 인가되고, 전압 선택 신호(VCS)가 하이 레벨로 제어된다. 이에 따라 상대적으로 고전압인 제1 전원 전압(V1)이 노드(NVS)에 공급된다.

한편, 드레인 선택 트랜지스터의 검증 구간 동안, 선택된 드레인 선택 라인(DSL)에 검증 전압(Vvrf)이 인가되고, 전압 선택 신호(VCS)가 로우 레벨로 제어된다. 이에 따라 상대적으로 저전압인 제2 전원 전압(V2)이 노드(NVS)에 공급된다.

도 14에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 페이지 버퍼에 의하면 드레인 선택 트랜지스터(DST)의 프로그램 동작 동안에는 고전압인 제1 전원 전압(V1)을 노드(NVS)로 공급하고, 드레인 선택 트랜지스터(DST)의 검증 동작 동안에는 저전압인 제2 전원 전압(V2)을 노드(NVS)로 공급할 수 있다. 이에 따라, 드레인 선택 트랜지스터의 프로그램 동작 및 검증 동작을 최적화할 수 있다.

도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.

도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(100)는 도 1 내지 도 14를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.

도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
135: 전압 선택 회로 140: 제어 로직
150: 전압 생성부 160: 캐시 버퍼

Claims

비트 라인과 연결된 드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 연결된 메모리 셀을 포함하는 셀 스트링; 및
상기 비트 라인을 통해 상기 셀 스트링과 연결되는 페이지 버퍼를 포함하는 반도체 메모리 장치로서, 상기 페이지 버퍼는:
상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과를 저장하는 래치; 및
상기 래치에 저장된 값에 기초하여, 상기 비트 라인의 전압을 프로그램 금지 전압으로 설정하는 제1 전류 경로를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과 검증 패스된 경우 상기 래치는 제1 값의 데이터를 저장하고,
상기 제1 전류 경로는 상기 래치에 저장된 제1 값의 데이터에 기초하여 상기 비트 라인의 전압을 상기 프로그램 금지 전압으로 설정하는 것을 특징으로 하는, 반도체 메모리 장치.
제2 항에 있어서, 상기 제1 전류 경로는:
상기 비트 라인에 연결되는 비트 라인 선택 트랜지스터;
상기 비트 라인 선택 트랜지스터와 제1 노드사이에 연결되는 페이지 버퍼 센싱 트랜지스터; 및
전원 전압과 상기 제1 노드 사이에 연결되어, 상기 래치에 저장된 제1 값의 데이터에 기초하여 상기 전원 전압을 상기 제1 노드로 전달하는 전원 공급 트랜지스터를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 제1 전류 경로는:
상기 페이지 버퍼 센싱 트랜지스터와 상기 전원 공급 트랜지스터 사이에서 직렬로 연결되는 SO 노드 전달 트랜지스터 및 SO 노드 프리차지 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제4 항에 있어서, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터 및 상기 SO 노드 전달 트랜지스터는 NMOS 트랜지스터로 구성되고,
상기 SO 노드 프리차지 트랜지스터 및 상기 전원 공급 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제5 항에 있어서,
상기 래치에 저장된 데이터에 대응하는 전압이 상기 전원 공급 트랜지스터의 게이트 전극으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제6 항에 있어서,
상기 전원 공급 트랜지스터가 턴온되는 적어도 일부 구간 동안, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터, 상기 SO 노드 전달 트랜지스터 및 상기 SO 노드 프리차지 트랜지스터가 턴온되어, 상기 전원 전압이 상기 비트 라인으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제3 항에 있어서, 상기 래치에 저장된 값에 기초하여, 상기 비트 라인의 전압을 프로그램 허용 전압으로 설정하는 제2 전류 경로를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
제8 항에 있어서, 상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과 검증 실패된 경우 상기 래치는 제2 값의 데이터를 저장하고,
상기 제2 전류 경로는 상기 래치에 저장된 제2 값의 데이터에 기초하여 상기 비트 라인의 전압을 상기 프로그램 허용 전압으로 설정하는 것을 특징으로 하는, 반도체 메모리 장치.
제9 항에 있어서, 상기 제2 전류 경로는:
상기 비트 라인 선택 트랜지스터;
상기 페이지 버퍼 센싱 트랜지스터;
상기 제1 노드와 제2 노드 사이에 연결되는 센싱 노드 디스차지 트랜지스터; 및
상기 제2 노드와 접지 노드 사이에 연결되는 래치 전달 트랜지스터를 포함하고,
상기 래치에 저장된 데이터에 대응하는 전압이 상기 전원 공급 트랜지스터의 게이트 전극으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제10 항에 있어서, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터, 상기 센싱 노드 디스차지 트랜지스터 및 상기 래치 전달 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제11 항에 있어서,
상기 래치에 저장된 제2 값의 데이터에 대응하는 전압에 기초하여 상기 래치 전달 트랜지스터가 턴온 되고,
상기 래치 전달 트랜지스터가 턴온되는 적어도 일부 구간 동안, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터, 상기 센싱 노드 디스차지 트랜지스터가 턴온되어, 상기 접지 노드의 접지 전압이 상기 비트 라인으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 연결된 메모리 셀을 포함하는 셀 스트링;
상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과를 저장하는 래치;
상기 드레인 선택 트랜지스터와 연결되는 비트 라인 선택 트랜지스터;
상기 비트 라인 선택 트랜지스터와 제1 노드 사이에 연결되는 페이지 버퍼 센싱 트랜지스터;
전원 전압과 상기 제1 노드 사이에 연결되는 전원 공급 트랜지스터; 및
상기 전원 전압을 공급하는 전압 선택 회로를 포함하고,
상기 래치에 저장된 값에 기초하여, 상기 전원 공급 트랜지스터를 선택적으로 턴온하여 상기 전원 전압을 프로그램 금지 전압으로서 상기 비트 라인에 공급하는 것을 특징으로 하는, 반도체 메모리 장치.
제13 항에 있어서,
상기 페이지 버퍼 센싱 트랜지스터와 상기 전원 공급 트랜지스터 사이에서 직렬로 연결되는 SO 노드 전달 트랜지스터 및 SO 노드 프리차지 트랜지스터를 더 포함하고,
상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터 및 상기 SO 노드 전달 트랜지스터는 NMOS 트랜지스터로 구성되고,
상기 SO 노드 프리차지 트랜지스터 및 상기 전원 공급 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제14 항에 있어서,
상기 래치에 저장된 데이터에 대응하는 전압이 상기 전원 공급 트랜지스터의 게이트 전극으로 전달되고,
상기 드레인 선택 트랜지스터의 문턱 전압 검증 결과 검증 패스된 경우 상기 래치는 제1 값의 데이터를 저장하고,
상기 래치에 저장된 제2 값의 데이터에 대응하는 전압에 기초하여 상기 전원 공급 트랜지스터가 턴온 되는 것을 특징으로 하는, 반도체 메모리 장치.
제15 항에 있어서,
상기 전원 공급 트랜지스터가 턴온되는 적어도 일부 구간 동안, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터, 상기 SO 노드 전달 트랜지스터 및 상기 SO 노드 프리차지 트랜지스터가 턴온되어, 상기 전원 전압이 상기 비트 라인으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제14 항에 있어서,
상기 제1 노드와 제2 노드 사이에 연결되는 센싱 노드 디스차지 트랜지스터; 및
상기 제2 노드와 접지 노드 사이에 연결되는 래치 전달 트랜지스터를 더 포함하고,
상기 래치에 저장된 데이터에 대응하는 전압이 상기 전원 공급 트랜지스터의 게이트 전극으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제17 항에 있어서,
상기 센싱 노드 디스차지 트랜지스터 및 상기 래치 전달 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제18 항에 있어서,
상기 래치에 저장된 제2 값의 데이터에 대응하는 전압에 기초하여 상기 래치 전달 트랜지스터가 턴온 되고,
상기 래치 전달 트랜지스터가 턴온되는 적어도 일부 구간 동안, 상기 비트 라인 선택 트랜지스터, 상기 페이지 버퍼 센싱 트랜지스터, 상기 센싱 노드 디스차지 트랜지스터가 턴온되어, 상기 접지 노드의 접지 전압이 상기 비트 라인으로 전달되는 것을 특징으로 하는, 반도체 메모리 장치.
제13 항에 있어서, 상기 전압 선택 회로는:
상기 드레인 선택 트랜지스터의 프로그램 동작 동안 제1 전압을 상기 전원 전압으로서 공급하고,
상기 드레인 선택 트랜지스터의 검증 동작 동안 상기 제1 전압보다 작은 제2 전압을 상기 전원 전압으로서 공급하는 것을 특징으로 하는, 반도체 메모리 장치.