CN109493895B - 半导体存储器装置及其操作方法 - Google Patents

Abstract

本发明提供了一种半导体存储器装置及其操作方法。操作半导体存储器装置的方法可包括：确定联接到过度编程的存储器单元的目标字线；将存储在联接到目标字线的存储器单元中的数据备份到第二存储区域中，其中第二存储区域不同于其中设置有联接到目标字线的存储器单元的第一存储区域；以及当对联接到目标字线的存储块中的所选择的存储器单元执行读取操作时，将升高的读取通过电压施加到目标字线，其中所选择的存储器单元不同于过度编程的存储器单元。因此，可提高半导体存储器装置的操作可靠性。

Description

半导体存储器装置及其操作方法

相关申请的交叉引用

本申请要求于2017年9月11日提交的申请号为10-2017-0115987的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本公开的各个实施例涉及一种存储装置，并且更特别地，涉及一种半导体存储器装置和操作该半导体存储器装置的方法。

背景技术

存储器装置可具二维(2D)结构或三维(3D)结构，其中在二维(2D)结构中单元串被水平地布置在半导体衬底上，在三维(3D)结构中单元串被垂直地设置在半导体衬底上。设计具有3D结构的存储器装置(被称为“3D存储器装置”)以克服具有2D结构的存储器装置(被称为“2D存储器装置”)的集成度的限制。3D存储器装置可包括垂直地堆叠在半导体衬底上的多个单元串中包括的多个存储器单元。

发明内容

本公开的各个实施例涉及一种具有增强的可靠性的半导体存储器装置。

本公开的各个实施例涉及一种操作具有增强的可靠性的半导体存储器装置的方法。

本公开的实施例可提供一种操作半导体存储器装置的方法。操作半导体存储器装置的方法可包括：确定联接到过度编程的存储器单元的目标字线；将存储在联接到目标字线的存储器单元中的数据备份到第二存储区域中，其中第二存储区域不同于其中设置有联接到目标字线的存储器单元的第一存储区域；以及当对联接到目标字线的存储块中的所选择的存储器单元执行读取操作时，将升高的读取通过电压施加到目标字线，其中所选择的存储器单元不同于过度编程的存储器单元。

在实施例中，升高的读取通过电压具有比读取通过电压更高的电平，在读取操作中，读取通过电压可被施加到未被选择的存储器单元，并且未被选择的存储器单元未被过度编程。

在实施例中，当升高的读取通过电压被施加到过度编程的单元时，过度编程的单元可被导通。

在实施例中，所选择的存储器单元可位于包括串联连接的多个存储器单元的存储器单元串中。另外，多个存储器单元可分别联接到多个字线。

在实施例中，确定目标字线可包括检测过度编程的存储器单元。

方法可进一步包括：在将存储在联接到目标字线的存储器单元中的数据备份到第二存储区域中之后，使存储在联接到目标字线的存储器单元中的数据无效。

在实施例中，当第二存储区域中的存储器单元存储备份数据之后，使数据无效可包括利用对应于第二存储区域中的存储器单元的物理地址来更新对应于联接到目标字线的存储器单元的物理地址。在这种情况下，当读取存储在联接到目标字线的存储器单元中的数据时，可读取备份数据。

在实施例中，方法可进一步包括：将存储在联接到目标字线的存储器单元中的数据备份到第二存储区域中之后，升高读取电压。在这种情况下，当读取存储在联接到目标字线的存储器单元中的数据时，读取电压可被施加到目标字线。

在实施例中，作为对存储在联接到目标字线的存储器单元中的数据的读取操作的结果，当发生读取失败时，该方法可进一步包括额外升高已升高的读取电压以执行读取操作。

在实施例中，作为对存储在联接到目标字线的存储器单元中的数据进行读取操作的结果，当发生读取失败时，可使存储在联接到目标字线的存储器单元中的数据无效，并且可读取备份到第二存储区域的数据。

在实施例中，第二存储区域可位于与目标字线所联接到的存储块不同的存储块中。

本公开的实施例可提供一种半导体存储器装置。半导体存储器装置可包括：存储器单元阵列，包括多个存储器单元；外围电路，被配置成对存储器单元阵列执行数据编程操作、数据读取操作和数据擦除操作；以及控制逻辑，被配置成控制外围电路从而执行对存储器单元阵列的数据编程操作、数据读取操作和数据擦除操作。当在存储器单元阵列中出现过度编程的存储器单元时，控制逻辑可被配置成将存储在对应于过度编程的存储器单元所联接到的目标字线的目标页面中的数据备份到存储器单元阵列中的第二存储区域中。第二存储区域可不同于其中设置有对应于目标页面的存储器单元的第一存储区域。进一步地，控制逻辑可控制外围电路，当对联接到目标字线的存储块中所选择的存储器单元执行读取操作时，使升高的读取通过电压被施加到目标字线。所选择的存储器单元可不同于过度编程的存储器单元。

在实施例中，控制逻辑可进一步被配置成当对存储在目标页面中的数据执行读取操作时，控制外围电路从而读取存储在第二存储区域中的备份数据。

在实施例中，控制逻辑可进一步被配置成当对存储在目标页面中的数据执行读取操作时，控制外围电路从而使升高的读取电压被施加到目标字线。升高的读取电压可具有比读取电压更高的电平。

在实施例中，控制逻辑可进一步被配置成当存储在目标页面中的数据中发生读取失败时，控制外围电路从而使升高的读取电压进一步升高，然后再次执行读取操作。

在实施例中，控制逻辑可进一步被配置成当存储在目标页面中的数据发生读取失败时，控制外围电路从而读取存储在第二存储器中的备份数据。

在实施例中，第二存储区域可位于与目标字线联接的存储块不同的存储块中。

附图说明

图1是示出根据本公开的实施例的半导体存储器装置的框图。

图2是示出根据本公开的实施例的图1的存储器单元阵列的框图。

图3示出了根据本公开的实施例的图1的存储器单元阵列。

图4示出了根据本公开的另一实施例的图1的存储器单元阵列。

图5示出了根据多层单元的编程状态的阈值电压分布。

图6描述了由过度编程的存储器单元所引起的读取失败。

图7示出了由过度编程的存储器单元所引起的阈值电压分布。

图8描述了根据本公开的实施例的将升高的读取通过电压施加到过度编程的存储器单元的操作。

图9描述了通过将升高的读取通过电压施加到过度编程的存储器单元而获得的效果。

图10是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。

图11A示出了根据本公开的实施例的备份存储在联接到目标字线的存储器单元中的数据。

图11B示出了根据本公开的另一实施例的备份存储在联接到目标字线的存储器单元中的数据。

图11C示出了根据本公开的另一实施例的备份存储在联接到目标字线的存储器单元中的数据。

图12是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。

图13示出了根据本公开的实施例的升高待施加到目标字线的读取电压。

图14是示出包括图1的半导体存储器装置的存储器系统的框图。

图15是示出图14的存储器系统的应用的框图。

图16是示出包括参照图15所示的存储器系统的计算系统的框图。

具体实施方式

参考稍后与附图一起详细描述的示例性实施例，本公开的优点和特征及其实现方法将会清晰。因此，本公开不限于以下实施例，而是可以其它形式实现。相反地，提供这些实施例以便使本公开彻底且充分，并且将本公开的技术实质全面地传达给本领域的技术人员。

将理解的是，当元件被称为“联接”或“连接”到另一元件时，其可以直接联接或连接到另一元件，或者在其间可存在中间元件。在说明书中，除非上下文另有明确表示，否则当元件被称为“包括”或“包含”部件时，并不排除其它部件，而是可进一步包括其它部件。

在下文中，将参照附图详细描述根据本公开的实施例。现参照附图，其中在不同附图中使用相同的附图标记来表示相同或相似的部件。可以省略公知的配置和功能的细节以避免不必要地模糊本公开的主旨。

图1是示出根据本公开的实施例的半导体存储器装置100的框图。

参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140以及电压生成电路150。

存储器单元阵列110包括多个存储块BLK1至BLKz，z为正整数。存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接到读取和写入电路130，m为正整数。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元，并且可利用具有垂直通道结构的非易失性存储器单元来实施。存储器单元阵列110可利用具有二维(2D)结构的存储器单元阵列来实施。在实施例中，存储器单元阵列110可利用具有三维(3D)结构的存储器单元阵列来实施。

包括在存储器单元阵列110中的存储器单元的每一个可存储至少一位数据。在实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储1位数据的单层单元(SLC)。在另一实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储2位数据的多层单元(MLC)。在另一实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储3位数据的三层单元。在另一实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储4位数据的四层单元。在各个实施例中，存储器单元阵列110可包括多个存储器单元，该多个存储器单元中的每一个存储5位或更多位的数据。

地址解码器120、读取和写入电路130、控制逻辑140和电压生成电路150作为用于驱动存储器单元阵列110的外围电路来操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可在控制逻辑140的控制下操作。地址解码器120可通过半导体存储器装置100的输入/输出缓冲器(未示出)从外部装置接收地址。

地址解码器120可对接收到的地址中的块地址进行解码。地址解码器120基于解码的块地址来选择存储块BLK1至BLKz中的至少一个。当在读取操作期间执行读取电压施加操作时，地址解码器120可将通过电压生成电路150生成的读取电压Vread施加到连接到所选择的存储块的所选择的字线，并且可将通过电压Vpass施加到字线WL中的剩余的未被选择的字线。在编程验证操作期间，地址解码器120可将通过电压生成电路150生成的验证电压施加到连接到所选择的存储块的所选择的字线，并且可将通过电压Vpass施加到剩余的未被选择的字线。

地址解码器120可对接收到的地址中的列地址进行解码。地址解码器120可将解码的列地址传输到读取和写入电路130。

半导体存储器装置100的读取和编程验证操作的每一个都基于页面来执行。接收到的执行读取和编程验证操作的地址可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址来选择一个存储块和一个字线。列地址可通过地址解码器120进行解码，然后可被提供给读取和写入电路130以选择位线BL1至BLm中的一个。

地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。

读取和写入电路130包括多个页面缓冲器(或页面寄存器)PB1至PBm。读取和写入电路130可在存储器单元阵列110的读取操作期间作为“读取电路”来操作，并且在存储器单元阵列110的写入(或编程)操作期间作为“写入电路”来操作。多个页面缓冲器PB1至PBm分别通过位线BL1至BLm联接到存储器单元阵列110。在读取或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可将感测电流提供到联接到存储器单元的位线BL1至BLm。当提供感测电流时，页面缓冲器PB1至PBm中的每一个通过感测节点，感测根据对应的存储器的编程状态的流经位线BL1至BLm中对应的一个的电流量的变化，并锁存电流变化作为感测数据。读取和写入电路130响应于通过控制逻辑140提供的页面缓冲器控制信号进行操作。

在读取操作期间，读取和写入电路130可感测存储在存储器单元中的数据并暂时存储读取数据，然后可将所存储的读取数据输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施例中，读取和写入电路130可包括列选择电路等以及页面缓冲器PB1至PBm。

控制逻辑140联接到地址解码器120、读取和写入电路130以及电压生成电路150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)从外部装置接收命令CMD和控制信号CTRL。控制逻辑140可响应于命令CMD和控制信号CTRL来控制半导体存储器装置100的全部操作。控制逻辑140可输出预充电控制信号，用于控制在多个页面缓冲器PB1至PBm的感测节点处的预充电电势电平。控制逻辑140可控制读取和写入电路130来执行存储器单元阵列110的读取操作。

根据本公开的实施例，当在存储器单元阵列110中出现过度编程的存储器单元时，控制逻辑140可控制外围电路，使得存储在对应于过度编程的存储器单元所联接到的目标字线的页面中的数据被备份到设置在存储器单元阵列110中的另外的存储区域中的存储器单元。进一步地，控制逻辑140可控制外围电路，当对联接到目标字线的存储块执行读取操作时，使升高的读取通过电压施加到目标字线。因此，可提高半导体存储器装置100的操作稳定性。稍后将参照图7至图11详细描述数据备份操作和升高的读取通过电压的施加。

电压生成电路150可响应于通过控制逻辑140提供的控制信号而生成执行读取操作所需的读取电压Vread和通过电压Vpass。如图5所示，读取电压Vread可包括第一读取电压Vrd1、第二读取电压Vrd2和第三读取电压Vrd3。进一步地，如图13所示，读取电压Vread可包括升高的第一读取电压Vrd1'。同时，如图9所示，通过电压Vpass可包括读取通过电压Vrp和升高的读取通过电压Vrpo。

图2是示出根据实施例的图1的存储器单元阵列的框图。

参照图2，根据该实施例的存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可具有三维(3D)结构。存储块BLK1至BLKz中的每一个可包括堆叠在衬底上的多个存储器单元。存储器单元被布置在+X，+Y和+Z方向上。稍后将参照图3和图4详细描述以3D结构配置的每一个存储块的结构。同时，不同于图2所示的结构，存储器单元阵列110的每一个存储块可具有2D结构。

图3示出根据实施例的图1的存储器单元阵列。

参照图3，根据该实施例的存储器单元阵列110_1包括配置为3D结构的多个存储块BLK1至BLKz。为便于描述，图3仅示出了第一存储块BLK1的内部配置，并且省略了剩余存储块BLK2至BLKz的内部配置。然而，将理解的是，第二存储块BLK2至第z存储块BLKz各自具有与第一存储块BLK1基本相同的配置。

参照图3，第一存储块BLK1包括多个单元串，例如CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在第一存储块BLK1中，m个单元串布置在行方向(例如，正(+)X方向)。在图3中，两个单元串设置在列方向(例如，正(+)Y方向)。然而，这种配置是为了便于描述，并且将理解的是，三个或更多个单元串可布置在列方向上。在本公开中，单元串可被称为“存储器单元串”。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn(n是正整数)、管道晶体管(pipe transistor)PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括通道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供通道层的柱(pillar)。在实施例中，可在每一个单元串中设置用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

每一个单元串中的源极选择晶体管SST连接在共源线CSL与存储器单元MC1至MCp的单元组之间(p大于1且小于n，例如n/2)。在图3中，源极选择晶体管SST直接连接到共源线CSL和存储器单元MC1。

在实施例中，布置在相同行中的单元串的源极选择晶体管SST的栅极联接到在对应于+X方向的行方向上延伸的相同的源极选择线SSL，并且布置在不同行中的单元串的源极选择晶体管SST的栅极联接到在行方向上延伸的不同源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管SST的栅极联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管SST的栅极联接到第二源极选择线SSL2。

在另一实施例中，在第一行和第二行中的单元串CS11至CS1m和CS21至CS2m的源极选择晶体管SST的栅极可共同联接到单个源极选择线SSL。也就是说，在两个相邻行中的单元串的源极选择晶体管SST的栅极联接到单个公共源极选择线。在其它实施例中，多于两个相邻行中的单元串的源极选择晶体管SST的栅极联接到单个公共源极选择线。

每一个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可通过管道晶体管PT而划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp顺序地布置在与正(+)Z方向相反的方向上，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn顺序地布置在+Z方向上，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT而彼此联接。每一个单元串中的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每一个单元串中的管道晶体管PT的栅极联接到管线PL。

每一个单元串中的漏极选择晶体管DST连接在对应的位线和存储器单元MCp+1至MCn的单元组之间。相同行中的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线DSL中的对应的一个漏极选择线DSL。因此，第一行中的单元串CS11至CS1m的漏极选择晶体管DST的栅极联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST的栅极联接到第二漏极选择线DSL2。

设置在对应于+Y方向的列方向上的单元串共同联接到在列方向上延伸的位线中的对应的一个位线。在图3中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。

联接到布置在行方向上的单元串中的相同字线的存储器单元构成单个页面。例如，在第一行中的单元串CS11至CS1m中，联接到第一字线WL1的存储器单元MC1构成单个页面。在第二行中的单元串CS21至CS2m中，联接到第一字线WL1的存储器单元MC1构成另一单个页面。也就是说，设置在+X方向上并联接到相同字线的存储器单元构成单个页面。参照图3，设置在单个行中的单元串，例如单元串CS11至CS1m或单元串CS21或CS2m，可通过漏极选择线DSL1和DSL2中对应的一个漏极选择线来选择。可通过选择字线WL1至WLn中的任何一个字线来从布置在所选择的单个行中的所选择的单元串中选择单个页面。

图4示出了根据另一实施例的图1的存储器单元阵列。

参照图4，根据该实施例的存储器单元阵列110_2包括多个存储块BLK1'至BLKz'。为便于描述，图4仅示出了第一存储块BLK1'的内部配置，并且省略了剩余存储块BLK2'至BLKz'的内部配置。然而，将理解的是，第二存储块BLK2'至第z存储块BLKz'具有与第一存储块BLK1'基本相同的配置。

第一存储块BLK1'包括多个单元串，例如CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'，CS21'至CS2m'分别沿+Z方向延伸。在第一存储块BLK1'中，m个单元串设置在行方向(例如，+X方向)。在图4中，两个单元串设置在列方向(例如，+Y方向)。然而，这种配置是为了便于描述，并且将理解的是，三个或更多个单元串可设置在列方向上。

单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。

每一个单元串中的源极选择晶体管SST连接在共源线CSL与存储器单元MC1至MCn之间。源极选择晶体管SST直接连接到共源线CSL和存储器单元MC1。

设置在相同行中的单元串的源极选择晶体管SST联接到相同的源极选择线。例如，设置在第一行中的单元串CS11'至CS1m'的源极选择晶体管SST的栅极联接到第一源极选择线SSL1。设置在第二行中的单元串CS21'至CS2m'的源极选择晶体管SST的栅极联接到第二源极选择线SSL2。在另一实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管SST的栅极可共同联接到单个源极选择线。也就是说，在两个相邻行中的单元串的源极选择晶体管SST的栅极联接到单个公共源极选择线。在其它实施例中，多于两个相邻行中的单元串的源极选择晶体管SST的栅极联接到单个公共源极选择线。

每一个单元串中的第一至第n存储器单元MC1至MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每一个单元串中的漏极选择晶体管DST连接在对应的位线BL与存储器单元MC1至MCn之间。漏极选择晶体管DST直接连接到对应的位线BL和存储器单元MCn。

布置在行方向上的单元串的漏极选择晶体管DST联接到在行方向上延伸的漏极选择线DSL。例如，第一行中的单元串CS11'至CS1m'的漏极选择晶体管DST的栅极联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管的栅极联接到第二漏极选择线DSL2。

因此，除了在图4的每一个单元串的配置方面排除了管道晶体管PT之外，图4的存储块BLK1'具有与图3的存储块BLK1类似的等效电路。

图5示出了根据多层单元的编程状态的阈值电压分布。

参照图5，例如X轴的水平轴表示存储器单元的阈值电压Vth，例如Y轴的垂直轴表示对应于某个阈值电压的存储器单元的数目。如图5所示，为了存储2位数据，根据存储在存储器单元中的数据，每一个存储器单元具有擦除状态E或三个编程状态P1、P2和P3中的任何一个。在读取操作期间，读取电压Vrd1、Vrd2和Vrd3被分别施加到联接到在存储器单元串中的单元之中被选择作为读取目标的所选择的存储器单元的字线，并且读取通过电压Vrp被施加到联接到存储器单元串中的单元之中未被选择的存储器单元的字线。

读取通过电压Vrp被施加到联接到未被选择的存储器单元的字线，因此存储器单元串中所有未被选择的存储器单元被导通。另一方面，当读取电压Vrd1、Vrd2和Vrd3被分别施加到联接到所选择的存储器单元的字线时，所选择的存储器单元根据由存储在其中的数据确定的所选择的存储器单元的阈值电压而导通或截止。通过该操作，可识别擦除状态E，或被选择的存储器单元的阈值电压所属的编程状态P1、P2和P3中的任何一个。

图6描述了由过度编程的存储器单元所引起的读取失败。图7示出了由过度编程的存储器单元所引起的阈值电压分布。为便于描述，图6示出了存储块中的单个存储器单元串。

参照图6，单个存储器单元串包括彼此顺序地联接的源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及漏极选择晶体管DST。源极选择晶体管SST联接到共源线CSL，漏极选择晶体管DST联接到位线BL1。源极选择晶体管SST的栅极联接到源极选择线SSL，漏极选择晶体管DST的栅极联接到漏极选择线DSL1。同时，第一至第n存储器单元MC1至MCn的栅极分别联接到字线WL1至WLn。

为了从作为所选择的存储器单元的第i存储器单元MCi中读取数据，读取电压Vread被施加到第i字线WLi。在图6中，读取电压Vread可包括图5所示的读取电压Vrd1、Vrd2和Vrd3中的任何一个。同时，为了从第i存储器单元MCi中读取数据，读取通过电压Vrp被施加到分别联接到未被选择的存储器单元MC1至MC(i-1)和MC(i+1)至MCn的字线WL1至WL(i-1)和WL(i+1)至WLn。在通常情况下，因为被施加读取通过电压Vrp，所以所有未被选择的存储器单元MC1至MC(i-1)和MC(i+1)至MCn都被导通，并且所选择的存储器单元MCi根据存储器单元MCi的阈值电压与读取电压Vread之间的关系而被导通或截止。

然而，如图6所示，存储器单元串中的存储器单元MC1至MCn中的任何一个，例如存储器单元MCn可能过度编程。如图7所示，如果应该被编程为第三编程状态P3的存储器单元MCn由于编程中断等原因而被过度编程，则存储器单元MCn可被编程为具有过度编程状态P3'。如图7所示，当对应于第三编程状态P3的一些存储器单元被过度编程时，过度编程的存储器单元的阈值电压可被改变为阴影区域A，因此过度编程存储器单元的阈值电压可能高于读取通过电压Vrp。

如图7所示，当图6的第n存储器单元MCn已被过度编程时，当对除第n存储器单元之外的存储器单元MC1至MC(n-1)执行读取操作时可能发生读取失败。例如，当对第i存储器单元MCi执行读取操作时，由于过度编程，因为第n存储器单元MCn具有比读取通过电压Vrp更高的电压电平的阈值电压，所以即使读取通过电压Vrp被施加到第n字线WLn，也可能不会导通第n存储器单元MCn。

例如，当所选择的第i存储器单元MCi的阈值电压对应于擦除状态E时，应当导通未被选择的存储器单元MC1至MC(i-1)和MC(i+1)至MCn，然后即使读取电压Vrd1、Vrd2和Vrd3中的任何一个被施加到第i存储器单元MCi，也应该在位线BL1和共源线CSL之间形成电流通路。

当第i存储器单元MCi的阈值电压对应于第一编程状态P1时，当读取电压Vrd1被施加到第i存储器单元MCi时，第i存储器单元MCi被截止，并且当读取电压Vrd2或Vrd3被施加到第i存储器单元MCi时，第i存储器单元MCi被导通。

当第i存储器单元MCi的阈值电压对应于第二编程状态P2时，当读取电压Vrd1或Vrd2被施加到第i存储器单元MCi时，第i存储器单元MCi被截止，并且当读取电压Vrd3被施加到第i存储器单元MCi时，第i存储器单元MCi被导通。

当第i存储器单元MCi的阈值电压对应于第三编程状态P3时，即使读取电压Vrd1、Vrd2和Vrd3中的任何一个被施加到第i存储器单元MCi，第i存储器单元MCi都被截止，因此位线BL1和共源线CSL之间的电流通路由于第i存储器单元MCi被截止而受到阻断。

以这种方式，在没有过度编程的存储器单元的正常情况下，位线BL1和共源线CSL之间的电流通路根据所选择的存储器单元MCi的编程状态，即存储在所选择的存储器单元MCi中的数据而阻断或导通。

然而，如图6和图7所示，当第n存储单元MCn已被过度编程时，当读取通过电压Vrp被施加到第n存储器单元MCn时，第n存储器单元MCn被截止。也就是说，不管存储在所选择的存储器单元MCi中的数据如何，位线BL1和共源线CSL之间的电流通路被阻断。因此，不管存储在所选择的存储器单元MCi中的数据如何，存储在所选择的存储器单元MCi中的数据都被读取为对应于第三编程状态P3的数据，因此可能发生读取失败。当第n存储器单元MCn已被过度编程时，对第一至第(n-1)存储器单元MC1至MC(n-1)中的任何一个的读取操作都可能发生这种读取失败。

根据本公开的实施例的操作半导体存储器装置的方法，使待被施加到过度编程的存储器单元的读取通过电压升高，即升高到比标准读取通过电压具有更高电平的升高的读取通过电压。升高的读取通过电压被施加到过度编程的存储器单元，以防止由于一个或多个过度编程的存储器单元而发生读取失败。同时，存储在其中包括过度编程的存储器单元的页面中的数据可被备份到设置在附加区域中的存储器单元。附加区域不同于其中设置了页面的存储器单元的区域。通过读取通过电压升高操作和数据备份操作，可提高半导体存储器装置的可靠性。

图8描述了根据本公开的实施例的将升高的读取通过电压施加到过度编程的存储器单元的操作。图9示出了通过将升高的读取通过电压施加到过度编程的存储器单元而获得的效果。在下文中，将参照图8和图9描述根据本公开的实施例的操作半导体存储器装置的方法。

图8示出对作为所选择的存储器单元的第i存储器单元MCi执行的读取操作。在读取操作中，读取电压Vread被施加到第i字线WLi。读取电压Vread可包括图9所示的读取电压Vrd1、Vrd2和Vrd3中的任何一个。同时，为了导通未被选择的存储器单元MC1至MC(i-1)和MC(i+1)到MC(n-1)，读取通过电压Vrp被施加到分别联接到未被选择的存储器单元MC1至MC(i-1)和MC(i+1)至MC(n-1)的第一至第(i-1)字线WL1至WL(i-1)和第(i+1)至第(n-1)字线WL(i+1)至WL(n-1)。也就是说，标准读取通过电压Vrp被施加到剩余的未被选择的存储器单元MC1至MC(i-1)和MC(i+1)至MC(n-1)，但不被施加到过度编程的存储器单元MCn。

根据实施例，具有比标准读取通过电压Vrp更高的电压电平的“升高的读取通过电压Vrpo”被施加到联接到过度编程的存储器单元MCn的字线WLn。在本公开中，联接到过度编程的存储器单元的字线可被称为“目标字线”，以与联接到正常编程的存储器单元的其它字线区分开。如图9所示，可通过将升高的读取通过电压Vrpo施加到目标字线WLn来导通过度编程的存储器单元MCn。因此，可防止上面参照图6和图7所描述的读取失败。

图8描述了当第n存储器单元MCn已被过度编程时执行的操作方法。该操作方法也可被应用至剩余的存储器单元MC1至MC(n-1)中的任何一个发生过度编程的情况。

同时，当升高的读取通过电压Vrpo被重复施加到目标字线WLn时，由于升高的读取通过电压Vrpo的较高电压电平，可增加联接到未过度编程的目标字线WLn的剩余存储器单元的阈值电压。因此，存储在剩余存储器单元中的数据可能会改变，因此可能导致读取失败。因此，在根据本公开的实施例的操作半导体存储器装置的方法中，存储在联接到目标字线WLn的存储器单元中的数据可被备份到半导体存储器装置中的附加存储区域。将参照图10至图12描述根据本公开的实施例的包括这种备份过程的操作方法。

图10是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。

参照图10，操作半导体存储器装置的方法可包括：确定联接到过度编程的存储器单元的目标字线(S110)；将存储在联接到目标字线的存储器单元中的数据备份到附加存储区域(S130)；以及升高在读取操作期间待被施加到目标字线的读取通过电压(S170)。如图10所示，该方法可进一步包括使存储在联接到目标字线的存储器单元中的数据无效(S150)。

在S110，可确定目标字线。如上所述，目标字线是联接到过度编程的存储器单元的字线。为此，可检测过度编程的存储器单元所属的目标页面。为了检测目标页面，应当检测过度编程的存储器单元在行方向上的位置以确定过度编程的存储器单元所位于的行，并且不需要检测其在列方向上的位置。

可使用各种方法来检测过度编程的存储器单元在行方向上的位置。在实施例中，具有比读取通过电压Vrp更高的电压电平的升高的读取通过电压Vrpo以第一字线至第n字线的顺序被顺序地施加到字线，同时读取通过电压Vrp被施加到剩余的字线。因此，可确定过度编程的存储器单元所联接到的字线。该操作将在下面参照图6进行描述。

首先，升高的读取通过电压Vrpo被施加到第一字线WL1，并且读取通过电压Vrp被施加到第二至第n字线WL2至WLn。此时，因为第n存储器单元MCn已被过度编程，所以当读取通过电压Vrp被施加到第n字线WLn时，联接到第n字线WLn的第n存储器单元MCn被截止。因此，在位线BL1和共源线CSL之间未形成电流通路。因此，可以确定联接到除第一字线WL1之外的字线的存储器单元已被过度编程。

此后，升高的读取通过电压Vrpo被施加到第二字线WL2，并且读取通过电压Vrp被施加到第一字线WL1和第三至第n字线WL3至WLn。

在这种情况下，第n存储器单元MCn仍然被截止，并且在位线BL1和共源线CSL之间未形成电流通路。因此，可以确定联接到除第一和第二字线WL1和WL2之外的字线的存储器单元已被过度编程。

以这种方式，执行该处理，直到升高的读取通过电压Vrpo被施加到第n字线WLn，并且读取通过电压Vrp被施加到第一至第(n-1)字线WL1至WL(n-1)。当升高的读取通过电压Vrpo被施加到第n存储器单元MCn时，第n存储器单元MCn最终被导通，因此在位线BL1和共源线CSL之间形成电流通路。因此，可以确定联接到第n字线WLn的存储器单元MCn已被过度编程。

上述实施例在当假设存储器单元串中的单个存储器单元已被过度编程时是有效的方法。因此，当单个存储器单元串中存在两个或更多个过度编程的存储器单元时，单独使用上述方法无法检测到过度编程的存储器单元的位置。

当预计单个存储器单元串中存在两个或更多个过度编程的存储器单元时，可通过将升高的读取通过电压Vrpo施加到两个或更多个字线，将读取通过电压Vrp施加到除两个或更多个字线之外的剩余的字线来检测存储器单元串中过度编程的存储器单元的位置。此处，可以各种方式来确定升高的读取通过电压Vrpo被施加到的字线的组合。

在实施例中，升高的读取通过电压Vrpo可被施加到第一至第k字线WL1至WLk，并且读取通过电压Vrp可被施加到第(k+1)至第n字线WL(k+1)至WLn，反之亦然。因此，如果当升高的读取通过电压Vrpo被施加到第一至第k字线WL1至WLk时，在位线BL1和共源线CSL之间形成电流通路，则其可表示：在分别联接到第一至第k字线WL1至WLk的第一至第k存储器单元之中的至少一个存储器单元已被过度编程，并且第(k+1)至第n存储器单元未被过度编程。之后，可重复用于将升高的读取通过电压Vrpo施加到第一至第k字线WL1至WLk之中较少数量的字线并将读取通过电压Vrp施加到第一至第k字线WL1至WLk和第(k+1)至第n字线WL(k+1)至WLn的剩余字线的方案。以这种方式，其中过度编程的存储器单元被确定位于的范围可逐渐变窄。

上述方法是检测过度编程的存储器单元的位置的方法的示例。因此，可使用与上述方法不同的各种方法来检测过度编程的存储器单元的位置。

当检测到每一个过度编程的存储器单元的位置时，联接到过度编程的存储器单元的字线被确定为目标字线。以这种方式，在S110中，检测过度编程的存储器单元的位置，并确定联接到过度编程的存储器单元的目标字线。

在S130中，存储在联接到目标字线的存储器单元中的数据被备份到附加存储区域。以下将参照图11A至图11C详细描述该数据备份过程。

图11A描述了根据实施例的图10的数据备份过程。

图11A示出存储器单元MCo已被过度编程，因此确定联接到存储器单元MCo的字线WLo为目标字线。特别地，在图11A中，示出了在+Y方向观察的图3或图4的存储器单元阵列的一部分。也就是说，在图11A中，在+Z方向串联联接的存储器单元构成存储器串。图11A示出了分别联接到三条不同字线WL(o-1)、WLo和WL(o+1)的三个页面。

因为存储器单元MCo已被过度编程，当对所选择的存储器单元执行读取操作时，升高的读取通过电压Vrpo被施加到目标字线WLo。所选择的存储器单元与过度编程的存储器单元MCo处于相同的存储器单元串中，但是联接到不同于字线WL(o-1)、WLo和WL(o+1)的另一字线(未示出)。此时，读取通过电压Vrp被施加到剩余的未被选择的字线WL(o-1)和WL(o+1)。

如上所述，无论何时对另一所选择的存储器单元执行读取操作，升高的读取通过电压Vrpo被施加到目标字线WLo。当升高的读取通过电压Vrpo被重复施加到目标字线WLo时，联接到目标字线WLo的存储器单元的阈值电压可逐渐增加。当从联接到字线WLo的存储器单元读取数据时，阈值电压的增加可能导致读取失败。

因此，根据本公开的实施例，存储在联接到目标字线WLo的存储器单元中的数据可被备份到附加的存储区域。在实施例中，存储在联接到目标字线WLo的存储器单元中的数据，即图11A所示的目标字线WLo的页面Pg1中的数据，可被备份到附加存储区域，例如不同于联接到目标字线WLo的存储块的附加存储块。因此，即使通过对目标字线WLo重复施加升高的读取通过电压Vrpo来逐渐增加联接到目标字线WLo的存储器单元的阈值电压，可使用备份数据来对联接到目标字线WLo的存储器单元执行读取操作。重新参照图1，当对目标字线WLo的页面Pg1中的数据执行读取操作时，控制逻辑140可控制外围电路，使得存储在另一存储块中的备份数据被读取。

图11B描述了根据另一实施例的图10的数据备份过程。图11B示出了联接到目标字线WLo的两个单独的物理页面。图3和图4分别表示在+Y方向设置的两个物理页面联接到各自的字线。

参照图11B，示出了在Z方向观察图3或图4的存储器单元阵列的一部分。参照图11B，可以确定两个不同的页面Pg1和Pg2联接到相同的字线WLo。也就是说，图11B所示的存储器单元联接到相同的字线WLo，但不构成相同的页面。因为标准半导体存储器装置的读取操作和写入操作是基于页面来执行的，所以基于上述页面配置来识别存储器单元具有意义。

在图11B中，当页面Pg1中的存储器单元MCo已被过度编程时，包括过度编程的存储器单元MCo的页面Pg1中的数据可被备份到附加存储区域。此后，在读取操作期间待被施加到目标字线WLo的读取通过电压被升高。同时，因为页面Pg2及页面Pg1联接到目标字线WLo，所以由于读取通过电压在读取操作中升高，页面Pg2中的存储器单元的阈值电压也可能增加。因此，联接到目标字线WLo的页面Pg2中的数据也可与包括过度编程的存储器单元MCo的页面Pg1中的数据一起被备份。

图11C描述了根据另一实施例的图10的数据备份过程。图11C示出了联接到目标字线WLo的四个单独的物理页面Pg1至Pg4。如图11C所示，虽然图3和图4分别示出了2个物理页面联接到各自的字线，但存储器单元阵列可被配置成使得4个物理页面联接到单个字线。

在图11C中，当页面Pg3中的存储器单元MCo已被过度编程时，包括过度编程的存储器单元MCo的页面Pg3中的数据可被备份到附加存储区域。此后，在读取操作期间待被施加到目标字线WLo的读取通过电压被升高。同时，因为附加页面Pg1、Pg2、Pg4及页面Pg3联接到目标字线WLo，所以由于读取通过电压在读取操作中升高，所以页面Pg1、Pg2和Pg4中的存储器单元的阈值电压也可能增加。因此，联接到目标字线WLo的页面Pg1、Pg2和Pg4中的数据也可与包括过度编程的存储器单元MCo的页面Pg3中的数据一起被备份。

重新参照图1，步骤S130，即数据备份过程可通过控制逻辑140和外围电路执行。也就是说，控制逻辑140可控制外围电路，使得与联接到过度编程的存储器单元MCo的目标字线WLo相对应的页面中的数据被备份到存储器单元阵列110中的附加存储区域。

重新参照图10，在S150中，存储在联接到目标字线WLo的存储器单元中的数据被无效。因此，当从联接到目标字线WLo的存储器单元接收到读取数据的请求时，可读取并输出备份到附加存储区域的数据。可通过利用与存储备份数据的附加存储区域中的存储器单元相对应的物理地址来更新与联接到目标字线WLo的存储器单元相对应的物理地址来执行这种无效。

在S170中，在读取操作期间待被施加到目标字线WLo的读取通过电压被升高。通过电压升高过程，在随后的读取操作期间，升高的读取通过电压Vrpo被施加到目标字线WLo。因此，尽管存在过度编程的存储器单元MCo，仍然可稳定地执行读取操作。

图12是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。

参照图12，操作半导体存储器装置的方法可包括：确定联接到过度编程的存储器单元的目标字线(S210)；将存储在联接到目标字线的存储器单元中的数据备份到附加存储区域(S230)；以及升高在读取操作期间待被施加到目标字线的读取通过电压(S250)，并且升高在读取操作期间待被施加到目标字线的读取电压(S270)。因为图12的步骤S210和S230与图10的步骤S110和S130基本相同，因此将省略对其的描述。同时，图12的步骤S250与图10的步骤S170基本相同。虽然图10的方法包括使存储在联接到目标字线的存储器单元中的数据无效的步骤S150，但图12的方法不包括这种无效步骤。相反，图12的方法包括升高在读取操作期间待被施加到目标字线的读取电压的步骤S270。

在图10所示的实施例中，在数据备份过程(S130)之后执行数据无效(S150)，因此不对联接到目标字线WLo的存储器单元执行读取操作。相反，当联接到目标字线WLo的存储器单元在读取操作中被选择时，读取和输出备份数据。

相反，在图12所示的实施例中，在S230中执行数据备份过程，然后当联接到目标字线的存储器单元被选择时，对联接到目标字线的存储器单元执行读取操作。在该实施例中，当联接到目标字线的存储器单元在读取操作中被选择时，执行升高读取电压(S270)，以便消除升高的读取通过电压被重复施加到联接到目标字线的存储器单元的影响。

图13示出了根据实施例的待被施加到目标字线的读取电压的升高操作。

图13示出了根据升高的读取通过电压Vrpo的重复施加的阈值电压分布的变化。

当升高的读取通过电压Vrpo被重复施加到图11A至图11C中的任何一个所示的目标字线WLo时，联接到目标字线WLo的存储器单元的阈值电压可能增加。因此，在联接到目标字线WLo的存储器单元中，对应于擦除状态E的阈值电压分布可能被移位到状态E'，并且对应于编程状态P1和P2的阈值电压分布可能分别被移位到状态P1'和P2'。因此，当读取存储在联接到目标字线WLo的存储器单元中的数据时，可能发生读取失败。因此，如图13所示，可将在读取操作中待被施加到目标字线WLo的第一读取电压Vrd1升高到具有比第一读取电压Vrd1更高的电平的电压Vrd1'。虽然在图13中示出了用于升高第一读取电压Vrd1的配置，但是如果需要也可升高第二读取电压Vrd2和第三读取电压Vrd3。重新参照图1，当对与目标字线WLo相对应的页面中的数据执行读取操作时，控制逻辑140可控制外围电路，使得升高的读取电压Vrd1'被施加到目标字线WLo。

例如第一读取电压Vrd1的读取电压在图12的S270中被适当地升高，从而可稳定地对联接到目标字线WLo的存储器单元执行读取操作。因此，可提高半导体存储器装置的操作可靠性。

虽然在图12中未示出，但是在S270之后，可对联接到目标字线WLo的存储器单元执行读取操作。此后，读取操作的结果被解码。作为解码的结果，可确定读取操作执行成功。然而，因为图13所示的阈值电压分布的移位宽度可通过重复施加升高的读取通过电压Vrpo而逐渐增加，所以可能再次发生读取失败。

在这种情况下，根据本公开的实施例，可另外增加待被施加到目标字线WLo的读取电压。也就是说，图13所示的升高第一读取电压Vrd1'可被进一步升高到具有比升高的第一读取电压Vrd1'更高的电平的电压。该操作可在图1的控制逻辑140的控制下执行。

可选地，根据本公开的实施例，当发生读取失败时，可读取在S230中备份的数据。在这种情况下，因为读取了存储在存储器单元阵列的附加存储区域中的备份数据，所以可提高读取操作的稳定性。此处，为了读取备份数据，可使存储在目标字线WLo的页面中的数据无效。因为数据无效，所以可利用与存储备份数据的附加存储区域中的存储器单元相对应的物理地址来更新与联接到目标字线WLo的存储器单元相对应的物理地址。

如上所述，在根据本公开的实施例的半导体存储器装置中，通过升高待被施加到联接到过度编程的存储器单元的目标字线的读取通过电压，可防止读取失败。此外，根据本公开的实施例，因为对应于目标字线的页面中的数据被备份到附加存储区域，并且随后在对应于目标字线的页面的读取操作中从附加存储区域读取备份数据，所以可以消除由于根据升高的读取通过电压的阈值电压分布的变化而产生的影响。因此，可提高半导体存储器装置的操作可靠性。

图14是示出包括图1的半导体存储器装置100的存储器系统1000的框图。

参照图14，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。在下文中，将省略对其的描述。

控制器1100联接到主机设备(主机)和半导体存储器装置100。控制器1100被配置成响应于来自主机设备的请求来访问半导体存储器装置100。例如，控制器1100被配置成控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置成提供主机设备和半导体存储器装置100之间的接口。控制器1100被配置成运行用于控制半导体存储器装置100的固件。

控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作处理单元1120的操作存储器、半导体存储器装置100和主机设备之间的高速缓冲存储器以及半导体存储器装置100和主机设备之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的全部操作。此外，控制器1100可在写入操作期间暂时存储从主机设备提供的编程数据。

主机接口1130包括用于在主机设备和控制器1100之间执行数据交换的协议。在实施例中，控制器1100被配置成通过诸如以下的各种接口协议中的至少一个与主机设备通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动(IDE)协议、专用协议等。

存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140包括NAND接口或NOR接口。

错误校正块1150使用错误校正码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。处理单元1120可通过错误校正块1150基于错误检测的结果来调整读取电压，并且可控制半导体存储器装置100以利用所调整的读取电压再次执行读取操作。

在实施例中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。

在另一实施例中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置成将数据存储在半导体存储器中的存储装置。当存储器系统1000被用作SSD时，可显著提高联接到存储器系统1000的主机设备的操作速度。

在实施例中，存储器系统1000可被提供为诸如以下的电子装置的各种元件中的一种元件：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置等。

在另一实施例中，存储器系统1000可被提供为用于形成家庭网络的各种装置中的一种，用于形成计算机网络的各种电子装置中的一种，用于形成远程信息处理网络的各种电子装置中的一种，RFID装置，用于形成计算系统的各种元件中的一种等。

在实施例中，半导体存储器装置100或存储器系统1000可被嵌入在各种封装中的任何一种中。例如，半导体存储器装置100或存储器系统1000可被嵌入在堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。

图15是示出图14的存储器系统的应用的框图。

参照图15，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。

在图15中，多个组中的每一个组通过第一至第k信道CH1至CHk与控制器2200通信。每一个半导体存储器芯片可具有与图1所示的半导体存储器装置100相同的配置和操作。

多个组中的每一个组通过一个公共信道与控制器2200通信。控制器2200具有与图14所示的控制器1100相同的配置，并且被配置成通过第一至第k信道CH1至CHk来控制半导体存储器装置2100中的多个存储器芯片。

图16是示出包括图15所示的存储器系统2000的计算系统3000的框图。

计算系统3000可包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000通过系统总线3500电联接到CPU 3100、RAM3200、用户接口3300和电源3400。通过用户接口3300提供或通过CPU3100处理的数据被存储在存储器系统2000中。

在图16中，半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。在这种情况下，控制器2200的功能可由CPU 3100和RAM 3200执行。

在图16中，计算系统3000包括图15所示的存储器系统2000。然而，实施例不限于此。在另一实施例中，计算系统3000可包括图14中所示的存储器系统1000。在另一实施例中，计算系统3000可分别包括在图14和图15中所示的存储器系统1000和存储器系统2000。

此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。因此，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。

Claims (19)

1.一种操作半导体存储器装置的方法，所述方法包括：

确定联接到过度编程的存储器单元的目标字线；

将存储在联接到所述目标字线的存储器单元中的数据备份到第二存储区域中，所述第二存储区域不同于其中设置有联接到所述目标字线的所述存储器单元的第一存储区域；以及

当对联接到所述目标字线的存储块中的所选择的存储器单元执行读取操作时，将升高的读取通过电压施加到所述目标字线，所选择的存储器单元不同于所述过度编程的存储器单元，

其中所述升高的读取通过电压具有比读取通过电压更高的电平，在所述读取操作中，所述读取通过电压被施加到未被选择的存储器单元，所述未被选择的存储器单元未被过度编程。

2.根据权利要求1所述的方法，其中当所述升高的读取通过电压被施加到过度编程的单元时，所述过度编程的单元被导通。

3.根据权利要求1所述的方法，其中所选择的存储器单元位于包括串联连接的多个存储器单元的存储器单元串中，所述多个存储器单元分别联接到多个字线。

4.根据权利要求1所述的方法，其中确定所述目标字线包括检测所述过度编程的存储器单元。

5.根据权利要求1所述的方法，进一步包括：在将存储在联接到所述目标字线的所述存储器单元中的数据备份到所述第二存储区域中之后，使存储在联接到所述目标字线的所述存储器单元中的所述数据无效。

6.根据权利要求5所述的方法，其中当所述第二存储区域中的所述存储器单元存储所述备份数据之后，使所述数据无效包括利用对应于所述第二存储区域中的所述存储器单元的物理地址来更新对应于联接到所述目标字线的所述存储器单元的物理地址。

7.根据权利要求5所述的方法，其中当读取存储在联接到所述目标字线的所述存储器单元中的数据时，读取所述备份数据。

8.根据权利要求1所述的方法，进一步包括：将存储在联接到所述目标字线的所述存储器单元中的所述数据备份到所述第二存储区域中之后，升高读取电压，当读取存储在联接到所述目标字线的所述存储器单元中的所述数据时，所述读取电压被施加到所述目标字线。

9.根据权利要求8所述的方法，其中当读取存储在联接到所述目标字线的所述存储器单元中的所述数据时，使用升高的读取电压来执行所述读取操作，所述升高的读取电压具有比所述读取电压更高的电平。

10.根据权利要求9所述的方法，其中作为对存储在联接到所述目标字线的所述存储器单元中的所述数据的读取操作的结果，当发生读取失败时，所述方法进一步包括额外升高已被升高的所述读取电压。

11.根据权利要求9所述的方法，其中作为对存储在联接到所述目标字线的所述存储器单元中的所述数据的读取操作的结果，当发生读取失败时，

使存储在联接到所述目标字线的所述存储器单元中的所述数据无效，并且

读取备份到所述第二存储区域的所述数据。

12.根据权利要求11所述的方法，其中当所述第二存储区域中的所述存储器单元存储所述备份数据时，通过利用对应于所述第二存储区域中的所述存储器单元的物理地址更新对应于联接到所述目标字线的所述存储器单元的物理地址来执行所述数据无效。

13.根据权利要求1所述的方法，其中所述第二存储区域位于与所述目标字线联接的所述存储块不同的存储块中。

14.一种半导体存储器装置，其包括：

存储器单元阵列，其包括多个存储器单元；

外围电路，其被配置成对所述存储器单元阵列执行数据编程操作、数据读取操作和数据擦除操作；以及

控制逻辑，其被配置成控制所述外围电路从而执行对所述存储器单元阵列的所述数据编程操作、所述数据读取操作和所述数据擦除操作，

其中当在所述存储器单元阵列中出现过度编程的存储器单元时，所述控制逻辑被配置成：

将存储在对应于所述过度编程的存储器单元所联接到的目标字线的目标页面中的数据备份到所述存储器单元阵列中的第二存储区域中，所述第二存储区域不同于其中设置有对应于所述目标页面的所述存储器单元的第一存储区域，以及

控制所述外围电路，当对联接到所述目标字线的存储块中所选择的存储器单元执行读取操作时，使升高的读取通过电压被施加到所述目标字线，所选择的存储器单元不同于所述过度编程的存储器单元，

其中所述升高的读取通过电压具有比读取通过电压更高的电平，在所述读取操作中，所述读取通过电压被施加到未被选择的存储器单元，所述未被选择的存储器单元未被过度编程。

15.根据权利要求14所述的半导体存储器装置，其中所述控制逻辑进一步被配置成当对存储在所述目标页面中的所述数据执行读取操作时，控制所述外围电路从而读取存储在所述第二存储区域中的所述备份数据。

16.根据权利要求14所述的半导体存储器装置，其中所述控制逻辑进一步被配置成当对存储在所述目标页面中的所述数据执行读取操作时，控制所述外围电路，从而使升高的读取电压被施加到所述目标字线，所述升高的读取电压具有比读取电压更高的电平。

17.根据权利要求16所述的半导体存储器装置，其中所述控制逻辑进一步被配置成当存储在所述目标页面中的所述数据发生读取失败时，控制所述外围电路，从而使所述升高的读取电压进一步升高，然后再次执行所述读取操作。

18.根据权利要求16所述的半导体存储器装置，其中所述控制逻辑进一步被配置成当存储在所述目标页面中的数据发生读取失败时，控制所述外围电路从而读取存储在所述第二存储区域中的所述备份数据。

19.根据权利要求14所述的半导体存储器装置，其中所述第二存储区域位于与所述目标字线联接的所述存储块不同的存储块中。

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