CN114420185A - 存储器及其读取操作方法、存储器系统 - Google Patents

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CN114420185A CN202111459999.2A CN202111459999A CN114420185A CN 114420185 A CN114420185 A CN 114420185A CN 202111459999 A CN202111459999 A CN 202111459999A CN 114420185 A CN114420185 A CN 114420185A
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Abstract

本发明实施例提供了一种存储器及其读取操作方法、存储器系统。其中，所述存储器的读取操作方法包括：确定第一次读取操作失败时，执行第二次读取操作；其中，在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。

Description

存储器及其读取操作方法、存储器系统
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器及其读取操作方法、存储器系统。
背景技术
功耗低、质量轻和性能佳的非易失存储产品，如3D NAND型存储器，在电子产品中得到了广泛的应用。然而，相关技术中，在对存储器进行读取操作时，由于读取干扰的影响，容易造成读取操作失败。
发明内容
为解决现有存在的技术问题的一个或多个，本发明实施例提出一种存储器及其读取操作方法、存储器系统。
本发明实施例提供了一种存储器的读取操作方法，包括：
确定第一次读取操作失败时，执行第二次读取操作；其中，
在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
上述方案中，所述方法还包括：
在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在选定字线上的电压。
上述方案中，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，
在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
上述方案中，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，
在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第三导通电压，所述第三导通电压大于所述第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
上述方案中，所述方法还包括：
根据读取次数，通过查询第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；
和/或，
根据读取次数，通过查询第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压；其中，所述第二电压配置表中存储了读取次数与读取电压的对应关系。
上述方案中，所述在第一未选定字线上施加第一导通电压，包括：
在与所述选定字线相邻的上、下各一个未选定字线上施加所述第一导通电压。
上述方案中，所述方法还包括：
执行第一次读取操作；其中，
在执行所述第一次读取操作的过程中，在所述选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
上述方案中，所述确定第一次读取操作失败，包括：
当所述第一次读取操作的第一读取结果的错误位计数大于所述存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
本发明实施例又提供一种存储器，包括：存储单元阵列及与所述存储单元阵列耦接的外围电路；
所述外围电路配置为，确定第一次读取操作失败时，执行第二次读取操作；其中，
在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余的未选定字线；所述第一导通电压大于第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
上述方案中，所述外围电路还配置为，在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在选定字线上的电压。
上述方案中，所述存储器还包括：寄存器；所述寄存器中存储有第一电压配置表及第二电压配置表；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；所述第二电压配置表中存储了读取次数与读取电压的对应关系；
所述外围电路还配置为，根据读取次数，通过查询所述第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；和/或，根据读取次数，通过查询所述第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压。
上述方案中，所述外围电路包括：控制逻辑、电压产生电路及行驱动器；其中，
所述控制逻辑配置为，确定所述第一次读取操作失败时，发出第一指令；所述电压生成电路配置为，响应于所述第一指令，产生所述第一导通电压和所述第二导通电压；
所述行驱动器配置为，响应于所述第一指令，将所述第一导通电压施加到第一未选定字线上，且将所述第二导通电压施加到在所述第二未选定字线上。
上述方案中，所述存储器包括三维NAND型存储器。
本发明实施例还提供了一种存储器系统，包括：
一个或多个如本发明上述实施例中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接。
本发明实施例提供了一种存储器及其读取操作方法、存储器系统。其中，所述存储器的读取操作方法包括：确定第一次读取操作失败时，执行第二次读取操作；其中，在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。本发明实施例中，在确定第一次读取操作失败后，由于读取窗口减小，需要触发重读操作，即需要执行第二次读取操作，此时通过在执行第二次读取操作的过程中，增大施加在与选定字线相邻的字线上的导通电压，以提高与选定字线相邻的字线所对应的沟道电势；从而减少存储数据在存储周期内经受高的导通电压的次数，如此，降低了读取干扰，增加了读取操作成功的概率，提高了存储器可靠性。
附图说明
图1为本发明实施例提供的一种存储器的结构示意图；
图2为本发明实施例提供的一种存储器读取操作过程中电压关系示意图；
图3为本发明实施例提供的一种存储器读取操作过程中沟道电势示意图；
图4为本发明实施例提供的另一种存储器读取操作过程中电压关系示意图；
图5为本发明实施例提供的另一种存储器的读取操作实现流程示意图；
图6为本发明实施例提供的另一种存储器的最低态阈值电压分布示意图；
图7为本发明实施例提供的又一种储器的读取操作实现流程示意图；
图8为本发明实施例提供的再一种储器的读取操作实现流程示意图；
图9为本发明实施例提供的一种具有存储器系统的示例性系统的示意图；
图10a为本发明实施例提供的一种具有存储器系统的示例性存储器卡的示意图；
图10b为本发明实施例提供的一种具有存储器系统的示例性固态驱动器的示意图；
图11为本发明实施例提供的一种包括外围电路的示例性存储器的示意图；
图12为本发明实施例提供的一种包括存储器单元阵列和外围电路的示例性存储器的示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
本发明实施例中的存储器包括但不限于3D NAND型存储器，为了便于理解，以3DNAND型存储器为例进行说明。
实际应用中，所述3D NAND型存储器可以包括存储单元阵列和外围电路；其中，所述存储单元阵列可以包括多个存储串；每个存储串可以包括沿竖直方向堆叠设置的多个存储单元。每个存储单元可以被编程，并存储一位或多位数据。
具体地，3D NAND型存储器的存储单元阵列具体可以包括：半导体衬底：位于半导体衬底上若干间隔设置的栅极层和绝缘层；贯穿栅极层和绝缘层的多个存储沟道孔(CH，Channel Hole)；位于存储沟道孔中的存储器材料层(即ONOP结构)，所述ONOP结构包括四层薄膜，具体包括位于存储沟道孔侧壁表面上且沿存储沟道孔径向依次层叠设置的阻挡介质层、电荷捕获层、隧穿介质层及沟道层。其中，每个存储沟道孔中的存储器材料层与每个栅极层相交的位置对应为一个存储单元。
所述外围电路可以包括配置为便于存储器实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑(例如控制电路或控制器)、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器得到的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
图1为本发明实施例中提供的一种3D NAND型存储器的结构示意图，如图1所示，3DNAND型存储器可以包括串选择线(SSL，String Selection Line)、字线(WL，Word Line)及接地选择线(GSL，Ground Selection Line)。其中，字线可以包括冗余字线或虚设字线(Dummy Word Line)、选定字线(Select Word Line，即Sel.WLn)、未选定字线(UnselectWord Line)中与选定字线相邻的两字线(即Unsel.WLn+1和Unsel.WLn-1)、未选定字线中与选定字线非相邻的多个字线(即Unsel.WLn+2&above和Unsel.WLn-2&below)。
实际应用中，在对于3D NAND型存储器执行读取操作时，如图2所示，一种执行读取操作时电压的施加方法包括：在串选择线SSL101和接地选择线GSL103上均施加第一电压V1；在虚设字线1021上施加第二电压V2；在与选定字线非相邻的多个字线1024(即WLn+2&above和WLn-2&below)上均施加第三电压V3；在选定字线1022上施加读取电压Vread；在与选定字线相邻的两字线1023(即WLn+1和WLn-1)上施加第四电压V4。
可以理解的是，实际应用中，第一电压V1、第二电压V2、第三电压V3以及第四电压V4均为导通电压Vpass；在一些实施例中，该多个导通电压的电压值可以相同(即V1＝V2＝V3＝V4)；且该多个导通电压均大于相应字线的最大阈值电压。
可以理解的是，存储沟道孔的导通是通过施加在字线上的导通电压使沟道反型。这里，在执行读取操作的过程中，对于字线正对的沟道区域可以很好的反型，而对于位于字线之间的连接区域(Intercell)所对应的沟道反型是由其对应的相邻的两字线导通电压产生的边缘电场实现的，如图3所示，从图3中示出的读取操作过程中的沟道电势示意图中的实线可以看出，多个连接区域所对应的沟道电势(对应图3中实线的波谷)低于字线正对的沟道电势(对应图3中实线的波峰)。
需要说明的是，在执行上述读取操作的过程中，由于在选定字线上所施加的读取电压Vread比在未选定字线上施加的导通电压Vpass低，因此，与选定字线相邻的两个连接区域(如区域1和区域2)所对应的沟道电势(如B位置和C位置)低于其它连接区域的沟道电势(如A位置或D位置)。可以理解的是，更低的沟道电势将会导致在读取操作的过程中产生更大的读取干扰。
基于此，在一些实施例中，采取的降低读取干扰的方法为，在执行第一次读取操作过程中，将与选定字线相邻的两个未选定字线上施加一个比其它未选定字线更高的导通电压，如图4所示，即V5大于V3，以提高与选定字线相邻的连接区域(如区域1和区域2)所对应的沟道电势，如图3中虚线所示，进而降低读取干扰。
具体地，如图5所示，在执行第一次读取操作开始时，在选定字线(对应图1中Sel.WLn)上施加读取电压Vread；在所有未选定字线中的与选定字线相邻的两个未选定字线(对应图1中Unsel.WLn+1和Unsel.WLn-1)上施加第五电压V5；在未选定字线中与选定字线非相邻的多个字线(对应图1中WLn+2&above和WLn-2&below)上施加第三电压V3；这里，V5大于V3。
确定第一次读取操作通过时，该读取操作结束。
确定第一次读取操作失败时，触发重读(Read re-try)操作，即执行第二次读取操作。
在执行第二次读取操作的过程中，改变施加在选定字线上的读取电压Vread，并继续在所有未选定字线中与选定字线相邻的两个未选定字线上施加第五电压V5；在未选定字线中与选定字线非相邻的多层字线上施加第三电压V3。判断第二次读取操作的读取结果情况。
实际应用中，若第二次读取操作的读取结果失败时，可以进行第三次读取操作，在第三次读取操作中，进一步改变施加在选定字线上的读取电压Vread，同时保持所有未选定字线中与选定字线相邻的两个未选定字线上的第五电压V5、未选定字线中非相邻的多个字线上的第三电压V3，此时，判断第三次读取操作的读取结果情况。
当第三次读取操作仍然失败时可以重复上述过程，直到读取结果通过；或者施加在选定字线上的读取电压Vread已经调整到超出预设值时，读取操作结束。这里的预设值可以根据实际情况进行设定。
然而，在执行重读操作过程中，若施加在所有未选定字线中与选定字线相邻的两个未选定字线上的导通电压V5，大于施加在未选定字线中与选定字线非相邻的多层字线上的第三电压V3，将会导致在对选定字线多次重复执行读取操作时，最低态的阈值电压向高位偏移，如图6所示，实线表示的是偏移前的最低态的阈值电压，虚线表示的是偏移后的最低态的阈值电压。此时，会对所有未选定字线中与选定字线相邻的两个未选定字线产生较大的读取干扰，导致出现错误位(Fail Bit)数据。
可以理解的是，在存储器中出现少量错误位数据后，存储器的差错检测和修正(ECC，Error Checking Correction)纠错机制会对错误位数据进行纠错，然而，当错误位计数(FBC，Fail Bit Count)超出ECC纠错能力，则读取操作失败。
基于此，本发明实施例提供了一种存储器的读取操作方法，所述方法包括：
确定第一次读取操作失败时，执行第二次读取操作；其中，
在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
实际应用中，这里的选定字线可以对应图2中Sel.WLn；所有未选定字线可以对应图2中除Sel.WLn以外的所有剩余字线。然而由于执行读取操作的过程中，串选择线SSL、接地选择线GSL与虚设字线所对应的存储单元不用于存储数据，不参与读取操作；因此，这里的所述的所有未选定字线对应图2中Unsel.WLn+1、Unsel.WLn-1、Unsel.WLn+2&above及Unsel.WLn-2&below。这里，所有未选定字线包括第一未选定字线和第二未选定字线；其中，所述第一未选定字线为与选定字线相邻的字线；第二未选定字线为所有未选定字线中除第一未选定字线以外的剩余的未选定字线。
在一些实施例中，在执行第二次读取操作之前，所述方法还包括：
执行第一次读取操作；其中，在执行所述第一次读取操作的过程中，在所述选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
这里，所述第一次读取操作是最开始执行的默认读取操作，在该读取操作中对于未选定字线，不区分相邻选定字线和不相邻选定字线上施加的电压，即对于一个存储块中所有未选定的字线均施加第二导通电压。实际应用中，在第一次读取操作过程中，在选定字线上施加第二读取电压Vread2；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压Vpass2。
根据第一次读取操作的第一读取结果，确定第一次读取操作是否通过。其中，若第一次读取操作通过，则读取操作结束；即无需执行第二次读取操作。
需要说明的是，这里的所述第一次读取操作通过可以理解为，第一次读取操作的第一读取结果中读出的数据全部正确，即无错误位数据；也可以理解为，第一次读取操作的第一读取结果中存在错误位数据，但该错误位数据数量较少，存储器的ECC纠错机制可以对该少量错误位数据进行纠正，以使读出的数据全部正确。
在一些实施例中，所述确定第一次读取操作失败，包括：
当所述第一次读取操作的第一读取结果的错误位计数大于所述存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
实际应用中，在执行第一次读取操作的过程中，可以根据第一读取结果确定读出的数据中的错误位计数；而存储器的ECC纠错能力可以理解为差错检测与修正算法的最大值。
通过比较错误位计数与差错检测与修正算法的最大值的关系，可以确定在第一次读取操作过程中出现的错误位计数是否可以被存储器的ECC纠错机制纠正。
具体地，当第一读取结果中的错误位计数小于所述存储器的差错检测与修正算法的最大值时，说明第一次读取操作的第一读取结果中错误位数据较少，存储器的ECC纠错机制可以对第一读取结果中的错误位数据进行全部纠正；即第一次读取操作通过。
当第一读取结果中的错误位计数大于所述存储器的差错检测与修正算法的最大值时，说明第一次读取操作的第一读取结果中错误位数据较多，超出存储器的ECC纠错能力，此时，存储器的ECC纠错机制不能对第一读取结果中的错误位数据进行全部纠正，即第一次读取操作失败。
可以理解的是，本发明的理论依据是在3D NAND型存储器的生命周期内，一般默认的第一次读操作是在选定字线上施加第二读取电压后，第一读取结果中错误位较少，第一次读取操作通过；该第一次读取操作结束。
可以理解的是，在执行第二次读取操作之前，读取窗口一般比较大，这个时候对于读取干扰的容忍度也比较大，所以即便与选定字线相邻的字线(如WLn+1、WLn-1)上施加的导通电压比较低，引起了读取干扰，但由于此阶段的读取窗口较大，引起的错误位计数并不明显，因此，不会对读取结果造成较大影响。
而在开始执行重读操作，即第二次读取操作或者更多次读取操作时，读取窗口比较小，这时，再增大施加在与选定字线相邻的字线(例如第一未选定字线)上的导通电压，以提高与选定字线相邻的连接区域所对应的沟道电势，进而降低读取干扰，这对读取结果中的错误位计数的降低帮助比较大。
基于此，本发明实施例中，通过在执行第二次读取操作或者更多次读取操作的过程中，增大施加在与选定字线相邻的字线(例如第一未选定字线)上的导通电压，减少了存储数据在存储周期内经受高的导通电压的次数，从而降低了读取干扰，提高了存储器的可靠性。
实际应用中，在确定第一次读取操作失败后，需要触发重读操作，即至少执行第二次读取操作。
在执行第二次读取操作的过程中，在第一未选定字线上施加第一导通电压Vpass1，且在第二未选定字线上施加第二导通电压Vpass2；所述第一导通电压Vpass1大于所述第二导通电压Vpass2；所述第二导通电压Vpass2为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
需要说明的是，上述第一未选定字线可以包括，与选定字线(如WLn)相邻的上、下各一个未选定字线(如WLn+1和WLn-1)；或者与选定字线相邻的上、下各两个未选定字线(如WLn+1、WLn+2、WLn-1、WLn-2)；又或者与选定字线相邻的上、下各三个未选定字线(如WLn+1、WLn+2、WLn+3、WLn-1、WLn-2、WLn-3)等。实际应用中，第一未选定字线所包括的与选定字线相邻的未选定字线的具体个数可以根据实际读取操作过程中，与选定字线相邻的连接区域所对应的沟道电势而定。
在一些实施例中，所述在第一未选定字线上施加第一导通电压，包括：
在与所述选定字线相邻的上、下各一个未选定字线上施加所述第一导通电压。
可以理解的是，施加在第一未选定字线上施加第一导通电压Vpass1，大于施加在第二未选定字线上施加第二导通电压Vpass2，使得第一未选定字线所对应的沟道电势，高于第二未选定字线所对应的沟道电势；进而使得在对选定字线施加第一读取电压Vread1后，选定字线与相邻的未选定字线之间的连接区域所对应的沟道电势上升，进而降低了读取干扰。
实际应用中，执行所述第二次读取操作的过程中，相对于第一次读取操作，施加在除第一未选定字线之外的剩余未选定字线上的电压未发生变化；而施加在第一未选定字线上的电压发生了变化，同时施加在选定字线上的电压也发生了变化。
需要说明的是，存储器可以包括多个存储块；上述的在第一未选定字线和第二未选定字线上均施加第二导通电压可以理解为在执行第一次读取操作时，在选定的存储块中所有未选定的字线上施加的电压。
在一些实施例中，所述方法还包括：
在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在选定字线上的电压。
实际应用中，在执行第二次读取操作的过程中，在选定字线(如WLn)上施加第一读取电压Vread1；该第一读取电压Vread1不同于第二读取电压Vread2。
示例性的，在第二次读取操作的过程中，在选定字线(如WLn)上施加第一读取电压Vread1；在第一未选定字线(与所述选定字线相邻的上、下各一个未选定字线)(如WLn+1和WLn-1)上施加第一导通电压Vpass1；在第二未选定字线(剩余的未选定字线)(如WLn+2&above、WLn-2&below)上施加第二导通电压Vpass2。
由于第一导通电压Vpass1大于第二导通电压Vpass2，因此，在读取的过程中，可以提高与选定字线相邻的上、下各一个未选定字线所对应的沟道电势，进而可以提高选定字线(如WLn)与相邻字线(如WLn+1和WLn-1)之间区域所对应的沟道电势；进而降低读取干扰，减少错误位计数，提高存储器的可靠性。
需要说明的是，这里的施加在选定字线上的第一读取电压Vread1不同于第二读取电压Vread2可以理解为，在一般情况中，相较于第二读取电压Vread2而言，减小选定字线上的第一读取电压Vread1；而在一些特殊实施例中，可以是增大选定字线上的第一读取电压Vread1。在选定字线上施加电压的具体情况可以根据实际应用中，导致重读操作的机理进行确定。
然而，受存储器中多个字线间距，或者施加在选定字线上的读取电压值的影响，可能还会存在第二次读取操作失败的情况。
在一些实施例中，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
实际应用中，确定第二次读取操作失败的方法，与确定第一次读取操作失败的方法类似。
同样，当第二读取操作的第二读取结果中的错误位计数大于所述存储器的差错检测与修正算法的最大值时，说明第二读取结果中错误位数据较多，超出存储器的ECC纠错能力，此时，存储器的ECC纠错机制不能对第二读取结果中的错误位数据进行全部纠正，即第二次读取操作失败。
此时，需要执行第三次读取操作。
需要说明的是，这里的与选定字线(如WLn)相邻的未选定字线可以包括与选定字线(如WLn)相邻的上、下各一个未选定字线(如WLn+1和WLn-1)，也可以包括与选定字线(如WLn)相邻的上、下各两个未选定字线(如WLn+1、WLn+2、WLn-1和WLn-2)等；具体的字线数量根据实际读取操作过程中，该第一未选定字线所对应的沟道电势而定。
实际应用中，这里以第一未选定字线包括与选定字线(如WLn)相邻的上、下各一个未选定字线(如WLn+1和WLn-1)为例进行说明。
具体地，在选定字线(如WLn)上施加第三读取电压Vread3，第三读取电压Vread3不同于所述第一读取电压Vread1和第二读取电压Vread2；在与选定字线(如WLn)相邻的未选定字线(如WLn+1和WLn-1)上施加第三导通电压Vpass3，第三导通电压Vpass3大于第一导通电压Vpass1；在第二未选定字线(如WLn+2&above、WLn-2&below)上施加所述第二导通电压Vpass2。
可以理解的是，在上述第三次读取操作中，基于第二次读取操作的电压实际情况，仅改变了施加在选定字线(如WLn)上的读取电压；不改变所述第一未选定字线和所述第二未选定字线上的导通电压。
在另一些实施例中，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第三导通电压，所述第三导通电压大于所述第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
实际应用中，这里以第一未选定字线包括与选定字线(如WLn)相邻的上、下各一个未选定字线(如WLn+1和WLn-1)为例进行说明。
在执行第三次读取操作的过程中，相对于第二次读取操作，施加在除第一未选定字线之外的剩余未选定字线上的电压未发生变化；继续将施加在第一未选定字线上的电压进一步增大，同时施加在选定字线上的读取电压进一步减小或增大。
这里，施加在选定字线上的读取电压具体是进一步减小还是增大，可以根据具体情况而定。
具体地，在选定字线(如WLn)上施加第三读取电压Vread3，第三读取电压Vread3不同于所述第一读取电压Vread1和所述第二读取电压Vread2；在与选定字线(如WLn)相邻的未选定字线(如WLn+1和WLn-1)上施加第三导通电压Vpass3，第三导通电压Vpass3大于第一导通电压Vpass1；在第二未选定字线(如WLn+2&above、WLn-2&below)上施加所述第二导通电压Vpass2。
可以理解的是，在第三次读取操作中，通过增大与选定字线(如WLn)相邻的未选定字线(如WLn+1和WLn-1)上的导通电压；进而提高与选定字线(如WLn)相邻的未选定字线(如WLn+1和WLn-1)所对应的沟道电势；以提高该相邻字线与选定字线之间区域所对应的沟道电势；进而进一步地降低读取干扰，减少错误位计数，提高存储器的可靠性。
需要说明的是，当第三次读取操作仍然失败时，可以重复上述过程，进一步调整施加在第一未选定字线上的导通电压以及施加在选定字线上的读取电压，直到读取结果通过，或者直到施加的导通电压和/或读取电压已调整到超出相应的预设值。这里相应的预设值可以根据实际情况进行设定。
实际应用中，在执行重读操作的每一次读取操作过程中，可以通过查询电压配置表的方式获取待调整的读取电压以及待调整的导通电压。
在一些实施例中，所述方法还包括：
根据读取次数，通过查询第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；
和/或，
根据读取次数，通过查询第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压；其中，所述第二电压配置表中存储了读取次数与读取电压的对应关系。
实际应用中，在执行第二次或更多次的读取操作的过程中，可以通过查询第一电压配置表中读取次数与导通电压之间的对应关系，确定在执行相应次读取操作时施加在第一未选定字线上的导通电压。同时，可以通过查询第二电压配置表中读取次数与读取电压之间的对应关系，确定执行相应次读取操作时施加在选定字线上的读取电压。
需要说明的是，在执行第二次或更多次的读取操作的过程中，施加在第二未选定字线上的导通电压低于施加在第一未选定字线上的导通电压。
通过查询第一电压配置表或第二电压配置表，便于快速确定读取次数与导通电压或读取电压的对应关系，减少存储数据在存储周期内经受高的导通电压的次数，从而降低读取干扰，提高存储器的可靠性。
为了便于理解，下面结合图7和图8对本发明作进一步详细的说明。图7为本发明实施例提供的一种存储器的读取操作实现流程示意图。图8为本发明实施例提供的另一种存储器的读取操作实现流程示意图。
在一些具体实施例中，执行重读操作的过程中，通过多次改变选定字线上的读取电压以及多次提高所有未选定字线中与选定字线相邻的两个未选定字线上的导通电压，从而提高与选定字线相邻的连接区域所对应的沟道电势，进而降低读取干扰，提高存储器的可靠性。
具体地，如图7所示，在接收到存储器控制器的读取指令后，第一次读取操作开始，如步骤701。
执行步骤702，在选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
步骤703中，根据第一次读取操作的第一读取结果，判断第一次读取操作是否通过。
其中，将第一读取结果的错误位计数与存储器的差错检测与修正算法的最大值进行比较。
当第一读取结果的错误位计数小于存储器的差错检测与修正算法的最大值时，确定第一次读取操作通过。
在第一次读取操作通过后，该读取操作结束，接下来执行步骤705。
当第一读取结果的错误位计数大于存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
在第一次读取操作失败后，触发重读做操，即执行第二次读取操作。相应的执行步骤704与步骤706。这里，步骤704中N为大于一的正整数。
其中，在执行第二次读取操作的过程中，在选定字线上施加第一读取电压，第一读取电压不同于第二读取电压；第二读取电压为执行第一次读取操作时，施加在选定字线上的电压；在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余的未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
需要说明的是，在步骤704中，改变了选定字线上的读取电压。而同时又在步骤706中，提高了第一未选定字线上的导通电压。
接下来，继续通过步骤703的判断方法，根据第二次读取操作的第二读取结果，确定第二次读取操作否通过。
同样，当第二读取结果的错误位计数小于存储器的差错检测与修正算法的最大值时，确定第二次读取操作通过。
在第二次读取操作通过后，该读取操作结束。
当第二读取结果的错误位计数大于存储器的差错检测与修正算法的最大值时，确定第二次读取操作失败。
在第二次读取操作失败后，触发重读做操，即执行第三次读取操作，即再次执行步骤704与步骤706。
同样，在执行第三次读取操作的过程中，通过改变施加在选定字线上的读取电压并同时提高施加在与选定字线相邻的两个未选定字线上的导通电压，以增加选定字线相邻区域所对应的沟道电势，以降低读取干扰，提高存储器的可靠性。
在另一些具体实施例中，还可以在执行多次重读操作过程中，通过多次改变选定字线上的读取电压以及仅增大一次与选定字线相邻的未选定字线上的导通电压，以提高与选定字线相邻的连接区域所对应的沟道电势，进而降低读取干扰，提高存储器的可靠性。
具体地，如图8所示，在接收到存储器控制器的读取指令后，第一次读取操作开始，如步骤801。
继续执行步骤802，在选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
步骤803中，根据第一次读取操作的第一读取结果，判断第一次读取操作是否通过。
其中，将第一读取结果的错误位计数与存储器的差错检测与修正算法的最大值进行比较。
当第一读取结果的错误位计数小于存储器的差错检测与修正算法的最大值时，确定第一次读取操作通过。
在第一次读取操作通过后，读取操作结束，即执行步骤809。
当第一读取结果的错误位计数大于存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
在第一次读取操作失败后，触发重读做操，即第二次读取操作开始，相应的执行步骤804。
其中，在执行第二次读取操作的过程中，如步骤804，在选定字线上施加第一读取电压，第一读取电压不同于第二读取电压；第二读取电压为执行第一次读取操作时，施加在选定字线上的电压。
同时，执行步骤805，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余的未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
在步骤804和步骤805中，不仅改变了选定字线的读取电压，还提高了第一未选定字线上的导通电压。
继续执行步骤806，判断第二次读取操作否通。所采用的判断方法与步骤803中的方法类似。
同样，当第二读取结果的错误位计数小于存储器的差错检测与修正算法的最大值时，确定第二次读取操作通过。
在第二次读取操作通过后，该读取操作结束。
当第二读取结果的错误位计数大于存储器的差错检测与修正算法的最大值时，确定第二次读取操作失败。
在第二次读取操作失败后，触发重读做操，即执行第三次读取操作，如步骤807。这里，步骤807中M为大于二的正整数。
在执行第三次读取操作的过程中，仅改变施加在选定字线上的读取电压，而其他字线保持当前导通电压不变。
在步骤808中，根据第三次读取操作的第三读取结果，判断第三次读取操作是否通过。
同样，当第三读取结果的错误位计数小于存储器的差错检测与修正算法的最大值时，确定第二次读取操作通过。
在第三次读取操作通过后，该读取操作结束。
当第三读取结果的错误位计数大于存储器的差错检测与修正算法的最大值时，确定第三次读取操作失败；继续执行步骤807，直到读取结果通过后，读取操作结束。
需要说明的是，在本发明实施例中，仅在第二次读取操作阶段，改变施加在选定字线上的读取电压的同时，提高了施加在与选定字线相邻的未选定字线上的导通电压。而在后续更多次的重读操作过程中，仅改变选定字线上的读取电压，不改变与选定字线相邻的未选定字线上的导通电压，以使与选定字线相邻的连接区域所对应的沟道电势增大。
本发明实施例还提供了一种存储器，包括：存储单元阵列及与所述存储单元阵列耦接的外围电路；
所述外围电路配置为，确定第一次读取操作失败时，执行第二次读取操作；其中，在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余的未选定字线；所述第一导通电压大于第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
实际应用中，存储器可以包括外围电路；其中，所述外围电路可以包括：控制电路、控制逻辑、电压生成电路、行驱动器、列驱动器。
实际应用中，电压生成电路、行驱动器和列驱动器可以耦接到控制电路并被控制电路所控制。电压生成电路可以耦接到行驱动器、列驱动器。行驱动器可以经由串选择线SSL、多个字线WL以及接地选择线GSL耦接到存储单元阵列。列驱动器可以经由多个位线BL耦接到存储单元阵列。
控制电路可以与主机、或存储器控制器(Memory Controlller)进行通信以接收数据以便存储在存储单元阵列中并发送从存储单元阵列获取的数据。控制电路可以从主机或存储器控制器接收命令、地址或数据并且生成列地址信号，行地址信号以及电压控制信号。
响应于来自控制电路的电压控制信号，电压生成电路可以生成用于读取、编程、擦除和验证操作的电压。电压生成电路生成的电压可能超过提供给存储器的电源电压。行驱动器可以响应于来自控制电路的行地址信号而操作，以便选择用于读取、编程、擦除和验证操作的字线。列驱动器可以响应于来自控制电路的列地址信号而操作，以便生成位线信号以选择用于读取、编程、擦除和验证操作的位线。
在一些实施例中，所述外围电路包括：控制逻辑、电压产生电路和行驱动器；其中，
所述控制逻辑配置为，确定所述第一次读取操作失败时，发出第一指令；
所述电压生成电路配置为，响应于所述第一指令，产生所述第一导通电压和所述第二导通电压；
所述行驱动器配置为，响应于所述第一指令，将所述第一导通电压施加到第一未选定字线上，且将所述第二导通电压施加到在所述第二未选定字线上。
在执行读取操作的过程中，控制逻辑可以在确定第一次读取操作失败后，根据解析或运算发出第一指令，该第一指令可以用于指示存储器执行第二次读取操作；具体地，电压生成电路可以在接收到第一指令后，根据第一指令的指示，生成第一导通电压、第二导通电压，行驱动器可以在接收到第一指令后，根据第一指令的指示，向所选择的字线施加具有读取电压的幅度的读取脉冲，向未选定的字线施加第一导通电压或第二导通电压，向串选择线SSL施加电源电压，以及向接地选择线GSL施加接地电压。
在一些具体实施例中，电压生成电路产生第一导通电压和第二导通电压后，通过行驱动器，将第一导通电压施加到第一未选定字线上，同时，将第二导通电压施加到在第二未选定字线上。
在一些实施例中，所述外围电路还配置为，在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在选定字线上的电压。
实际应用中，在执行读取操作的过程中，电压生成电路还可以生成第一读取电压、第二读取电压；行驱动器可以向所选择的字线施加具有读取电压的幅度的读取脉冲。
示例性的，在第二次读取操作过程中，电压生成电路还可以产生第一读取电压后，通过行驱动器将第一读取电压施加到与选定字线上。
需要说明的是，在第一次读取操作过程中，电压生成电路还可以产生第二读取电压，并通过行驱动器将第二读取电压施加在除选定字线以外第二未选定字线上。
需要说明的是，实际应用中，电压生成电路可以产生读取电压与导通电压；外围电路还可以用于存储多次读取电压与导通电压；并可以将读取次数与导通电压之间形成对应关系。
在一些实施例中，所述存储器还包括：寄存器；所述寄存器中存储有第一电压配置表及第二电压配置表；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；所述第二电压配置表中存储了读取次数与读取电压的对应关系；
所述外围电路还配置为，根据读取次数，通过查询所述第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；和/或，根据读取次数，通过查询所述第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压。
可以理解的是，寄存器是存储器内部用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。寄存器也可以理解为是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的。
实际应用中，寄存器可以用于存储第一电压配置表及第二电压配置表。
其中，第一电压配置表中存储了读取次数与导通电压的对应关系；可以在存储器执行相应次读取操作时，获取施加在第一未选定字线上的导通电压。
第二电压配置表中存储了读取次数与读取电压的对应关系；可以在存储器执行相应次读取操作时施加在选定字线上的读取电压。
通过查询第一电压配置表或第二电压配置表，便于快速确定读取次数与导通电压或读取电压的对应关系，以减少存储数据在存储周期内经受较高的导通电压的次数。
在一些实施例中，所述外围电路配置为确定所述第二次读取操作失败时，执行第三次读取操作；其中，在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
在一些实施例中，所述外围电路配置为确定所述第二次读取操作失败时，执行第三次读取操作；其中，在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第三导通电压，所述第三导通电压大于所述第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
在一些实施例中，所述外围电路配置为在与所述选定字线相邻的上、下各一个未选定字线上施加所述第一导通电压。
在一些实施例中，所述外围电路还配置为执行第一次读取操作；其中，在执行所述第一次读取操作的过程中，在所述选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
在一些实施例中，所述外围电路配置为当所述第一读取结果的错误位计数大于所述存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
在一些实施例中，所述存储器包括三维NAND型存储器。
本发明实施例还提供了一种存储器系统，包括：
一个或多个如本发明上述实施例中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接。
实际应用中，本发明实施例所述的存储器系统包括但不限于固态硬盘(SSD，SolidState Drives)。
这里，所述存储器控制器可以用于控制所述存储器执行擦除、读取或者写操作，并对所述存储器中发出或接收的指令进行译码、解析或运算。
以下结合附图对所述存储器系统以及存储器做进一步说明。
如图9所示，系统900可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备，系统900可以包括主机904和存储器系统901，存储器系统901具有一个或多个存储器902和存储器控制器903。主机904可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机904可以被配置为将数据发送到存储器902或从存储器902接收数据。
存储器控制器903和一个或多个存储器902可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统901可以实施并且封装到不同类型的终端电子产品中。在如图10a中所示的一个示例中，存储器控制器903和单个存储器902可以集成到存储器卡1001中。存储器卡1001可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1001还可以包括将存储器卡1001与主机耦合的存储器卡连接器1002。在如图10b中所示的另一示例中，存储器控制器903和多个存储器902可以集成到SSD1003中。SSD1003还可以包括将SSD1003与主机耦合的SSD连接器1004。
图11示出了本发明一些实施例中外围电路与存储器的电路示意图。存储器1100可以是图9中的存储器902的示例。存储器1100可以包括存储器单元阵列器件1101和耦合到存储器单元阵列器件1101的外围电路1102。存储器单元阵列器件1101可以是NAND闪存存储器单元阵列，其中，存储器单元1103以NAND存储器串1105的阵列的形式提供，每个NAND存储器串1105在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串1105包括串联耦合并且垂直地堆叠的多个存储器单元1103。每个存储器单元1103可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元1103的区域内捕获的电子的数量。每个存储器单元1103可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元1103是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元1103是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图11中所示，每个NAND存储器串1105可以包括在其源极端处的源极选择栅极(SSG)1106和在其漏极端处的漏极选择栅极(DSG)1107。SSG 1106和DSG 1107可以被配置为在读取和编程操作期间激活选定的NAND存储器串1105(阵列的列)。在一些实施方式中，同一块1104中的NAND存储器串1105的源极通过同一源极线(SL)1110(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块1104中的所有NAND存储器串1105具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串1105的DSG 1107耦合到相应的位线1111，可以经由输出总线(未示出)从位线1111读取或写入数据。在一些实施方式中，每个NAND存储器串1105被配置为通过经由一个或多个DSG线1113将选择电压(例如，高于具有DSG 1107的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 1107和/或通过经由一个或多个SSG线1109将选择电压(例如，高于具有SSG 1106的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 1106而被选择或被取消选择。
如图11中所示，NAND存储器串1105可以被组织为多个块1104，多个块1104的每一个可以具有公共源极线1110(例如，耦合到地)。在一些实施方式中，每个块1104是用于擦除操作的基本数据单位，即，同一块1104上的所有存储器单元1103同时被擦除。为了擦除选定块1104a中的存储器单元1103，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块以及与选定块在同一面中的未选定块的源极线1110。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储器串1105的存储器单元1103可以通过字线1112耦合，字线1112选择存储器单元1103的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线1112耦合到存储器单元1103的存储页1108，存储页1108是用于编程操作的基本数据单位。以位为单位的一存储页1108的大小可以与一个块1104中由字线1112耦合的NAND存储器串1105的数量相关。每个字线1112可以包括在相应存储页1108中的每个存储器单元1103处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
实际应用中，存储器902可以包括存储单元阵列1209以及与存储单元阵列1209耦接的外围电路。外围电路可以包括任何合适的模拟、数字以及混合信号电路，图12示出了一些示例性外围电路，这里，外围电路包括页缓冲器/感测放大器1201、列驱动器/位线驱动器1202、行驱动器/字线驱动器1203、电压生成电路1204、控制逻辑单元1205、寄存器1206、接口1207和数据总线1208。应当理解，在一些示例中，还可以包括图12中未示出的附加外围电路。需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1.一种存储器的读取操作方法，其特征在于，包括：
确定第一次读取操作失败时，执行第二次读取操作；其中，
在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于所述第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
2.根据权利要求1所述的存储器的读取操作方法，其特征在于，所述方法还包括：
在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在所述选定字线上的电压。
3.根据权利要求2所述的存储器的读取操作方法，其特征在于，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，
在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
4.根据权利要求2所述的存储器的读取操作方法，其特征在于，所述方法还包括：
确定所述第二次读取操作失败时，执行第三次读取操作；其中，
在执行所述第三次读取操作的过程中，在所述选定字线上施加第三读取电压，所述第三读取电压不同于所述第一读取电压和所述第二读取电压；在所述第一未选定字线上施加第三导通电压，所述第三导通电压大于所述第一导通电压；在所述第二未选定字线上施加所述第二导通电压。
5.根据权利要求1或2所述的存储器的读取操作方法，其特征在于，所述方法还包括：
根据读取次数，通过查询第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；
和/或，
根据读取次数，通过查询第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压；其中，所述第二电压配置表中存储了读取次数与读取电压的对应关系。
6.根据权利要求1所述的存储器的读取操作方法，其特征在于，所述在第一未选定字线上施加第一导通电压，包括：
在与所述选定字线相邻的上、下各一个未选定字线上施加所述第一导通电压。
7.根据权利要求1所述的存储器的读取操作方法，其特征在于，所述方法还包括：
执行第一次读取操作；其中，
在执行所述第一次读取操作的过程中，在所述选定字线上施加第二读取电压；在所述第一未选定字线和所述第二未选定字线上均施加第二导通电压。
8.根据权利要求1所述的存储器的读取操作方法，其特征在于，所述确定第一次读取操作失败，包括：
当所述第一次读取操作的第一读取结果的错误位计数大于所述存储器的差错检测与修正算法的最大值时，确定第一次读取操作失败。
9.一种存储器，其特征在于，包括：存储单元阵列及与所述存储单元阵列耦接的外围电路；
所述外围电路配置为，确定第一次读取操作失败时，执行第二次读取操作；其中，
在执行所述第二次读取操作的过程中，在第一未选定字线上施加第一导通电压，且在第二未选定字线上施加第二导通电压；所述第一未选定字线为与选定字线相邻的字线；所述第二未选定字线为所有未选定字线中除所述第一未选定字线以外的剩余未选定字线；所述第一导通电压大于第二导通电压；所述第二导通电压为执行所述第一次读取操作时，施加在所述第一未选定字线和所述第二未选定字线上的电压。
10.根据权利要求9所述的存储器，其特征在于，所述外围电路还配置为，在执行所述第二次读取操作的过程中，在所述选定字线上施加第一读取电压，所述第一读取电压不同于第二读取电压；所述第二读取电压为执行所述第一次读取操作时，施加在选定字线上的电压。
11.根据权利要求10所述的存储器，其特征在于，所述存储器还包括：寄存器；所述寄存器中存储有第一电压配置表及第二电压配置表；其中，所述第一电压配置表中存储了读取次数与导通电压的对应关系；所述第二电压配置表中存储了读取次数与读取电压的对应关系；
所述外围电路还配置为，根据读取次数，通过查询所述第一电压配置表，获取执行相应次读取操作时施加在第一未选定字线上的导通电压；和/或，根据读取次数，通过查询所述第二电压配置表，获取执行相应次读取操作时施加在选定字线上的读取电压。
12.根据权利要求9所述的存储器，其特征在于，所述外围电路包括：控制逻辑、电压产生电路及行驱动器；其中，
所述控制逻辑配置为，确定所述第一次读取操作失败时，发出第一指令；
所述电压生成电路配置为，响应于所述第一指令，产生所述第一导通电压和所述第二导通电压；
所述行驱动器配置为，响应于所述第一指令，将所述第一导通电压施加到第一未选定字线上，且将所述第二导通电压施加到在所述第二未选定字线上。
13.根据权利要求9所述的存储器，其特征在于，所述存储器包括三维NAND型存储器。
14.一种存储器系统，其特征在于，包括：
一个或多个如权利要求9至13中任一项所述的存储器；以及
存储器控制器，其与所述存储器耦接。
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