KR20180027276A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 데이터를 기입하거나 상기 메모리 셀 어레이로부터 데이터를 판독한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 및 쓰기 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함하고, 상기 복수의 메모리 블록은 각각 복수의 서브 블록을 포함한다. 상기 제어 로직은 상기 메모리 블록 내 서브 블록의 소거 동작 시, 서브 블록이 프로그램 된 순서와 상관없이 소거될 서브 블록을 선택하고, 상기 선택된 서브 블록의 위치에 기초하여 소거 검증 전압을 결정한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 블록 내에 서브 블록들을 포함하는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시예는 소거 대상 서브 블록의 제한을 없앨 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시예는 소거 대상 서브 블록의 제한을 없앨 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 데이터를 기입하거나 상기 메모리 셀 어레이로부터 데이터를 판독한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 읽기 및 쓰기 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함하고, 상기 복수의 메모리 블록은 각각 복수의 서브 블록을 포함한다. 상기 제어 로직은 상기 메모리 블록 내 서브 블록의 소거 동작 시, 서브 블록이 프로그램 된 순서와 상관없이 소거될 서브 블록을 선택하고, 상기 선택된 서브 블록의 위치에 기초하여 소거 검증 전압을 결정한다.
일 실시예에서, 상기 복수의 메모리 블록들 각각은 2개의 서브 블록들을 포함할 수 있다. 이 경우, 상기 2개의 서브 블록은 상부 서브 블록 및 하부 서브 블록을 포함할 수 있다.
일 실시예에서, 상기 제어 로직은, 상기 상부 서브 블록의 소거를 위한 소거 검증 전압을 상기 하부 서부 블록의 소거를 위한 소거 검증 전압보다 크도록 결정할 수 있다.
일 실시예에서, 상기 제어 로직은, 상기 선택된 서브 블록의 소거 동작 시 선택되지 않은 서브 블록의 프로그램 상태에 기초하여 상기 상부 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정할 수 있다.
일 실시예에서, 상기 복수의 메모리 블록들 각각은 4개의 서브 블록들을 포함할 수 있다. 이 경우, 상기 4개의 서브 블록은 제 1 서브 블록, 상기 제 1 서브 블록과 인접한 제 2 서브 블록, 상기 제 2 서브 블록과 인접한 제 3 서브 블록, 및 상기 제 3 서브 블록과 인접한 제 4 서브 블록을 포함할 수 있다. 프로그램 동작 시, 상기 제어 로직은 상기 제 1 서브 블록이 가장 먼저 프로그램 되고, 그 이후에 상기 제 2 서브 블록이 프로그램 되며, 그 이후에 상기 제 3 서브 블록이 프로그램 되고, 그 이후에 상기 제 4 서브 블록이 프로그램 되도록 상기 메모리 셀 어레이 및 상기 읽기 및 쓰기 회로를 제어할 수 있다.
일 실시예에서, 상기 제 1 서브 블록의 소거를 위한 소거 검증 전압은 상기 제 2 서브 블록의 소거를 위한 소거 검증 전압보다 작고, 상기 제 2 서브 블록의 소거를 위한 소거 검증 전압은 상기 제 3 서브 블록의 소거를 위한 소거 검증 전압보다 작으며, 상기 제 3 서브 블록의 소거를 위한 소거 검증 전압은 상기 제 4 서브 블록의 소거를 위한 소거 검증 전압보다 작을 수 있다.
일 실시예에서, 상기 제어 로직은, 상기 선택된 서브 블록의 소거 동작 시 선택되지 않은 서브 블록들 중, 상기 선택된 서브 블록과 인접한 서브 블록들의 프로그램 상태에 기초하여 상기 상부 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정할 수 있다.
본 발명의 또다른 실시예에 의한 반도체 메모리 장치의 동작 방법에 의해, 메모리 블록이 복수의 서브 블록으로 분할되는 반도체 메모리 장치가 소거될 수 있다. 상기 동작 방법은 소거 대상 메모리 블록을 결정하는 단계, 결정된 상기 메모리 블록 내 소거 대상 서브 블록을 결정하는 단계 결정된 상기 서브 블록의 소거 검증 전압을 결정하는 단계 및 결정된 상기 소거 검증 전압을 이용하여, 상기 결정된 서브 블록을 소거하는 단계를 포함한다.
일 실시예에서, 상기 소거 대상 서브 블록을 결정하는 단계에서는, 상기 소거 대상 메모리 블록 내에서 서브 블록이 프로그램 된 순서와 상관없이 소거될 서브 블록을 선택할 수 있다.
일 실시예에서, 상기 메모리 블록은 상부 서브 블록 및 하부 서브 블록을 포함할 수 있다. 이 경우, 상기 소거 검증 전압을 결정하는 단계에서는, 상기 상부 서브 블록의 소거를 위한 소거 검증 전압이 상기 하부 서부 블록의 소거를 위한 소거 검증 전압보다 크도록 상기 소거 검증 전압을 결정할 수 있다.
일 실시예에서, 상기 메모리 블록은 상부 서브 블록 및 하부 서브 블록을 포함할 수 있다. 이 경우 상기 소거 검증 전압을 결정하는 단계에서는, 선택되지 않은 서브 블록의 프로그램 상태에 기초하여 상기 결정된 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 프로그램 된 순서와 상관없이 메모리 블록 내 서브 블록을 소거할 수 있다. 따라서, 소거 동작 시 서브 블록 선택의 제약을 없앨 수 있어, 반도체 메모리 장치의 성능이 향상된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 메모리 블록 구조를 개략적으로 나타내는 도면이다.
도 3은 메모리 블록 내 서브 블록의 구조를 나타내는 도면이다.
도 4a는 메모리 블록 내 서브 블록이 분할되는 제 1 실시예를 나타내는 도면이다.
도 4b는 메모리 블록 내 서브 블록이 분할되는 제 2 실시예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 6은 도 5에 도시된 실시예에서, 결정된 서브 블록을 소거하는 단계의 제 1 실시예를 구체적으로 나타낸 순서도이다.
도 7은 도 5에 도시된 실시예에서, 결정된 서브 블록을 소거하는 단계의 제 2 실시예를 구체적으로 나타낸 순서도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한 되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
도 2는 도 1에 도시된 메모리 셀 어레이의 메모리 블록 구조를 개략적으로 나타내는 도면이다. 메모리 셀 어레이(200)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 워드 라인들(WL0 ~ WLn)로서 구분되는 페이지들로 구성되어 있다. 즉, 페이지 1은 제 1 워드 라인(WL1)에 대응하고, 페이지 2는 제 2 워드 라인(WL2)에 대응한다. 마찬가지로, 페이지 n은 제 n 워드 라인에 대응한다. 도 2에서, n과 z는 모두 자연수 값을 갖는다. 각각의 페이지는 공통의 워드 라인에 연결된 메모리 셀들의 행(row)에 대응한다.
각각의 블록은 직렬로 배열되어 있고, 서로 전기적으로 연결된 복수의 메모리 셀(202)들을 갖는 메모리 셀 스트링으로 구성된다. 따라서, 워드 라인(WL1 ~ WLn)은 메모리 셀 스트링에 포함된 메모리 셀(202)들의 게이트에 각각 연결된다. 한편, 제 1 워드 라인(WL1)에 연결된 메모리 셀(202)에 소스 선택 트랜지스터(201)가 연결된다. 소스 선택 트랜지스터(201)의 게이트 전극에는 소스 선택 라인이 연결된다. 또한, 제 n 워드 라인(WLn)에 연결된 메모리 셀(202)에 드레인 선택 트랜지스터(203)가 연결된다. 드레인 선택 트랜지스터의 게이트 전극에는 드레인 선택 라인(DSL)이 연결된다. 읽기 및 쓰기 회로(210)는 비트 라인들(BL1~BLm)과 연결된다.
비트 라인(26)(BL0 ~ BLm, 여기서 m은 0이 아닌 정수 값)이 메모리 블록들(BLK1~BLKz)에 공통이며, 각각의 비트 라인은 각각의 메모리 블록(BLK1~BLkz)에서 1개의 메모리 셀 스트링에 연결된다.
읽기 및 쓰기 회로(210)는 메모리 셀(202)에 저장되어 있는 데이터를 판독하거나, 메모리 셀(202)에 데이터를 기입한다. 일 실시예에서, 상기 메모리 셀(202)은 멀티-레벨 셀(MLC)로 구성될 수 있다. 2비트 이상의 데이터를 저장하는 메모리 셀의 경우, 프로그램 디스터브(program disturb) 문제에 취약할 수 있다. 프로그램 디스터브는, 각각의 제조 기술 발생으로 서로에 더 가깝게 형성된 인접한 워드 라인과 플로팅 게이트 사이의 기생 용량에서 기인하는 문제이다. 따라서, 프로그램 동작 동안 1개의 셀에 인가된 고전압은 인접하는 메모리 셀의 프로그램 상태를 다른 프로그램 상태로 이동시킬 수 있다. 일반적으로, MLC 메모리 셀들을 포함하는 반도체 메모리 장치에서 프로그램 디스터브를 최소화하기 위해, 메모리 블록 내에서 프로그램 동작은 제 1 워드 라인(WL1)에 대응하는 페이지 1에서 시작하고, 제 n 워드 라인(WLn)에 대응하는 페이지 n까지 순차적으로 진행한다. 실시예에 따라, 상기 프로그램 동작은 제 n 워드 라인(WLn)에서 시작하여 제 1 워드 라인(WL1)으로 하방으로 순차적으로 진행할 수 있다.
메모리 블록 내에서 프로그램 프로그램 동작은 제 1 워드 라인(WL1)에 대응하는 페이지 1에서 시작하고, 제 n 워드 라인(WLn)에 대응하는 페이지 n까지 순차적으로 진행하는 경우, 하나의 메모리 블록 전체가 프로그램 완료 되면, 다음 프로그램 동작은 다음 블록의 페이지 1에서 시작할 수 있다.
도 3은 메모리 블록 내 서브 블록의 구조를 나타내는 도면이다. 도 4는 플래시 메모리 어레이 내 하나의 메모리 블록(300), 어드레스 디코더 (310) 및 소스 라인 전압 제어부(330)를 나타내는 개략적인 회로도이다. 메모리 블록(300)은 m 개의 메모리 셀 스트링들을 포함한다. 각각의 메모리 셀 스트링은 비트 라인(BL1 ~ BLm) 및 공통 소스 라인(CSL)에 연결된다.
메모리 블록(300)의 각 워드 라인들(WL0 ~ WLn)에 대응하는 페이지가 제 1 워드 라인(WL1)에서 제 n 워드 라인(WLn)의 방향으로 프로그램 될 수 있다. 여기서, 제 1 워드 라인(WL1) 내지 제 26 워드 라인(WL26)에 대응하는 페이지들이 제 1 서브 블록(350)을 구성하고, 제 27 워드 라인(WL27) 내지 제 n 워드 라인(WLn)에 대응하는 페이지들이 제 2 서브 블록(370)을 구성할 수 있다. 즉, 도 3에는 메모리 블록이 2개의 서브 블록들(350, 370)을 포함하는 것으로 도시되어 있다. 제 1 서브 블록(350)에 포함된 페이지들의 개수는 제 2 서브 블록(370)에 포함된 페이지들의 개수와 동일할 수도 있고, 서로 다를 수도 있다. 실시예에 따라, 제 1 및 제 2 서브 블록들(350, 370)에 포함되는 페이지들의 개수는 미리 결정된 고정된 값을 가질 수 있다. 다른 실시예에서, 제 1 및 제 2 서브 블록들(350, 370)에 포함되는 페이지들의 개수는 동작 중에 동적으로 구성될 수도 있다. 도 3에는 메모리 블록(300)이 2개의 서브 블록(350, 370)을 포함하는 실시예가 도시되어 있으나, 실시예에 따라 메모리 블록은 3개 이상의 서브 블록을 포함할 수도 있다.
메모리 블록(300)의 메모리 셀들은 부분적으로 소거가 가능하다. 이하에서는 각각의 페이지가 제 1 워드 라인(WL1)에서 제 n 워드 라인(WLn) 방향으로 순차적으로 프로그램 되는 것을 가정하여 설명하기로 한다. 데이터가 제 1 워드 라인(WL1)에서 제 n 워드 라인(WLn) 방향으로 순차적으로 프로그램 되는 실시예에서, 제 1 서브 블록(350)을 하부 서브 블록으로, 제 2 서브 블록(370)을 상부 서브 블록으로 지칭할 수 있다. 하부 서브 블록은 보다 낮은 순차적인 세트의 워드 라인들(WL1~WL26)을 포함하는 반면, 상부 서브 블록은 더 높은 순차적인 세트의 워드 라인들(WL27~WLn)을 포함한다. 통상적인 경우, 프로그램 디스터브를 최소화하기 위해, 메모리 블록(300) 내 상부의 서브 블록, 즉 제 2 서브 블록(370)이 소거되고 프로그램 되는 반면, 하부 서브 블록에 프로그램된 데이터는 유지될 수 있다. 이 상황은, 전체가 소거된 메모리 블록이 특정 페이지까지만 순차적으로 프로그램되고, 나머지 페이지는 나머지 페이지는 소거된 상태로 남겨 두는 상황과 유사할 수 있다. 따라서, 소거된 상부의 제 2 서브 블록(370)으로 데이터가 프로그램될 때, 프로그램 디스터브가 최소화 된다. 그러나, 이러한 기존의 방식에 의하는 경우, 상부 서브 블록에 데이터가 유지된 상황에서 하부의 서브 블록이 소거될 수 있는 반면, 상부의 서브 블록이 소거 될때까지 데이터가 하부의 서브 블록에 재프로그램할 수 없는 제한이 있다.
본 발명의 경우, 위와 같은 제한 없이 메모리 블록 내 임의의 서브 블록을 선택하여 선택된 서브 블록 내 메모리 셀들을 소거하되, 소거 검증 전압을 조절하여 비선택된 서브 블록 내 메모리 셀들의 프로그램 디스터브 또는 소거 문턱 전압의 변동 문제를 최소화할 수 있다.
도 4a는 메모리 블록 내 서브 블록이 분할되는 제 1 실시예를 나타내는 도면이다. 또한, 도 4b는 메모리 블록 내 서브 블록이 분할되는 제 2 실시예를 나타내는 도면이다.
도 4a는 메모리 블록(410)이 2개의 동일한 크기의 서브 블록(서브 블록 1, 서브 블록 2)으로 분할되는 예를 나타낸다. 서브 블록 1은 페이지 1 내지 페이지 16으로 구성되며, 서브 블록 2는 페이지 17 내지 페이지 32로 구성된다. 메모리 블록(410)은 페이지 1부터 페이지 32까지 순차적으로 프로그램 되는 것으로 가정하고, 각각의 페이지는 특정 워드 라인, 즉 제 1 내지 제 n 워드 라인(WL1~WLn)에 대응한다. 도 4b는 메모리 블록(430)이 4 개의 동일한 크기의 서브 블록(서브 블록 1, 서브 블록 2, 서브 블록 3, 서브 블록 4)으로 분할되는 예를 나타낸다. 그러나, 다른 실시예에서, 메모리 블록(410, 430)의 서브 블록들이 반드시 동일한 크기로 분할될 필요는 없고, 다른 소정의 크기를 가질 수 있다.
도 4a의 예에서, 서브 블록 1은 하부 서브 블록으로 지칭할 수 있고, 서브 블록 2는 상부 서브 블록으로 지칭할 수 있다. 통상의 경우, 서브 블록 1부터 프로그램 되고 이후에 서브 블록 2가 프로그램 된다. 또한, 소거 동작 시 서브 블록 2가 먼저 소거 되는 제한이 있다. 그러나 본 발명의 경우, 위와 같은 제한을 두지 않고 임의로 서브 블록 1 또는 서브 블록 2를 소거할 수 있다. 이 경우, 일 실시예에서, 소거되는 서브 블록의 위치에 따라 소거 검증 전압을 결정할 수 있다. 또는, 다른 실시예에서, 소거되는 서브 블록과 인접한 다른 서브 블록의 프로그램 상태에 따라 소거 검증 전압을 결정할 수 있다. 이에 따라, 메모리 블록 내 서브 블록의 소거를 보다 제한없이 수행할 수 있으므로, 반도체 메모리 장치의 성능이 향상된다.
본 발명에 의하면, 서브 블록 1을 소거 하는 경우 인가되는 검증 전압과, 서브 블록 2를 소거하는 경우 인가되는 검증 전압은 서로 다를 수 있다. 예를 들어, 서브 블록 1을 소거할 때 인가되는 검증 전압은 서브 블록 2를 소거할 때 인가되는 검증 전압보다 작은 값을 가질 수 있다. 이와 같이, 본 발명의 일 실시예에 의할 경우, 서브 블록의 위치에 따라 소거 검증 전압을 결정할 수 있다.
본 발명에 의하면, 서브 블록 1을 소거하기로 결정한 경우, 서브 블록 2의 프로그램 상태에 따라 소거 검증 전압을 결정할 수 있다. 예를 들어, 서브 블록 1을 소거할 경우, 서브 블록 2가 소거된 상태라면, 제 1 소거 검증 전압을 사용하여 서브 블록 1을 소거할 수 있다. 또한 서브 블록 2가 프로그램 된 상태라면 제 2 소거 검증 전압을 사용하여 서브 블록 2를 소거할 수 있다. 상기 제 1 소거 검증 전압은 상기 제 2 소거 검증 전압과 상이한 값을 가질 수 있다.
한편, 서브 블록 2를 소거할 경우, 서브 블록 1이 소거된 상태라면, 제 3 소거 검증 전압을 사용하여 서브 블록 2를 소거할 수 있다. 또한 서브 블록 1이 프로그램 된 상태라면 제 4 소거 검증 전압을 사용하여 서브 블록 2를 소거할 수 있다. 상기 제 3 소거 검증 전압은 상기 제 4 소거 검증 전압과 상이한 값을 가질 수 있다. 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 소거 대상 메인 블록을 결정하는 단계(S110), 소거 대상 서브 블록을 결정하는 단계(S130) 및 결정된 서브 블록을 소거하는 단계(S150)를 포함한다.
소거 대상 메인 블록을 결정하는 단계(S110)에서는, 반도체 메모리 장치의 메모리 셀 어레이 내 복수의 메모리 블록들 중, 소거 동작이 수행될 메모리 블록을 선택한다. 상기 메인 블록은 소거 동작이 수행될 메모리 블록을 의미할 수 있다. 즉, 본 명세서에서, 메인 블록은 서브 블록에 대응되는 개념으로서, 복수의 서브 블록을 포함하는 메모리 블록을 지칭하는 용어로서 사용되었다.
소거 대상 서브 블록을 결정하는 단계(S130)에서는 단계(S110)에서 소거 대상으로 선택된 메모리 블록 내 복수의 서브 블록들 중에서, 소거 동작이 수행될 서브 블록을 결정한다. 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 메인 블록 내에서 서브 블록들의 프로그램 순서와 무관하게 소거 대상 서브 블록을 결정하게 된다. 한편, 서브 블록의 위치에 기초하여, 또는 인접한 서브 블록의 프로그램 상태에 기초하여 소거 대상 서브 블록의 소거 검증 전압을 결정한다. 따라서, 소거 동작시 디스터브에 따른 메모리 셀들의 문턱 전압 변화를 최소화 하면서, 소거 동작 시 서브 블록 선택의 제약을 없앨 수 있어 반도체 메모리 장치의 성능이 향상될 수 있다.
결정된 서브 블록을 소거하는 단계(S150)에서는, 소정의 소거 검증 전압을 이용하여, 복수의 소거 루프를 통해 선택된 서브 블록의 소거 동작을 수행할 수 있다. 소거 동작시의 디스터브 방지를 위해, 단계(S150)에서는 선택된 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정할 수 있다. 일 실시예에서, 상기 소거 검증 전압은 소거 대상 서브 블록의 상대적 위치에 따라 결정될 수 있다. 소거 대상 서브 블록의 상대적 위치에 따라 소거 검증 전압을 결정하는 자세한 과정에 대해서는 도 6을 참조하여 후술하기로 한다. 다른 실시예에서, 상기 소거 검증 전압은 소거 대상 서브 블록과 인접한 다른 비선택 서브 블록들의 프로그램 상태에 기초하여 결정될 수 있다. 비선택된 서브 블록들의 프로그램 상태에 기초하여 소거 검증 전압을 결정하는 자세한 과정에 대해서는 도 7을 참조하여 후술하기로 한다.
도 6은 도 5에 도시된 실시예에서, 결정된 서브 블록을 소거하는 단계의 제 1 실시예를 구체적으로 나타낸 순서도이다.
도 6을 참조하면, 결정된 서브 블록을 소거하는 단계는, 결정된 서브 블록의 위치에 기초하여 소거 검증 전압을 결정하는 단계(S210), 결정된 소거 검증 전압을 이용하여, 결정된 서브 블록의 소거 동작을 수행하는 단계(S230)를 포함할 수 있다.
결정된 서브 블록의 위치에 기초하여 소거 검증 전압을 결정하는 단계(S210)에서는, 소거 대상 서브 블록의 상대적인 위치에 기초하여 소거 검증 전압을 결정할 수 있다. 예를 들어, 도 4a를 참조하면, 서브 블록 1(하부 서브 블록)의 소거 검증 전압은 서브 블록 2(상부 서브 블록)의 소거 검증 전압보다 작은 값을 가질 수 있다. 이 경우, 단계(S210)에서, 제어 로직은 소거 대상 서브 블록이 서브 블록 1인지 또는 서브 블록 2인지를 판단하고, 해당 서브 블록에 대응하는 소거 검증 전압을 소거 동작에 이용할 소거 검증 전압으로서 결정할 수 있다.
다른 예에서, 도 4b를 참조하면, 서브 블록 1, 서브 블록 2, 서브 블록 3, 서브 블록 4의 순서로 서브 블록들이 배치되어 있다. 이 경우, 가장 하부에 위치한 서브 블록 1의 소거 검증 전압이 가장 작고, 상대적으로 상부에 위치한 서브 블록일수록 보다 큰 소거 검증 전압값을 가질 수 있다. 즉, 서브 블록 1의 검증 전압, 서브 블록 2의 소거 검증 전압, 서브 블록 3의 소거 검증 전압, 서브 블록 4의 소거 검증 전압 순서대로 소거 검증 전압 값이 점점 커질 수 있다. 이 경우, 단계(S210)에서, 제어 로직은 소거 대상 서브 블록이 서브 블록 1 내지 서브 블록 4 중 어느 서브 블록인지를 판단하고, 해당 서브 블록에 대응하는 소거 검증 전압을 소거 동작에 이용할 소거 검증 전압으로서 결정할 수 있다.
단계(S230)에서는, 단계(S210)에서 결정된 소거 검증 전압에 기초하여, 선택된 서브 블록의 소거 동작을 수행할 수 있다. 이 경우, 소거 검증 전압을 이용하여, 선택된 서브 블록 내 메모리 셀들에 대해 복수 회의 소거 루프가 진행될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 메모리 블록 내 서브 블록들의 프로그램 순서와 관계없이 소거 대상 서브 블록을 선택하되, 소거 대상 서브 블록의 상대적인 위치에 기초하여 소거 검증 전압을 결정하므로, 소거 동작시 인접하여 위치한 메모리 셀들의 문턱 전압 변화를 최소화 할 수 있다. 따라서, 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 7은 도 5에 도시된 실시예에서, 결정된 서브 블록을 소거하는 단계의 제 2 실시예를 구체적으로 나타낸 순서도이다.
도 7을 참조하면, 결정된 서브 블록을 소거하는 단계는, 인접한 서브 블록의 프로그램 상태를 확인하는 단계(S330), 인접한 서브 블록이 소거 상태인지 여부를 판단하는 단계(S330), 인접한 서브 블록이 소거 상태인 경우, 제 1 소거 검증 전압을 인가하는 단계(S350) 및 인접한 서브 블록이 소거 상태가 아닌 경우, 제 2 소거 검증 전압을 인가하는 단계(S370)를 포함할 수 있다.
인접한 서브 블록의 프로그램 상태를 확인하는 단계(S330)에서는, 소거 대상 서브 블록으로 선택된 서브 블록과 인접하여 위치한, 비선택된 서브 블록의 프로그램 상태를 확인한다. 도 4a를 함께 참조하면, 예를 들어 서브 블록 1이 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 2의 프로그램 상태를 확인한다. 서브 블록 2가 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 1의 프로그램 상태를 확인한다.
도 4b를 참조하면, 서브 블록 4가 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 3의 프로그램 상태를 확인한다. 또한, 서브 블록 1이 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 2의 프로그램 상태를 확인한다.
한편, 서브 블록 2가 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 2와 인접한 서브 블록 1의 프로그램 상태를 확인할 수 있다. 또는, 서브 블록 2와 인접한 서브 블록 3의 프로그램 상태를 확인할 수 있다. 또는, 서브 블록 1 및 3의 프로그램 상태를 모두 확인할 수 있다.
다른 예로서, 서브 블록 3이 소거 대상 서브 블록으로 선택된 경우, 단계(S330)에서는 서브 블록 3과 인접한 서브 블록 4의 프로그램 상태를 확인할 수 있다. 또는, 서브 블록 3과 인접한 서브 블록 2의 프로그램 상태를 확인할 수 있다. 또는, 서브 블록 2 및 4의 프로그램 상태를 모두 확인할 수 있다.
인접한 서브 블록이 소거 상태인지 여부를 판단하는 단계(S330)에서는, 선택된 서브 블록과 인접하여 위치한 비선택된 서브 블록이 프로그램 되었는지 여부에 따라 소거 검증 전압이 결정될 수 있다. 예를 들어, 도 4a를 함께 참조하면, 서브 블록 1이 소거 대상 서브 블록으로 선택되고, 서브 블록 2가 프로그램 되지 않은 소거 상태인 경우, 제 1 소거 검증 전압을 서브 블록 1의 소거 검증 전압으로 결정할 수 있다. 서브 블록 1이 소거 대상 서브 블록으로 선택되고, 서브 블록 2가 프로그램 된 상태인 경우, 제 2 소거 검증 전압을 서브 블록 1의 소거 검증 전압으로 결정할 수 있다. 메모리 블록 내 서브 블록이 4개인 도 4b의 실시예의 경우에도, 인접한 서브 블록의 프로그램 상태에 따라 소거 검증 전압을 결정할 수 있다.
단계(S330)에서의 판단 결과에 따라, 선택된 서브 블록에 제 1 소거 검증 전압을 인가하여(S350) 소거 동작을 수행하거나, 제 2 소거 검증 전압을 인가하여(S370) 소거 동작을 수행할 수 있다. 상기 제 1 소거 검증 전압은 상기 제 2 소거 검증 전압과 다른 값일 수 있다. 또한, 소거 동작시 인접하여 위치한 메모리 셀들의 문턱 전압 변화를 최소화할 수 있도록 상기 제 1 소거 검증 전압 및 제 2 소거 검증 전압의 값이 선택될 수 있다. 일 실시예에서, 선택된 서브 블록의 상하부에 모두 인접한 서브 블록이 존재하는 경우, 상기 인접한 서브 블록들이 모두 소거 된 경우 제 1 소거 검증 전압을 상기 선택된 서브 블록의 소거를 위한 소거 검증 전압으로 결정하고, 상기 인접한 서브 블록들이 모두 프로그램 된 경우 제 2 소거 검증 전압을 상기 선택된 서브 블록의 소거를 위한 소거 검증 전압으로 결정하며, 상기 인접한 서브 블록들 중 하나의 서브 블록이 프로그램되고, 다른 하나의 서브 블록이 소거된 경우 제 3 소거 검증 전압을 상기 선택된 서브 블록의 소거를 위한 소거 검증 전압으로 결정할 수 있다. 이 경우, 상기 제 1 소거 검증 전압은 상기 제 2 소거 검증 전압보다 큰 값을 갖고, 상기 제 2 소거 검증 전압은 상기 제 3 소거 검증 전압보다 큰 값을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 메모리 블록 내 서브 블록들의 프로그램 순서와 관계없이 소거 대상 서브 블록을 선택하되, 소거 대상 서브 블록과 인접한 비선택된 서브 블록들의 프로그램 상태에 기초하여 소거 검증 전압을 결정하므로, 소거 동작시 인접하여 위치한 메모리 셀들의 문턱 전압 변화를 최소화 할 수 있다. 따라서, 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 9에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (11)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 데이터를 기입하거나 상기 메모리 셀 어레이로부터 데이터를 판독하는 읽기 및 쓰기 회로; 및
    상기 메모리 셀 어레이에 대한 읽기 및 쓰기 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 메모리 셀 어레이는 복수의 메모리 블록을 포함하고, 상기 복수의 메모리 블록은 각각 복수의 서브 블록을 포함하며,
    상기 제어 로직은 상기 메모리 블록 내 서브 블록의 소거 동작 시, 서브 블록이 프로그램 된 순서와 상관없이 소거될 서브 블록을 선택하고, 상기 선택된 서브 블록의 위치에 기초하여 소거 검증 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각은 2개의 서브 블록들을 포함하고,
    상기 2개의 서브 블록은 상부 서브 블록 및 하부 서브 블록을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은, 상기 상부 서브 블록의 소거를 위한 소거 검증 전압을 상기 하부 서부 블록의 소거를 위한 소거 검증 전압보다 크도록 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은, 상기 선택된 서브 블록의 소거 동작 시 선택되지 않은 서브 블록의 프로그램 상태에 기초하여 상기 선택된 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각은 제 1 내지 제 N 서브 블록들을 포함하고 - 여기에서, N은 2 이상의 자연수 -,
    프로그램 동작 시, 상기 제어 로직은 상기 제 1 서브 블록이 가장 먼저 프로그램 되고, 그 이후에 순차적으로 상기 제 2 내지 제 N 서브 블록이 프로그램 되도록 상기 메모리 셀 어레이 및 상기 읽기 및 쓰기 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 N 서브 블록에 대응하는 소거 검증 전압들은, 제 1 서브 블록에서 제 N 서브 블록으로 갈수록 점검 증가하는 전압값을 갖는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제어 로직은, 상기 선택된 서브 블록의 소거 동작 시 선택되지 않은 서브 블록들 중, 상기 선택된 서브 블록과 인접한 서브 블록들이 모두 소거된 경우 제 1 소거 검증 전압을 상기 선택된 서브 블록의 소거 동작을 위한 소거 검증 전압으로 결정하고,
    상기 인접한 서브 블록들이 모두 프로그램 된 경우 제 2 소거 검증 전압을 상기 선택된 서브 블록의 소거를 위한 소거 검증 전압으로 결정하며,
    상기 인접한 서브 블록들 중 하나의 서브 블록이 프로그램되고, 다른 하나의 서브 블록이 소거된 경우 제 3 소거 검증 전압을 상기 선택된 서브 블록의 소거를 위한 소거 검증 전압으로 결정하고,
    상기 제 1 소거 검증 전압은 상기 제 2 소거 검증 전압보다 크고, 상기 제 2 소거 검증 전압은 상기 제 3 소거 검증 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  8. 메모리 블록이 복수의 서브 블록으로 분할되는 반도체 메모리 장치의 동작 방법으로서,
    소거 대상 메모리 블록을 결정하는 단계;
    결정된 상기 메모리 블록 내 소거 대상 서브 블록을 결정하는 단계;
    결정된 상기 서브 블록의 소거 검증 전압을 결정하는 단계; 및
    결정된 상기 소거 검증 전압을 이용하여, 상기 결정된 서브 블록을 소거하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 소거 대상 서브 블록을 결정하는 단계에서는, 상기 소거 대상 메모리 블록 내에서 서브 블록이 프로그램 된 순서와 상관없이 소거될 서브 블록을 선택하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 메모리 블록은 상부 서브 블록 및 하부 서브 블록을 포함하고,
    상기 소거 검증 전압을 결정하는 단계에서는, 상기 상부 서브 블록의 소거를 위한 소거 검증 전압이 상기 하부 서부 블록의 소거를 위한 소거 검증 전압보다 크도록 상기 소거 검증 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제 8 항에 있어서,
    상기 메모리 블록은 상부 서브 블록 및 하부 서브 블록을 포함하고,
    상기 소거 검증 전압을 결정하는 단계에서는, 선택되지 않은 서브 블록의 프로그램 상태에 기초하여 상기 결정된 서브 블록의 소거 동작을 위한 소거 검증 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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