TWI498898B - 資料寫入方法、記憶體控制器與記憶體儲存裝置 - Google Patents

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Description

資料寫入方法、記憶體控制器與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法以及使用此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
隨著半導體製程的進步，目前的技術已發展出具有能夠儲存多個位元資料之記憶胞的快閃記憶體模組。具體來說，記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如 是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，以多階儲存單元(Multi-Level Cell,MLC)NAND型快閃記憶體為例，當下頁面資料為1且上頁面資料為1時，控制電路會控制字元線控制電路不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為“11”；當下頁面資料為1且上頁面資料為0時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“10”；當下頁面資料為0且上頁面資料為0時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“00”；並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“01”。也就是說，當讀取資料時，控制電路會根據目前記憶胞中的閘極電壓來識別此記憶胞的儲存狀態。
然而，在快閃記憶體模組處於高溫下，所儲存的資料可能會因為記憶胞的漏電而遺失。例如，在配置有嵌入式多媒體卡(Embedded MMC，eMMC)晶片之電子裝置(例如，手機、平板電腦、導航機)的量產過程中，已燒錄資料(如，韌體碼)的eMMC晶片需經過高溫錫爐製程來被打件至電子裝置上。然而，在高溫過程中，eMMC晶片中的資料可能會遺失，造成所製造的電子裝置無法正常運作。特別是，當在一個實體區塊未被寫滿下，由於未被程式化之字元線上的記憶胞的電位最高，而在高溫下使得鄰 近存有資料之記憶胞的邊緣產生很大的漏電，因此，造成eMMC晶片中的資料遺失。
因此，如何避免儲存於快閃記憶體模組中的資料因高溫而遺失，為此領域技術人員所致力克服的問題。
本發明提供一種資料寫入方法、記憶體控制器與記憶體儲存裝置，其能夠有效地避免一個未寫滿之資料的實體抹除單元因高溫而遺失儲存於其中的資料。
本發明範例實施例的資料寫入方法用於將資料寫入至實體抹除單元中，其中此實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一記憶胞與其中一條字元線以及其中一條位元線電性連接，此些記憶胞構成多個實體程式化單元，此些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，並且寫入資料至下實體程式化單元的速度快於寫入資料至上實體程式化單元的速度。本資料寫入方法包括將此資料以每一實體程式化單元為單位劃分為多筆資訊框，其中此些資訊框的數目小於實體抹除單元的實體程式化單元的數目。此外，本資料寫入方法也包括先填滿下實體程式化單元後再使用上實體程式化單元來寫入此些資訊框，或將鄰接此些字元線之中的至少一第一字元線的至少一第二字元線程式化一輔助態樣，其中第一字元線儲存至少部分此些資訊框，該輔助態樣為無效資料，並且在此實體抹 除單元中，第一字元線無鄰接一第三字元線，其中此第三字元線上的記憶胞中之資訊框為抹除狀態。
在本發明的一實施例中，每一記憶胞的儲存狀態包括第一儲存狀態、第二儲存狀態、第三儲存狀態與第四儲存狀態，其中對應第一儲存狀態的驗證電壓小於對應第二儲存狀態的驗證電壓，對應第二儲存狀態的驗證電壓小於對應第三儲存狀態的驗證電壓，對應第三儲存狀態的驗證電壓小於對應第四儲存狀態的驗證電壓。並且，上述將鄰接第一字元線的第二字元線程式化該輔助態樣輔助態樣的步驟包括：將此些資訊框依序地寫入至該些字元線之中的至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中並且將第二字元線上的記憶胞程式化成第二儲存狀態或第三儲存狀態。
在本發明的一實施例中，其中上述將至少一第二字元線上的記憶胞程式化成輔助態樣的步驟包括：根據至少一第一字元線上的記憶胞的儲存狀態來設定此輔助態樣；以及將至少一第二字元線上的記憶胞程式化成此輔助態樣。
在本發明的一實施例中，上述將至少一第二字元線上的記憶胞程式化成輔助態樣的步驟包括：將至少一第二字元線上的記憶胞程式化成相同於位於第一字元線之中最後一條字元線上的記憶胞的儲存狀態。
在本發明的一實施例中，上述填滿下實體程式化單元後再使用上實體程式化單元來寫入資訊框的步驟包括：將此些資訊 框之中的部分資訊框寫入至實體抹除單元中以填滿此些下實體程式化單元並且在此些下實體程式化單元被填滿之後將此些資訊框之中的其他資訊框寫入至實體抹除單元的上實體程式化單元中。
在本發明的一實施例中，上述將上述至少一第二字元線上的記憶胞程式化成輔助態樣的步驟包括：將一亂數值程式化至此至少一第二字元線上的記憶胞。
在本發明的一實施例中，上述至少一第二字元線上各記憶胞的儲存狀態電位不大於上述至少一第一字元線上相對應之記憶胞的儲存狀態電位。
在本發明的一實施例中，上述至少一第二字元線上各記憶胞的儲存狀態電位不大於上述至少一第一字元線上相對應之記憶胞的儲存狀態電位與第一儲存狀態電位之中間值。
本發明範例實施例的記憶體控制器用於控制可複寫式非揮發性記憶體模組並且包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統，記憶體介面用以耦接至可複寫式非揮發性記憶體模組，並且記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以將資料寫入至此可複寫式非揮發性記憶體模組的實體抹除單元中，其中此實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一記憶胞與其中一條字元線以及其中一條位元線電性連接，並且此些記憶胞構成多個實體程式化單元，該些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，寫入資料至該些下實體程式化單 元的速度快於寫入資料至該些上實體程式化單元的速度。此外，記憶體管理電路將此資料以每一實體程式化單元為單位劃分為多筆資訊框，其中此些資訊框的數目小於實體抹除單元的實體程式化單元的數目。另外，記憶體管理電路先填滿此些下實體程式化單元後再使用此些上實體程式化單元來寫入此些資訊框，或將鄰接此些字元線之中的至少一第一字元線的至少一第二字元線程式化一輔助態樣，其中第一字元線儲存至少部分此些資訊框並且此輔助態樣為無效資料，其中在此實體抹除單元中，第一字元線無鄰接一第三字元線，其中此第三字元線上的記憶胞中之儲存狀態為抹除狀態。
在本發明的一實施例中，每一記憶胞的儲存狀態包括第一儲存狀態、第二儲存狀態、第三儲存狀態與第四儲存狀態，其中對應第一儲存狀態的驗證電壓小於對應第二儲存狀態的驗證電壓，對應第二儲存狀態的驗證電壓小於對應第三儲存狀態的驗證電壓，對應第三儲存狀態的驗證電壓小於對應第四儲存狀態的驗證電壓。並且，上述將鄰接第一字元線的第二字元線程式化該輔助態樣的運作中，記憶體管理電路將此些資訊框依序地寫入至該些字元線之中的至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中並且將第二字元線上的記憶胞程式化成第二儲存狀態或第三儲存狀態。
在本發明的一實施例中，上述的記憶體管理電路根據第一字元線上的記憶胞的儲存狀態來設定輔助態樣。
在本發明的一實施例中，上述的輔助態樣為相同於位於第一字元線之中一最後一條字元線上的記憶胞的儲存狀態。
在本發明的一實施例中，上述填滿下實體程式化單元後再使用上實體程式化單元來寫入資訊框的運作中，記憶體管理電路將此些資訊框之中的部分資訊框寫入至實體抹除單元中以填滿此些下實體程式化單元並且在此些下實體程式化單元被填滿之後將此些資訊框之中的其他資訊框寫入至實體抹除單元的上實體程式化單元中。
在本發明的一實施例中，在上述將至少一第二字元線上的記憶胞程式化成輔助態樣的運作中，記憶體管理電路將一亂數值程式化至此至少一第二字元線上的記憶胞。
本發明範例實施例的記憶體儲存裝置包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組，並且用以將資料寫入至此可複寫式非揮發性記憶體模組的實體抹除單元中，其中此實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一記憶胞與其中一條字元線以及其中一條位元線電性連接，此些記憶胞構成多個實體程式化單元，該些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，寫入資料至該些下實體程式化單元的速度快於寫入資料至該些上實體程式化單元的速度。此外，記憶體控制器將此資料以每一實體程式化單元為單位劃分為多筆資訊框，其中此些資訊框的 數目小於實體抹除單元的實體程式化單元的數目。另外，記憶體控制器先填滿此些下實體程式化單元後再使用此些上實體程式化單元來寫入此些資訊框，或將鄰接此些字元線之中的至少一第一字元線的至少一第二字元線程式化一輔助態樣，其中第一字元線儲存至少部分此些資訊框並且此輔助態樣為無效資料，其中在此實體抹除單元中，第一字元線無鄰接一第三字元線，其中此第三字元線上的記憶胞中之儲存狀態為抹除狀態。
在本發明的一實施例中，每一記憶胞的儲存狀態包括第一儲存狀態、第二儲存狀態、第三儲存狀態與第四儲存狀態，其中對應第一儲存狀態的驗證電壓小於對應第二儲存狀態的驗證電壓，對應第二儲存狀態的驗證電壓小於對應第三儲存狀態的驗證電壓，對應第三儲存狀態的驗證電壓小於對應第四儲存狀態的驗證電壓。並且，上述將鄰接第一字元線的第二字元線程式化該輔助態樣的運作中，記憶體控制器將此些資訊框依序地寫入至該些字元線之中的至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中並且將第二字元線上的記憶胞程式化成第二儲存狀態或第三儲存狀態。
在本發明的一實施例中，上述的記憶體控制器根據第一字元線上的記憶胞的儲存狀態來設定輔助態樣。
在本發明的一實施例中，上述的輔助態樣為相同於位於第一字元線之中一最後一條字元線上的記憶胞的儲存狀態。
在本發明的一實施例中，上述填滿下實體程式化單元後 再使用上實體程式化單元來寫入資訊框的運作中，記憶體控制器將此些資訊框之中的部分資訊框寫入至實體抹除單元中以填滿此些下實體程式化單元並且在此些下實體程式化單元被填滿之後將此些資訊框之中的其他資訊框寫入至實體抹除單元的上實體程式化單元中。
在本發明的一實施例中，在上述將至少一第二字元線上的記憶胞程式化成輔助態樣的運作中，記憶體控制器將一亂數值程式化至此至少一第二字元線上的記憶胞。
本發明範例實施例的記憶體儲存裝置包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組，具有多個實體抹除單元中，其中每一實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，此些記憶胞構成多個實體程式化單元。記憶體控制器耦接至此連接器與可複寫式非揮發性記憶體模組。在此，此些實體抹除單元之中的其中一個實體抹除單元的其中一條字元線儲存一無效資料，此無效資料相同於鄰接於該其中一條字元線的另一條字元線上的有效資料或者無效資料為非抹除狀態。
基於上述，本範例實施例的資料寫入方法、記憶體控制器與記憶體儲存裝置能夠有效地避免未寫滿之實體抹除單元在出廠前(過錫爐前)或在使用者使用時，可能造成的資料遺失。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1252‧‧‧印表機
1256‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
202‧‧‧記憶體管理電路
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一門檻電壓
VB‧‧‧第二門檻電壓
VC‧‧‧第三門檻電壓
VD‧‧‧第四門檻電壓
VE‧‧‧第五門檻電壓
VF‧‧‧第六門檻電壓
VG‧‧‧第七門檻電壓
304(0)~304(R)‧‧‧實體抹除單元
402‧‧‧儲存區
412‧‧‧資料區
414‧‧‧閒置區
404‧‧‧系統區
406‧‧‧取代區
LSA(0)~LSA(L)‧‧‧扇區
LBA(0)~LBA(H)‧‧‧邏輯位址
PBA(0-1)~PBA(N-K)‧‧‧實體程式化單元
800‧‧‧邏輯位址-實體位址映射表
802‧‧‧邏輯位址欄位
804‧‧‧實體位址欄位
W0~W((K/2)-1)‧‧‧字元線
DF(0)~DF(130)‧‧‧資訊框
S1701、S1703、S1705‧‧‧資料寫入方法的步驟
S2001、S2003、S2005‧‧‧資料寫入方法的步驟
圖1是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖8是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖9是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖10是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖11是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖12與圖13是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的範例示意圖。
圖14是根據本發明範例實施例繪示邏輯位址轉實體程式化單元映射表的範例。
圖15是根據第一範例實施例所繪示的實體程式化單元的示意圖。
圖16是根據一範例實施例所繪示之寫入資料至實體抹除單元的示意圖。
圖17是根據第一範例實施例所繪示的資料寫入方法的流程圖。
圖18是根據一範例實施例所繪示的寫入資料至實體抹除單元的示意圖。
圖19是根據另一範例實施例所繪示的寫入資料至實體抹除單元的示意圖。
圖20是根據第二範例實施例所繪示的資料寫入方法的流程圖。
 第一範例實施例
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括 可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1252。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1256、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例 中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC) 介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖5，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖6所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器104接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的偏壓，位元線控制電路2206用以控制施予至位元線704的偏壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個門檻偏壓來區分。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB與第三門檻偏壓VC而區分為4種儲存狀態，並且此些儲存狀態分別 地代表“11”、“10”、“00”與“01”。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，“11”、“10”、“00”與“01”)中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以“11”、“10”、“01”與“00”排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體程式化單(即，下實體程式化單元與上實體程式化單元)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體程式化單元，並且每一記憶胞的MSB是對應上實體程式化單元。
圖8是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖8，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界偏壓方法來完成。具體來說，欲將資料寫入至 記憶胞時，記憶體控制器104會設定初始寫入偏壓以及寫入偏壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入偏壓以及寫入偏壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器104會使用驗證偏壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器104指示控制電路2212以目前施予的寫入偏壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作為新的寫入偏壓(亦稱為重複寫入偏壓)並且依據新的寫入偏壓與寫入偏壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入偏壓會被設定為16伏特(Voltage,V)，寫入偏壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。在此，第一儲存狀態“11”的驗證偏壓是小於第二儲存狀態“10”的驗證偏壓；第二儲存狀態“10”的驗證偏壓是小於第三儲存狀態“00”的驗證偏壓；並且第三儲存狀態“00”的驗證偏壓是小於第四儲存狀態“01”的驗證偏壓。
圖9是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取偏壓於控制閘(control gate)，藉由記憶胞之通道(記憶 胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第二門檻偏壓VB作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻偏壓VB而獲得的第1下頁驗證值。
例如，當第二門檻偏壓VB小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第二門檻偏壓VB大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1下頁驗證值，由此，此LSB會被識別處於第二狀態。在此，第一狀態被識別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第二門檻偏壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第三門檻偏壓VC與第一門檻偏壓VA作為讀取偏壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻偏壓VC而 獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻偏壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻偏壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻偏壓VA小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻偏壓VC與第一門檻偏壓VA皆小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
例如，當第三門檻偏壓VC大於記憶胞的閘極電壓且第一門檻偏壓VA小於記憶胞的閘極電壓小於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三門檻偏壓VC與第一門檻偏壓VA皆大於記憶胞的閘極電壓時，在施予第三門檻偏壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻偏壓VA 下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
基於上述，在MLC NAND型快閃記憶體的讀取運作中，藉由第一門檻偏壓VA、第二門檻偏壓VB與第三門檻偏壓VC，每一記憶胞的儲存狀態可隨著閘極電壓越大而區分為第一儲存狀態“11”、第二儲存狀態“10”、第三儲存狀態“00”與第四儲存狀態“01”。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖10所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一門檻偏壓VA、第二門檻偏壓VB、第三門檻偏壓VC、第四門檻偏壓VD、第五門檻偏壓VE、第六門檻偏壓VF與第七門檻偏壓VG而區分為8種儲存狀態(即，第一儲存狀態“111”、第二儲存狀態“110”、第三儲存狀態“100”、第四儲存狀態“101”、第五儲存狀態“001”、第六儲存狀態“000”、第七儲存狀態“010”與第八儲存狀態“011”)。
圖11是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖5所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖11，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記 憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可 以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體252、電源管理電路254以及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106 中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖12與圖13是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組106之實體抹除單元的運作時，以“提取”、“交換”、“分組”、“輪替”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖12，記憶體控制器104(或記憶體管理電路202)會以實體程式化單元為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體抹除單元為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體程式化單元PBA(0-1)~PBA(N-K)，並且此些實體程式化單元會構成多個實體抹除單元304(0)~304(R)。實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，一個實體程式化單元為寫入資料的最小單元。每一實體程式化單元 通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，位於同一條字元線上之記憶胞的LSB會構成一個下實體程式化單元；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體程式化單元，其中寫入資料至下實體程式化單元的速度快於寫入資料至上實體程式化單元的速度。在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會將可複寫式非揮發性記憶體模組106的實體抹除單元304(0)~304(R)邏輯地分組為儲存區402、系統區404與取代區406。
邏輯上屬於儲存區402的實體抹除單元是用以儲存主機系統1000所寫入的資料。也就是說，記憶體儲存裝置100會使用分組為儲存區402的實體抹除單元來實際地儲存主機系統1000所寫入的資料。更詳細來說，記憶體控制器104(或記憶體管理電路202)會將儲存區402分組為資料區412與閒置區414，其中資料區412的實體抹除單元(亦稱為資料實體抹除單元)是已儲存資料的實體抹除單元，而閒置區414的實體抹除單元(亦稱為閒置實體抹除單元)是用以替換資料區412的實體抹除單元。因此，閒置區414的實體抹除單元為空或可使用的實體抹除單元，即無記錄資料或標記為已沒用的無效資料。也就是說，在閒置區414中的實體抹除單元已被執行抹除運作，或者當閒置區414中的實體抹除單元被提取用於儲存資料之前所提取之實體抹除單元會被執行抹除運 作。因此，閒置區414的實體抹除單元為可被使用的實體抹除單元。具體來說，當一個實體抹除單元從閒置區414中被選擇來儲存有效資料時，此實體抹除單元會被關聯至資料區412。並且，記憶體控制器104(或記憶體管理電路202)會對在資料區412中所有實體程式化單元所儲存的資料皆為無效資料的實體抹除單元執行抹除操作，並且將抹除後的實體抹除單元關聯至閒置區414，由此實體抹除單元可輪替地來儲存主機系統1000所寫入的資料。
邏輯上屬於系統區404的實體抹除單元是用以記錄系統資料，其中此系統資料包括關於記憶體晶片的製造商與型號、記憶體晶片的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區406中的實體抹除單元是替代實體抹除單元。例如，可複寫式非揮發性記憶體模組106於出廠時會預留4%的實體抹除單元作為更換使用。也就是說，當資料區412、閒置區414與系統區404中的實體抹除單元損毀時，預留於取代區406中的實體抹除單元是用以取代損壞的實體抹除單元(即，壞實體抹除單元(bad block))。因此，倘若取代區406中仍存有正常之實體抹除單元且發生實體抹除單元損毀時，記憶體控制器104會從取代區406中提取正常的實體抹除單元來更換損毀的實體抹除單元。倘若取代區406中無正常之實體抹除單元且發生實體抹除單元損毀時，則記憶體控制器104會將整個記憶體儲存裝置100宣告為寫入保護(write protect)狀態，而無法再寫入資料。
特別是，儲存區402、系統區404與取代區406之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置100的運作中，實體抹除單元關聯至儲存區402、系統區404與取代區406的分組關係會動態地變動。例如，當儲存區402中的實體抹除單元損壞而被取代區406的實體抹除單元取代時，則原本取代區406的實體抹除單元會被關聯至儲存區402。
請參照圖13，如上所述，資料區412與閒置區414的實體抹除單元是以輪替方式來儲存主機系統1000所寫入之資料。在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會配置邏輯位址LBA(0)~LBA(H)給主機系統1000以進行資料的存取。
每個邏輯位址是由數個扇區(sector)所組成。例如，在本範例實施例中，每一邏輯位址是由4個扇區所組成，例如，扇區LSA(0)~LSA(3)是屬於邏輯位址LBA(0)；扇區LSA(4)~LSA(7)是屬於邏輯位址LBA(1)；扇區LSA(8)~LSA(11)是屬於邏輯位址LBA(2)...等。但本發明不限於此，在本發明另一範例實施例中，邏輯位址亦可是由8個扇區所組成或是由16個扇區所組成。
例如，記憶體控制器104(或記憶體管理電路202)會維護邏輯位址-實體位址映射表來記錄邏輯位址與實體程式化單元之間的映射關係。也就是說，當主機系統1000欲在扇區中存取資料時，記憶體控制器104(或記憶體管理電路202)會確認此扇區所屬的邏輯位址，並且在此邏輯位址所映射的實體程式化單元中來存 取資料。
例如，當記憶體控制器104(或記憶體管理電路202)開始使用實體抹除單元304(0)來儲存主機系統1000欲寫入的資料時，不管主機系統1000是寫入那個邏輯位址，記憶體控制器104(或記憶體管理電路202)會將資料依序地寫入至實體抹除單元304(0)的實體程式化單元；而當記憶體控制器104(或記憶體管理電路202)開始使用實體抹除單元304(1)來儲存主機系統1000欲寫入的資料時，不管主機系統1000是寫入那個邏輯位址，記憶體控制器104(或記憶體管理電路202)會將資料寫入至實體抹除單元304(1)的實體程式化單元中。也就是說，當寫入主機系統1000欲寫入的資料時，記憶體控制器104(或記憶體管理電路202)會依序地使用一個實體抹除單元內的實體程式化單元來寫入資料，並且當此實體抹除單元內的實體程式化單元被使用完後才會再選擇另一個無儲存資料的實體抹除單元(即，從閒置區414中提取一個實體抹除單元)，並且在新選擇之實體抹除單元的實體程式化單元中繼續依序地寫入資料。在本範例實施例中，在記憶體控制器104(或記憶體管理電路202)將資料寫入至實體程式化單元後，記憶體控制器104(或記憶體管理電路202)會更新邏輯位址-實體位址映射表以正確地記錄邏輯位址與實體程式化單元的映射關係。
圖14是根據第一範例實施例所繪示之邏輯位址轉實體程式化單元映射表的範例。
請參照圖14，邏輯位址-實體位址映射表800包括邏輯位 址欄位802以及實體位址欄位804。邏輯位址欄位802記錄所配置的每個邏輯位址的編號並且實體位址欄位804記錄每個邏輯位址映射的實體程式化單元。在記憶體儲存裝置100為全新且未曾被用來儲存資料的狀態下，實體抹除單元304(0)~304(N)會被關聯至閒置區414，並且在邏輯位址-實體位址映射表800中記錄對應每一個邏輯位址所映射之實體程式單元的欄位會被標記為空值(例如，NULL)。
圖15是根據第一範例實施例所繪示的實體程式化單元的示意圖。在此，以實體抹除單元304(0)為例進行說明，其他實體抹除單元的結構亦可以此類推。
請參照圖15，實體抹除單元304(0)包括實體程式化單元PBA(0-0)~PBA(0-K)。例如，在本範例實施例中，K為偶整數。例如，K為256。實體程式化單元PBA(0-0)與實體程式化單元PBA(0-2)是由字元線W(0)上的記憶胞所構成；實體程式化單元PBA(0-1)與實體程式化單元PBA(0-4)是由字元線W(1)上的記憶胞所構成；實體程式化單元PBA(0-3)與實體程式化單元PBA(0-6)是由字元線W2上的記憶胞所構成；實體程式化單元PBA(0-5)與實體程式化單元PBA(0-8)是由字元線W(3)上的記憶胞所構成；並且以此類推，實體程式化單元PBA(0-(K-4))與實體程式化單元PBA(0-(K-1))是由字元線W(L-2)上的記憶胞所構成且實體程式化單元PBA(0-(K-2))與實體程式化單元PBA(0-K)是由字元線W(L-1)上的記憶胞所構成。在此，實體程式化單元PBA(0-0)、PBA(0-1)、 PBA(0-3)、PBA(0-5)、…、PBA(0-(K-4))、PBA(0-(K-2))為下實體程式化單元，而實體程式化單元PBA(0-2)、PAB(0-4)、PBA(0-6)、PBA(0-8)、…、PBA(0-(K-1))、PBA(0-K)為上實體程式化單元。
必須瞭解的是，在本發明另一範例實施例中，可複寫式非揮發性記憶體模組106亦可為TLC NAND型快閃記憶體模組或其他多階記憶胞快閃記憶體晶片。例如，可複寫式非揮發性記憶體模組106為TLC NAND型快閃記憶體模組，並每個實體抹除單元的實體程式化單元依據其存取速度可被區分為下實體程式化單元(亦稱為快速實體程式化單元)、中實體程式化單元(亦稱為中速實體程式化單元)與上實體程式化單元(亦稱為慢速實體程式化單元)。
在本範例實施例中，當寫入資料至實體抹除單元時，記憶體控制器104(或記憶體管理電路202)會將資料以實體程式化單元的大小為單位劃分為多個資訊框，依序地先將部分的資訊框程式化至此實體抹除單元以填滿此實體抹除單元的下實體程式化單元，並且之後，再依序地將剩餘的資訊框程式化至此實體抹除單元的上實體程式化單元。
圖16是根據一範例實施例所繪示之寫入資料至實體抹除單元的示意圖。為了方便說明，以下假設每個實體抹除單元是由256個實體程式化單元所組成，即，圖15中的K為256。
請參照圖16，倘若在可複寫式非揮發性記憶體模組106未儲存資料的的狀態下主機系統1000下達寫入資料至邏輯位址 LBA(0)~LBA(130)時，記憶體控制器104(或記憶體管理電路202)會根據實體程式化單元的大小(例如，8仟位元組(Kilobytes，KB))將此資料依序整理為對應邏輯位址LBA(0)~LBA(130)的資訊框DF(0)~DF(130)並且選擇實體抹除單元304(0)來寫入此些資訊框DF(0)~DF(130)。更詳細來說，記憶體控制器104(或記憶體管理電路202)會先資訊框DF(0)~DF(127)依序地程式化至實體抹除單元304(0)的下實體程式化單元PBA(0-0)、PBA(0-1)、PBA(0-3)、PBA(0-5)、…、PBA(0-(253))、PBA(0-(251))，並且之後將DF(128)~DF(130)程式化至上實體程式化單元PBA(0-2)、PBA(0-4)、PBA(0-6)。然後，記憶體控制器104(或記憶體管理電路202)會更新邏輯位址-實體位址映射表800以記錄邏輯位址LBA(0)~LBA(130)與實體程式化單元PBA(0-0)、PBA(0-1)、PBA(0-3)、PBA(0-5)、…、PBA(0-(253))、PBA(0-(251))、PBA(0-2)、PBA(0-4)、PBA(0-6)之間的映射關係。
在實體抹除單元304(0)”未”被寫滿的例子(如圖16所示)，由於同一字元線上之上下實體程式化單元皆被程式化，或者同一字元線上之上實體程式化單元未被程式化字元線而其下實體程式化單元已被程式化，故不會出現上下實體程式化單元皆已被程式化的字元線臨接上下實體程式化單元皆未被程式化的字元線。因此，減少使可複寫式非揮發性記憶體模組106處於高溫下，其所儲存的資料易因為邊緣漏電而遺失的可能性。
圖17是根據第一範例實施例所繪示的資料寫入方法的流 程圖。
請參照圖17，當欲將資料量不滿一個實體抹除單元之容量的資料寫入至可複寫式非揮發性記憶體模組106時，在步驟S1701中，此資料會根據實體程式化單元的大小被劃分為多個資訊框。值得一的是，由於欲寫入的資料的大小是小於一個實體抹除單元之容量，因此，在步驟S1701中所獲得之資訊框的數目是小於一個實體抹除單元之實體程式化單元的數目。
在步驟S1703中，此些資訊框的其中一部分會先被程式化至空的實體抹除單元以填滿此實體抹除單元的下實體程式化單元。之後，在步驟S1705中，剩餘的資訊框會被程式化至此實體抹除單元的上實體程式化單元。
第二範例實施例
第二範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第二範例實施例的記憶體控制器(或記憶體管理電路)會根據實體程式化單元PBA(0-0)、PBA(0-1)、PBA(0-2)、PBA(0-3)、…、PBA(0-(K-2))、PBA(0-(K-1))、PBA(0-(K))的排列順序來將資訊框程式化至實體抹除單元，但記憶體控制器(或記憶體管理電路)會在寫入最後一筆資訊框後將下一條字元線上的記憶胞中程式化成一輔助態樣，由此避免未寫滿之實體抹除單元上的有效資料因漏電而遺失。以下將使用第一範例實施例的元件標號來說明第二範例實施例的差異之處。
圖18是根據一範例實施例所繪示的寫入資料至實體抹除單元的示意圖。為了方便說明，以下假設每個實體抹除單元是由256個實體程式化單元所組成，即，圖15中的K為256。
請參照圖18，倘若可複寫式非揮發性記憶體模組106已被格式化成如圖8的狀態並且主機系統1000下達寫入資料至邏輯位址LBA(0)~LBA(130)時，記憶體控制器104(或記憶體管理電路202)會根據實體程式化單元的大小(例如，8仟位元組(Kilobytes，KB))將此資料依序整理為對應邏輯位址LBA(0)~LBA(130)的資訊框DF(0)~DF(130)並且選擇實體抹除單元304(0)來寫入此些資訊框DF(0)~DF(130)。更詳細來說，記憶體控制器104(或記憶體管理電路202)會將資訊框DF(0)~DF(130)依序地程式化至實體抹除單元304(0)的下實體程式化單元PBA(0-0)、PBA(0-1)、PBA(0-3)、PBA(0-5)、…、PBA(0-130)，並且之後將實體抹除單元304(0)的字元線W(64)上之記憶胞程式化成第二儲存狀態(即，“10”)。也就是說，字元線W64上之記憶胞所構成的下實體程式化單元會被寫入每個位元皆為“1”的資料0×FF並且字元線W(64)上之記憶胞所構成的上實體程式化單元會被寫入每個位元皆為“0”的資料0×00。在另一範例實施例中，亦可將字元線W(64)上之記憶胞所構成的下實體程式化單元會被寫入每個位元皆為“1”的資料0×00並且字元線W(64)上之記憶胞所構成的上實體程式化單元會被寫入每個位元皆為“0”的資料0×00，亦或字元線W64上之記憶胞所構成的下實體程式化單元會被寫入每個位元皆為“1” 的資料0×00並且字元線W(64)上之記憶胞所構成的上實體程式化單元會被寫入每個位元皆為“0”的資料0×FF，亦即，字元線W(64)上之記憶胞所儲存之資料態樣不相同於抹除後之態樣即可。
在實體抹除單元304(0)未被寫滿的例子(如圖18所示)，由於鄰近於存有有效資訊框之記憶胞的記憶胞已被程式化為一非抹除狀態，因此，既使可複寫式非揮發性記憶體模組106處於高溫下，其所儲存的資料也不易因為邊緣漏電而遺失。
必須了解的是，儘管在本範例實施例中，是將鄰近於存有有效資訊框之記憶胞的記憶胞程式化成第二儲存狀態來避免因高溫所產生的漏電，但本發明不限於此。在另一範例實施例中，亦可將鄰近於存有有效資訊框之記憶胞的記憶胞程式化成第三儲存狀態。也就是說，在本範例實施例中，鄰近於存有有效資訊框之記憶胞的記憶胞者程式化成中間儲存狀態(即，記憶胞的閘極電壓非處於最高或最低狀態)以避免有效資料因高溫而遺失。又或者，在另一範例實施例中，亦可根據最後一筆資訊框來決定程式化至下一條字元線上相對應的記憶胞中的儲存狀態。例如，以TLC NAND快閃記憶體模組為例，若儲存最後一筆資訊框的一記憶胞的儲存狀態為第一儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第一儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第二儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第一或二儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第三儲存狀態時，下一條字元線上相 對應的記憶胞中會被程式化成第二儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第四儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第二或第三儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第五儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第三儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第六儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第三或第四儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第七儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第四儲存狀態；若儲存最後一筆資訊框的一記憶胞的儲存狀態為第八儲存狀態時，下一條字元線上相對應的記憶胞中會被程式化成第四或第五儲存狀態。亦即，下一條字元線上相對應的記憶胞的儲存狀態電位可因此記憶胞被程式化而成為儲存最後一筆資訊框的一記憶胞的儲存狀態與第一儲存狀態(或抹除狀態)之中間值或不大於此中間值之電位，藉此，使得存有有效資訊框之記憶胞的記憶胞與同一實體抹除單元中儲存狀態為一抹除狀態的記憶胞間之電位不會變化太大而減少電荷補捉層之電子非因正常操作而流失的機率。
此外，值得一提的是，儘管在本範例實施中，僅在程式化資訊框至實體程式化單元過程中最後一條被施予寫入偏壓之字元線的下一條字元線上之記憶胞被程式化成第二儲存狀態，但本發明不限於此。在另一範例實施例中，記憶體控制器104(或記憶 體管理電路202)亦可將鄰接於在程式化資訊框至實體程式化單元過程中最後一條被施予寫入偏壓之字元線之後的一預定數目之字元線上的記憶胞程式化成中間儲存狀態或者將此實體抹除單元中所有未寫入資訊框的記憶胞程式化成中間儲存狀態。其中，在本範例實施例中，”鄰接”意指實體空間上或物理位址上的鄰近或接續。
再者，儘管在本範例實施中，是將鄰接於被寫入資訊框之記憶胞所對應之字元線的至少一字元線上的記憶胞程式化成中間儲存狀態來降低存有有效資訊框之記憶胞與未寫入資訊框之記憶胞之間的電位差來減少因高溫所產生的漏電，但本發明不限於此。在另一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可將鄰接於被寫入資訊框之記憶胞所對應之字元線的至少一字元線上的記憶胞程式化為相同於在程式化資訊框至實體程式化單元過程中最後一條被施予寫入偏壓之字元線上之記憶胞的儲存狀態。
必須了解的是，儘管在第二範例實施例中，可複寫式非揮發性記憶體模組106是以MLC NAND為例進行說明。然而，本發明不限於此，在可複寫式非揮發性記憶體模組106為單階記憶胞快閃記憶體模組的例子中，將被寫入有效資料的下一條字元線程式化成上述預先定義儲存狀態，亦可達到避免資料遺失的效果。
圖19是根據另一範例實施例所繪示的寫入資料至實體抹除單元的示意圖。為了方便說明，以下假設每個實體抹除單元是 由256個實體程式化單元所組成，即，圖15中的K為256。
請參照圖19，倘若可複寫式非揮發性記憶體模組106已被格式化成如圖8的狀態並且主機系統1000下達寫入資料至邏輯位址LBA(0)~LBA(130)時，記憶體控制器104(或記憶體管理電路202)會根據實體程式化單元的大小(例如，8仟位元組(Kilobytes，KB))將此資料依序整理為對應邏輯位址LBA(0)~LBA(130)的資訊框DF(0)~DF(130)並且選擇實體抹除單元304(0)來寫入此些資訊框DF(0)~DF(130)。更詳細來說，記憶體控制器104(或記憶體管理電路202)會將資訊框DF(0)~DF(130)依序地程式化至實體抹除單元304(0)的下實體程式化單元PBA(0-0)、PBA(0-1)、PBA(0-3)、PBA(0-5)、…、PBA(0-130)，並且之後將實體抹除單元304(0)的字元線W(64)上之記憶胞程式化成相同於字元線W(63)上之記憶胞的儲存狀態。也就是說，資訊框DF(129)與DF(130)會被重複寫入至字元線W(64)上之記憶胞所構成的下實體程式化單元PBA(0-131)與上實體程式化單元PBA(0-132))中。基此，由於鄰近於存有有效資訊框之記憶胞的記憶胞已被程式化，因此，既使可複寫式非揮發性記憶體模組106處於高溫下，其所儲存的資料也不會因為邊緣漏電而遺失。
必須了解的是，儘管在圖19的範例中，實體抹除單元304(0)的字元線W(64)上之記憶胞是被程式化成相同於字元線W(63)上之記憶胞的儲存狀態，但本發明不限於此。在另一範例實施例，記憶體控制器104(或記憶體管理電路202)亦可以相同於其 他字元線(例如，字元線W(0)~字元線W(62)的其中之一)上之記憶胞的儲存狀態來程式化字元線W(64)上之記憶胞。另外，在一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可將此實體抹除單元中所有未寫入資訊框的記憶胞程式化成相同於字元線W(63)上之記憶胞的儲存狀態。
圖20是根據第二範例實施例所繪示的資料寫入方法的流程圖。
請參照圖20，當欲將資料量不滿一個實體抹除單元之容量的資料寫入至可複寫式非揮發性記憶體模組106時，在步驟S2001中，此資料會根據實體程式化單元的大小被劃分為多個資訊框。值得一的是，由於欲寫入的資料的大小是小於一個實體抹除單元之容量，因此，在步驟S2001中所獲得之資訊框的數目是小於一個實體抹除單元之實體程式化單元的數目。
在步驟S2003中，此些資訊框會被依序地程式化至至少一字元線(以下稱為第一字元線)上的記憶胞所構成的實體程式化單元中。之後，在步驟S2005中，將位於鄰接於第一字元線的至少一字元線(以下稱為第二字元線)上的記憶胞程式化成輔助態樣。如上所述，第二字元線上之記憶胞會被程式化成中間儲存狀態或者相同於第一字元線之中最後一條字元線的儲存狀態。
綜上所述，本發明範例實施例的資料寫入方法、記憶體控制器與記憶體儲存裝置能夠有效地避免在一個實體抹除單元未被寫滿下而導致的資料遺失。
S2001、S2003、S2005‧‧‧資料寫入方法的步驟

Claims (25)

  1. 一種資料寫入方法，用於將一資料寫入至一實體抹除單元中，其中該實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，該些記憶胞構成多個實體程式化單元，該些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，寫入資料至該些下實體程式化單元的速度快於寫入資料至該些上實體程式化單元的速度，該資料寫入方法包括：將該資料以每一實體程式化單元為單位劃分為多筆資訊框，其中該些資訊框的數目小於該實體抹除單元的該些實體程式化單元的數目；以及先填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框，或將至少一第二字元線上的記憶胞程式化成一輔助態樣，其中該至少一第二字元線鄰接該些字元線之中的至少一第一字元線，該至少一第一字元線儲存至少部份該些資訊框並且該輔助態樣為一無效資料，其中在該實體抹除單元中，該至少一第一字元線無鄰接一第三字元線，其中該第三字元線上的記憶胞中之儲存狀態為一抹除狀態。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中每一該些記憶胞的儲存狀態包括一第一儲存狀態、一第二儲存狀態、一 第三儲存狀態與一第四儲存狀態，其中對應該第一儲存狀態的一驗證電壓小於對應該第二儲存狀態的一驗證電壓，對應該第二儲存狀態的該驗證電壓小於對應該第三儲存狀態的一驗證電壓，對應該第三儲存狀態的該驗證電壓小於對應該第四儲存狀態的一驗證電壓，其中上述將至少一第二字元線上的記憶胞程式化成該輔助態樣的步驟包括：將該些資訊框依序地寫入至該至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中；以及將該至少一第二字元線上的記憶胞程式化成該第二儲存狀態或該第三儲存狀態。
  3. 如申請專利範圍第1項所述的資料寫入方法，其中上述將至少一第二字元線上的記憶胞程式化成該輔助態樣的步驟包括：根據該至少一第一字元線上的記憶胞的儲存狀態來設定該輔助態樣；以及將該至少一第二字元線上的記憶胞程式化成該輔助態樣。
  4. 如申請專利範圍第3項所述的資料寫入方法，其中上述將該至少一第二字元線上的記憶胞程式化成該輔助態樣的步驟包括：將該至少一第二字元線上的記憶胞程式化成相同於位於該至少一第一字元線之中最後一條字元線上的記憶胞的儲存狀態。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中上述先填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框的步驟包括：將該些資訊框之中的部分資訊框寫入至該實體抹除單元中以 填滿該些下實體程式化單元；以及在該些下實體程式化單元被填滿之後將該些資訊框之中的其他資訊框寫入至該實體抹除單元的該些上實體程式化單元中。
  6. 如申請專利範圍第1項所述的資料寫入方法，其中上述將至少一第二字元線上的記憶胞程式化成該輔助態樣的步驟包括：將一亂數值程式化至該至少一第二字元線上的記憶胞。
  7. 如申請專利範圍第6項所述的資料寫入方法，其中該至少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位。
  8. 如申請專利範圍第6項所述的資料寫入方法，其中該至少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位與第一儲存狀態電位之中間值。
  9. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以將一資料寫入至該可複寫式非揮發性記憶體模組的一實體抹除單元中，其中該實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線 以及該些位元線的其中一條位元線電性連接，該些記憶胞構成多個實體程式化單元，該些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，寫入資料至該些下實體程式化單元的速度快於寫入資料至該些上實體程式化單元的速度，其中該記憶體管理電路將該資料以每一實體程式化單元為單位劃分為多筆資訊框，其中該些資訊框的數目小於該實體抹除單元的該些實體程式化單元的數目，其中該記憶體管理電路先填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框，或將至少一第二字元線程式化一輔助態樣，其中該至少一第二字元線鄰接該些字元線之中的至少一第一字元線，該至少一第一字元線儲存至少部份該些資訊框並且該輔助態樣為一無效資料，其中在該實體抹除單元中，該至少一第一字元線無鄰接一第三字元線，其中該第三字元線上的記憶胞中之儲存狀態為一抹除狀態。
  10. 如申請專利範圍第9項所述的記憶體控制器，其中每一該些記憶胞的儲存狀態包括一第一儲存狀態、一第二儲存狀態、一第三儲存狀態與一第四儲存狀態，其中對應該第一儲存狀態的一驗證電壓小於對應該第二儲存狀態的一驗證電壓，對應該第二儲存狀態的該驗證電壓小於對應該第三儲存狀態的一驗證電壓，對應該第三儲存狀態的該驗證電壓小於對應該第四儲存狀態的一驗證電壓，其中在將該至少一第二字元線程式化成該輔助態樣的運作 中，該記憶體管理電路將該些資訊框依序地寫入至該至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中並且將該至少一第二字元線上的記憶胞程式化成該第二儲存狀態或該第三儲存狀態。
  11. 如申請專利範圍第9項所述的記憶體控制器，其中該記憶體管理電路根據該至少一第一字元線上的記憶胞的儲存狀態來設定該輔助態樣。
  12. 如申請專利範圍第11項所述的記憶體控制器，其中該輔助態樣為相同於位於該至少一第一字元線之中一最後一條字元線上的記憶胞的儲存狀態。
  13. 如申請專利範圍第9項所述的記憶體控制器，其中在先將填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框的運作中，該記憶體管理電路將該些資訊框之中的部分資訊框寫入至該實體抹除單元中以填滿該些下實體程式化單元，並且在該些下實體程式化單元被填滿之後將該些資訊框之中的其他資訊框寫入至該實體抹除單元的該些上實體程式化單元中。
  14. 如申請專利範圍第9項所述的記憶體控制器，其中在上述將至少一第二字元線上的記憶胞程式化成該輔助態樣的運作中，該記憶體管理電路將一亂數值程式化至該至少一第二字元線上的記憶胞。
  15. 如申請專利範圍第9項所述的記憶體控制器，其中該至 少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位。
  16. 如申請專利範圍第9項所述的記憶體控制器，其中該至少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位與第一儲存狀態電位之中間值。
  17. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，並且用以將一資料寫入至該可複寫式非揮發性記憶體模組的一實體抹除單元中，其中該實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，該些記憶胞構成多個實體程式化單元，該些實體程式化單元包括多個下實體程式化單元與多個上實體程式化單元，寫入資料至該些下實體程式化單元的速度快於寫入資料至該些上實體程式化單元的速度，其中該記憶體控制器將該資料以每一實體程式化單元為單位劃分為多筆資訊框，其中該些資訊框的數目小於該實體抹除單元的該些實體程式化單元的數目，其中該記憶體控制器將該些資訊框依序地寫入至該實體抹除 單元的該些字元線之中的至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中，其中該記憶體控制器先將填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框，或將至少一第二字元線上的記憶胞程式化成一輔助態樣，其中該至少一第二字元線鄰接該些字元線之中的至少一第一字元線，該至少一第一字元線儲存至少部分該些資訊框並且該輔助態樣為一無效資料，其中在該實體抹除單元中，該至少一第一字元線無鄰接一第三字元線，其中該第三字元線上的記憶胞中之儲存狀態為一抹除狀態。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中每一該些記憶胞的儲存狀態包括一第一儲存狀態、一第二儲存狀態、一第三儲存狀態與一第四儲存狀態，其中對應該第一儲存狀態的一驗證電壓小於對應該第二儲存狀態的一驗證電壓，對應該第二儲存狀態的該驗證電壓小於對應該第三儲存狀態的一驗證電壓，對應該第三儲存狀態的該驗證電壓小於對應該第四儲存狀態的一驗證電壓，其中在將至少一第二字元線上的記憶胞程式化成該輔助態樣的運作中該記憶體控制器將該些資訊框依序地寫入至該至少一第一字元線上的記憶胞所構成的至少一實體程式化單元中並且將該至少一第二字元線上的記憶胞程式化成該第二儲存狀態或該第三儲存狀態。
  19. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該 記憶體控制器根據該至少一第一字元線上的記憶胞的儲存狀態來設定該輔助態樣。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該輔助態樣為相同於位於該至少一第一字元線之中的最後一條字元線上的記憶胞的儲存狀態。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中其中在先將填滿該些下實體程式化單元後再使用該些上實體程式化單元來寫入該些資訊框的運作中，該記憶體控制器將該些資訊框之中的部分資訊框寫入至該實體抹除單元中以填滿該些下實體程式化單元，並且在該些下實體程式化單元被填滿之後將該些資訊框之中的其他資訊框寫入至該實體抹除單元的該些上實體程式化單元中。
  22. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在上述將至少一第二字元線上的記憶胞程式化成該輔助態樣的運作中，該記憶體控制器將一亂數值程式化至該至少一第二字元線上的記憶胞。
  23. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該至少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位。
  24. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該至少一第二字元線上各記憶胞的儲存狀態電位不大於該至少一第一字元線上相對應之記憶胞的儲存狀態電位與第一儲存狀態電位 之中間值。
  25. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個實體抹除單元中，其中每一該些實體抹除單元包括多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，該些記憶胞構成多個實體程式化單元；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組；其中該些實體抹除單元之中的其中一個實體抹除單元的一第二字元線儲存一無效資料，該無效資料相同於鄰接於該第二字元線的一第一字元線上的有效資料或者該無效資料為一非抹除狀態。
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