CN108959109A - 数据读取方法、存储器控制电路单元与存储器存储装置 - Google Patents

数据读取方法、存储器控制电路单元与存储器存储装置 Download PDF

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CN108959109A CN201710384187.3A CN201710384187A CN108959109A CN 108959109 A CN108959109 A CN 108959109A CN 201710384187 A CN201710384187 A CN 201710384187A CN 108959109 A CN108959109 A CN 108959109A
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Abstract

本发明提供一种用于可复写式非易失性存储器模块的数据读取方法，包括接收指示从多个逻辑地址读取数据的读取指令；选取所述逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所选取的逻辑地址包括映射至第一实体程序化单元的第一逻辑地址与映射至第二实体程序化单元的第二逻辑地址，其中预定条件包括第一实体程序化单元属于第一平面，第二实体程序化单元属于第二平面，第一平面与第二平面不同且属于同一晶粒，且第一实体程序化单元的第一地址索引值与第二实体程序化单元的第二地址索引值不同；以及平行地读取属于所选取的逻辑地址的数据。本发明另提供一种存储器控制电路单元及存储器存储装置。

Description

数据读取方法、存储器控制电路单元与存储器存储装置
技术领域
本发明涉及一种数据读取方法，尤其涉及一种可复写式非易失性存储器模块的数据读取方法、存储器控制电路单元与存储器存储装置。
背景技术
数码相机、手机与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，非常适合作为各种可携式电子产品的存储媒体而设置在各种可携式电子产品中。
一般来说，在配置了具有多个晶粒(die)或多个平面(plane)的可复写式非易失性存储器模块的存储装置中，存储器控制器可使用多平面(multi-plane)存取操作来加快数据的存取速度。例如，存储器控制器可通过多平面读取操作而同时对属于不同晶粒或属于不同平面的多个实体程序化单元下达读取指令以同时读取存储在上述的多个实体程序化单元中的数据。
然而，传统上，存储器控制器只能在要执行循序读取(sequential read)时才能使用多平面读取操作来同时读取存储在属于不同平面的多个实体程序化单元中的数据。也就是说，只有在欲读取的多个实体程序化单元在其所属的平面中的位置彼此相同的情况下才能执行多平面读取操作。基于此限制，存储器控制器便无法使用多平面读取操作来加快随机读取的读取速度，以致于多平面读取操作的效果非常差。
发明内容
本发明提供一种数据读取方法、存储器控制电路单元与存储器存储装置，可提升对应随机读取操作的读取速度。
本发明的一范例实施例提出一种用于可复写式非易失性存储器模块的数据读取方法。所述可复写式非易失性存储器模块具有至少一晶粒、多个平面与多个实体程序化单元。本数据读取方法包括从主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据。再者，本数据读取方法也包括选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面中的第一平面，所述第二实体程序化单元属于所述多个平面中的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同。此外，本数据读取方法还包括执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
在本发明的一范例实施例中，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址。所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件还包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
在本发明的一范例实施例中，所述数据读取方法还包括：根据预定规则决定所述多个逻辑地址的读取顺序；以及根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作。所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。上述的根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的步骤包括：根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。上述的根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的步骤包括：根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个实体程序化单元被区分为第一使用区域与第二使用区域，其中属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化，其中所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
在本发明的一范例实施例中，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
在本发明的一范例实施例中，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元。所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元，其中所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
在本发明的一范例实施例中，上述的执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的步骤包括：发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
本发明的一范例实施例提出一种用于控制可复写式非易失性存储器模块的存储器控制电路单元。所述可复写式非易失性存储器模块具有至少一晶粒、多个平面与多个实体程序化单元。所述存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以从所述主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据。所述存储器管理电路还用以选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面中的第一平面，所述第二实体程序化单元属于所述多个平面中的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同。所述存储器管理电路还用以执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
在本发明的一范例实施例中，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址，所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件还包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，并且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
在本发明的一范例实施例中，所述存储器管理电路还用以根据预定规则决定所述多个逻辑地址的读取顺序，并且根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作。所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。所述存储器管理电路根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。所述存储器管理电路根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个实体程序化单元被区分为第一使用区域与第二使用区域。属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化。所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
在本发明的一范例实施例中，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
在本发明的一范例实施例中，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元。所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元。所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
在本发明的一范例实施例中，所述存储器管理电路执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的操作包括：发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
本发明的一范例实施例提出一种存储器存储装置。所述存储器存储装置包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块具有多个晶粒、多个平面与多个实体程序化单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以从所述主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据。所述存储器控制电路单元还用以选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面中的第一平面，所述第二实体程序化单元属于所述多个平面中的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同。所述存储器控制电路单元还用以执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
在本发明的一范例实施例中，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址，所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件还包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，并且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
在本发明的一范例实施例中，所述存储器控制电路单元还用以根据预定规则决定所述多个逻辑地址的读取顺序，并且根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作。所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。所述存储器控制电路单元根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
在本发明的一范例实施例中，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址。所述存储器控制电路单元根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
在本发明的一范例实施例中，所述多个实体程序化单元被区分为第一使用区域与第二使用区域。属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化。所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
在本发明的一范例实施例中，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
在本发明的一范例实施例中，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元。所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元。所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
在本发明的一范例实施例中，所述存储器控制电路单元执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的操作包括：发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
基于上述，本发明可选取属于不同平面但属于同一晶粒的多个实体程序化单元来执行多平面读取操作，并且此些实体程序化单元对应不同的地址偏移值。因此，存储在对应随机读取操作的实体程序化单元中的数据可使用多平面读取操作而同时地被读取。基此，可加快对应随机读取的数据的读取速度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依据一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是依据另一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图3是依据另一范例实施例所显示的主机系统与存储器存储装置的示意图；
图4A是依据本发明的一范例实施例所显示的存储器存储装置的概要方块图；
图4B是依据一范例实施例所显示的存储器控制电路单元连接可复写式非易失性存储器模块的示意图；
图5是依据本发明的一范例实施例所显示的可复写式非易失性存储器模块的概要方块图；
图6是依据本发明的一范例实施例所显示的存储单元阵列的示意图；
图7是依据本发明的一范例实施例所显示的存储器控制电路单元的概要方块图；
图8是依据本发明的一范例实施例所显示的管理可复写式非易失性存储器模块的示意图；
图9是依据本发明的一范例实施例所显示的对应读取指令的实体程序化单元的示意图；
图10是依据本发明的一范例实施例所显示的数据读取方法的流程图。
附图标号说明：
10：存储器存储装置
11：主机系统
12：输入/输出(I/O)装置
110：系统总线
111：处理器
112：随机存取存储器(RAM)
113：只读存储器(ROM)
114：数据传输接口
20：主机板
201：随身盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位系统模块
206：网络接口卡
207：无线传输装置
208：键盘
209：荧幕
210：喇叭
30：存储器存储装置
31：主机系统
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
408：通道
D0：晶粒
P0、P1、P2、P3：平面
412：存储单元阵列
414：字元线控制电路
416：位元线控制电路
418：行解码器
420：数据输入/输出缓冲器
422：控制电路
432：存储单元
434：位元线
436：字元线
438：共用源极线
442、444：晶体管
502：存储器管理电路
504：主机接口
506：存储器接口
508：缓冲存储器
510：电源管理电路
512：错误检查与校正电路
601：存储区
602：替换区
610(0)～610(A)、610(A+1)～610(B)：实体单元
612(0)～612(C)：逻辑单元
710、720、730、740、750、760：实体抹除单元
711、712、721、731、741、751、761：实体程序化单元
S1001：从主机系统接收至少一读取指令，其中至少一读取指令指示读取属于多个逻辑地址的数据的步骤
S1003：选取此些逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，第一逻辑地址映射至第一实体程序化单元，第二逻辑地址映射至第二实体程序化单元，其中预定条件包括第一实体程序化单元属于第一平面，第二实体程序化单元属于第二平面，第一平面不同于第二平面，第一平面与第二平面属于同一晶粒，且对应第一实体程序化单元的第一地址索引值与对应第二实体程序化单元的第二地址索引值不同的步骤
S1005：执行对应所选取的逻辑地址的读取操作以平行地读取属于所选取的逻辑地址的数据的步骤
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是依据一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图，并且图2是依据另一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是依据另一范例实施例所显示的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4A是依据一范例实施例所显示的存储器存储装置的概要方块图。
请参照图4A，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于安全数码(Secure Digital,SD)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准、并列先进附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra HighSpeed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、嵌入式多芯片封装(embedded Multi Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated DeviceElectronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。
存储器控制电路单元404用以执行以硬件型式或韧体型式实作的多个逻辑闸或控制指令，并且依据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。在本范例实施例中，可复写式非易失性存储器模块406为三阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据位元的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406亦可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据位元的快闪存储器模块)、单阶存储单元(Single Level Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据位元的快闪存储器模块)或其他具有相同特性的存储器模块。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。例如，同一条字元线上的存储单元会组成一或多个实体程序化单元。倘若每一个存储单元可存储2个以上的数据位元，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。举例而言，SLC NAND型快闪存储器的每个存储单元可存储1个位元的数据，因此，在SLC NAND型快闪存储器中，排列在同一条字元线上的数个存储单元是对应一个实体程序化单元。相对于SLC NAND型快闪存储器来说，MLC NAND型快闪存储器的每个存储单元可存储2个位元的数据，其中每一个存储状态(即，“11”、“10”、“01”与“00”)包括最低有效位元(Least Significant Bit,LSB)以及最高有效位元(Most Significant Bit,MSB)。例如，存储状态中从左侧算起的第1个位元的值为LSB，而从左侧算起的第2个位元的值为MSB。因此，排列在同一条字元线上的数个存储单元可组成2个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元(low physical programmingunit)，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元(upperphysical programming unit)。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
类似地，在TLC NAND型快闪存储器中，每个存储单元可存储3个位元的数据，其中每一个存储状态(即，“111”、“110”、“101”、“100”、“011”、“010”、“001”与“000”)包括左侧算起的第1个位元的LSB、从左侧算起的第2个位元的中间有效位元(Center SignificantBit,CSB)以及从左侧算起的第3个位元的MSB。因此，排列在同一条字元线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储使用者数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512位元组(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
在本范例实施例中，可复写式非易失性存储器模块406具有多个平面(plane)，并且每一个平面属于一个晶粒(die)。在一范例实施例中，平面的数目可大于晶粒的数目。也就是说，两个或两个以上的平面可属于一个晶粒。可复写式非易失性存储器模块406中的每一个实体抹除单元是属于一个平面。每一个平面可包括多个实体抹除单元与多个实体程序化单元。
图4B是依据一范例实施例所显示的存储器控制电路单元连接可复写式非易失性存储器模块的示意图。
请参照图4B，可复写式非易失性存储器模块406具有一个晶粒D0，且晶粒D0包括四个平面P0～P3。平面P0～P3中的每一个平面具有多个实体抹除单元，并且每一个实体抹除单元具有多个实体程序化单元。
在本范例实施例中，晶粒D0是通过一个芯片致能(chip enable)接脚连接至存储器控制电路单元404。存储器控制电路单元404可发送致能信号至晶粒D0的芯片致能接脚来致能晶粒D0。当晶粒D0被致能之后，存储器控制电路单元404与晶粒D0之间可通过一个通道408(例如，数据总线)来传递数据。也就是说，属于一个晶粒D0的平面P0～P3的实体程序化单元是经由通道408来存取，并且存储在平面P0～P3中的数据可使用多平面存取操作而经由通道408来平行地读取。
然而，在具有多个晶粒的例子中，存储器控制电路单元404也可通过一个致能信号来同时致能多个晶粒，或者通过多个致能信号来分别致能多个晶粒。并且，存储在不同的晶粒中的数据可经由不同的通道来存取。以图4B为例，假设平面P0与平面P1属于一个晶粒，而平面P2与平面P3属于另一个晶粒。存储在平面P0与平面P1的数据可经由一个通道来存取，而存储在平面P2中与平面P3的数据经由另一个通道来存取。
图5是依据本发明的一范例实施例所显示的可复写式非易失性存储器模块的概要方块图。图6是依据本发明的一范例实施例所显示的存储单元阵列的示意图。
请参照图5，可复写式非易失性存储器模块406包括存储单元阵列412、字元线控制电路414、位元线控制电路416、行解码器(column decoder)418、数据输入/输出缓冲器420与控制电路422。
在本范例实施例中，存储单元阵列412可包括用以存储数据的多个存储单元432、多个选择闸漏极(select gate drain,SGD)晶体管442与多个选择闸源极(select gatesource,SGS)晶体管444、以及连接此些存储单元的多条位元线434、多条字元线436、与共用源极线438(如图6所示)。存储单元432是以阵列方式(或立体堆叠的方式)配置在位元线434与字元线436的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路422会控制字元线控制电路414、位元线控制电路416、行解码器418、数据输入/输出缓冲器420来写入数据至存储单元阵列412或从存储单元阵列412中读取数据，其中字元线控制电路414用以控制施予至字元线436的电压，位元线控制电路416用以控制施予至位元线434的电压，行解码器418依据指令中的列地址以选择对应的位元线，并且数据输入/输出缓冲器420用以暂存数据。
可复写式非易失性存储器模块406中的每一个存储单元是以临界电压的改变来存储一或多个位元。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序亦称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列412的每一个存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的一或多个位元。
图7是依据一范例实施例所显示的存储器控制电路单元的概要方块图。
请参照图7，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路502的控制指令是以韧体型式来实作。例如，存储器管理电路502具有微处理器单元(未显示)与只读存储器(未显示)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。
主机接口504是连接至存储器管理电路502并且用以连接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。
缓冲存储器508是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
电源管理电路510是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
错误检查与校正电路512是连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。例如，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路512会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。
以下描述存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512所执行的操作，亦可参考为由存储器控制电路单元404所执行。
图8是依据本发明的一范例实施例所显示的管理可复写式非易失性存储器模块的示意图。
请参照图8，存储器管理电路502会将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。
在本范例实施例中，存储器管理电路502会将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。
当主机系统11欲读取存储在可复写式非易失性存储器模块406的数据时，主机系统11会传送一或多个读取指令。存储器管理电路502可将从主机系统11所接收的读取指令暂存在缓冲存储器508中。例如，存储器管理电路502可建立一个指令伫列(command queue)来存储所接收的读取指令。此些读取指令会指示读取多个逻辑地址，而存储器管理电路502会根据此些逻辑地址执行读取操作。在本范例实施例中，一个读取指令会指示一个逻辑地址，并且一个逻辑地址可映射一个实体程序化单元。然而，在其他的范例实施例中，一个读取指令也可指示读取多个逻辑地址。换句话说，主机系统11可传送一个读取指令来指示读取存储在可复写式非易失性存储器模块406的多个实体程序化单元中的多笔数据。
在一范例实施例中，在根据读取指令指示的逻辑地址执行读取操作之前，存储器管理电路502会根据预定规则来决定对应此些逻辑地址的读取顺序。在一范例实施例中，预定规则是根据可复写式非易失性存储器模块406的晶粒与平面来设定。例如，根据预定规则，存储器管理电路502可优先执行对应至一个晶粒的逻辑地址的读取操作，再执行对应至另一个晶粒的逻辑地址的读取操作。或者，根据预定规则，存储器管理电路502可优先执行对应至不同平面的逻辑地址的读取操作。或者，根据预定规则，存储器管理电路502可优先执行可平行地读取的数据的读取操作，再执行不可平行地读取的数据的读取操作。或者，根据预定规则，存储器管理电路502可优先执行不可平行地读取的数据的读取操作，再执行可平行地读取的数据的读取操作。
在另一范例实施例中，可复写式非易失性存储器模块406的实体抹除单元还可被区分为属于第一使用区域的实体抹除单元与属于第二使用区域的实体抹除单元。也就是说，可复写式非易失性存储器模块406的实体程序化单元可被区分为属于第一使用区域的实体程序化单元与属于第二使用区域的实体程序化单元。属于第一使用区域的实体程序化单元是以第一程序化模式来程序化，而属于第二使用区域的实体程序化单元是以第二程序化模式来程序化。换句话说，存储在属于第一使用区域的实体程序化单元中的数据是以第一程序化模式被程序化，而存储在属于第二使用区域的实体程序化单元中的数据是以第二程序化模式被程序化。在此范例实施例中，预定规则还可根据可复写式非易失性存储器模块406的第一使用区域与第二使用区域来设定。例如，根据预定规则，存储器管理电路502可优先执行对应至第一使用区域的逻辑地址的读取操作，再执行对应至第二使用区域的逻辑地址的读取操作。
在本范例实施例中，以第一程序化模式来程序化的存储单元可存储第一数目的位元的数据，而以第二程序化模式来程序化的存储单元可存储第二数目的位元的数据，其中第二数目大于第一数目。举例而言，第一程序化模式可为单阶存储单元(SLC)程序化模式，第二程序化模式可为三阶存储单元(TLC)程序化模式或多阶存储单元(MLC)程序化模式。在SLC程序化模式中，一个存储单元可存储一个位元的数据。在MLC程序化模式中，一个存储单元可存储两个位元的数据。在TLC程序化模式中，一个存储单元可存储三个位元的数据。然而，本发明不以此为限。第一数目也可大于第二数目。在此情况下，第一程序化模式可为TLC程序化模式或MLC程序化模式，第二程序化模式可为SLC程序化模式。
此外，在另一范例实施例中，存储在实体程序化单元中的数据具有对应的优先等级。在此范例实施例中，预定规则还可根据数据的优先等级来设定，并且存储器管理电路502会优先执行优先等级较高的数据的读取操作。数据的优先等级可根据数据的属性或是数据的存储区域来决定。数据的属性可为数据的重要性、数据的更新频率或数据的种类(例如，系统数据)等。例如，重要性高的数据的优先等级高于重要性低的数据的优先等级。更新频率高的数据的优先等级高于更新频率低的数据。系统数据具有最高的优先等级。数据的存储区域可为上述依程序化模式所区分的第一使用区域与第二使用区域。例如，属于第一使用区域的数据(也就是以SLC程序化模式程序化的数据)为重要性较高的数据，因而具有较高的优先等级。属于第二使用区域的数据(也就是以MLC程序化模式或TLC程序化模式程序化的数据)属于重要性较低的数据，因而具有较低的优先等级。
简单来说，预定规则可根据可复写式非易失性存储器模块406的晶粒、平面、使用区域、数据为可平行地读取的数据或不可平行地读取的数据、或数据的优先等级来设定。存储器管理电路502可根据预定规则来决定来自于主机系统11的读取指令所指示的多个逻辑地址的读取顺序，并且依据读取顺序执行对应此些逻辑地址的一个或多个读取操作。此外，存储器管理电路502是根据一预定条件从上述的多个逻辑地址中选取对应可平行读取的数据的逻辑地址来执行平行读取操作。换句话说，对应此些逻辑地址的一个或多个读取操作会包括对应符合预定条件的逻辑地址的平行读取操作。在一范例实施例中，预定条件包括所选取的多个逻辑地址所映射的多个实体程序化单元分别属于不同的多个平面，此些平面属于同一晶粒，并且此些实体程序化单元的地址索引值彼此不同。在另一范例实施例中，预定条件还包括此些实体程序化单元属于相同的使用区域。
图9是依据本发明的一范例实施例所显示的对应读取指令的实体程序化单元的示意图。图9中的可复写式非易失性存储器模块406的架构与图4B的可复写式非易失性存储器模块406的架构相同。需注意的是，图9中各实体抹除单元与各实体程序化单元的位置仅为示意，并非用以限制其在可复写式非易失性存储器模块406中实际的位置。以下将基于图9来说明本发明的数据读取方法。
请参照图9，可复写式非易失性存储器模块406包括晶粒D0，且晶粒D0包括平面P0～P3。存储器管理电路502是经由一个通道来存取存储在晶粒D0中的数据。实体抹除单元710与实体抹除单元750属于平面P0；实体抹除单元720与实体抹除单元760属于平面P1；实体抹除单元730属于平面P2；实体抹除单元740属于平面P3。实体程序化单元711与实体程序化单元712属于实体抹除单元710；实体程序化单元721属于实体抹除单元720；实体程序化单元731属于实体抹除单元730；实体程序化单元741属于实体抹除单元740；实体程序化单元751属于实体抹除单元750；实体程序化单元761属于实体抹除单元760。
假设存储器管理电路502从主机系统11接收多个读取指令，并且此些读取指令指示从多个逻辑地址读取数据。存储器管理电路502会根据预定规则决定对应此些逻辑地址的读取顺序。此外，存储器管理电路502也会从此些逻辑地址中选取符合预定条件的多个逻辑地址。举例而言，属于此些逻辑地址的数据包括符合预定条件的多个逻辑地址与不符合预定条件的至少一逻辑地址。存储器管理电路502会根据此些逻辑地址所映射的多个实体程序化单元来选取符合预定条件的多个逻辑地址。在本范例实施例中，符合预定条件的多个逻辑地址所映射的多个实体程序化单元中的数据可被平行地读取。之后，存储器管理电路502可优先地执行对应符合预定条件的逻辑地址的数据以平行地读取符合预定条件的逻辑地址所映射的的实体程序化单元中的数据。存储在此些所选取的逻辑地址所映射的实体程序化单元中的数据可通过一个多平面读取操作而同时被读取。
在本范例实施例中，存储器管理电路502使用多平面读取操作而可经由一个通道来平行地读取存储在晶粒D0的不同平面的多个实体程序化单元中的数据。在执行多平面读取操作时，存储器管理电路502会先发送地址指令至可复写式非易失性存储器模块406，此地址指令可只包括要平行地读取的多个实体程序化单元的列地址。接着，存储器管理电路502会再发送读取作动指令至可复写式非易失性存储器模块406，以指示根据地址指令执行读取操作。之后，存储器管理电路502可再次发送地址指令至可复写式非易失性存储器模块406，此地址指令可只包括此些要平行地读取的多个实体程序化单元的行地址。之后，存储器管理电路502会再发送读取作动指令至可复写式非易失性存储器模块406，以指示根据此些要平行地读取的多个实体程序化单元的行地址执行读取操作。
在一范例实施例中，存储器管理电路502会选取属于同一个晶粒的不同平面的多个实体程序化单元以选取出符合预定条件的逻辑地址。以图9为例，假设来自于主机系统11的读取指令依序指示的多个逻辑地址分别映射至实体程序化单元711、实体程序化单元712、实体程序化单元731、实体程序化单元721、实体程序化单元741与实体程序化单元751。如图9所示，实体程序化单元711属于平面P0，实体程序化单元721属于平面P1，实体程序化单元731属于平面P2并且实体程序化单元741属于平面P3。因此，存储器管理电路502会选取实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741来执行多平面读取操作。
当存储器管理电路502根据此些读取指令执行读取操作时，存储器管理电路502会优先地执行多平面读取操作。在一个晶粒包括四个平面的例子中，存储器管理电路502执行的多平面读取操作可为四平面读取操作。例如，存储器管理电路502可执行一个四平面读取操作而平行地读取存储在实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741中的数据。
值得一提的是，虽然在本范例实施例中，可复写式非易失性存储器模块406的一个晶粒包括四个平面，但是本发明并不限于此。然而，在另一范例实施例中，可复写式非易失性存储器模块406的一个晶粒也可包括其他数目的平面，例如，一个晶粒包括两个平面。
以图9为例，假设晶粒D0仅包括平面P0与P1。假设来自于主机系统11的读取指令依序指示的多个逻辑地址分别映射至实体程序化单元711、实体程序化单元712、实体程序化单元731、实体程序化单元721、实体程序化单元741与实体程序化单元751。存储器管理电路502会选取实体程序化单元711与实体程序化单元721来执行一个多平面读取操作以执行映射至实体程序化单元711与实体程序化单元721的逻辑地址的读取操作，并且选取实体程序化单元731与实体程序化单元741来执行另一多平面读取操作以执行映射至实体程序化单元731与实体程序化单元741的逻辑地址的读取操作。在此情况下，存储器管理电路502执行的多平面读取操作可为两平面读取操作。例如，存储器管理电路502可执行一个两平面读取操作而平行地读取存储在实体程序化单元711与实体程序化单元721中的数据，并且执行另一个两平面读取操作而平行地读取存储在实体程序化单元731与实体程序化单元741中的数据。
在完成多平面读取操作之后，存储器管理电路502可对其余的实体程序化单元(例如实体程序化单元712与实体程序化单元751)执行读取操作。在一范例实施例中，在完成对实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741的四平面读取操作之后，存储器管理电路502会分别地读取存储在实体程序化单元712与实体程序化单元751的数据。映射至实体程序化单元712与实体程序化单元751的逻辑地址即为不符合预定条件的逻辑地址。存储器管理电路502可根据读取指令指示的顺序来依序地读取存储在实体程序化单元712与实体程序化单元751中的数据。在另一范例实施例中，在完成对实体程序化单元711与实体程序化单元721的两平面读取操作之后，存储器管理电路502会分别地读取存储在实体程序化单元712与实体程序化单元751的数据。之后，存储器管理电路502可再执行实体程序化单元731与实体程序化单元741的两平面读取操作。或者，在完成对实体程序化单元711与实体程序化单元721的两平面读取操作以及实体程序化单元731与实体程序化单元741的两平面读取操作之后，存储器管理电路502再分别地读取存储在实体程序化单元712与实体程序化单元751的数据。
换句话说，存储器管理电路502可先读取可平行地读取的数据(也就是对应符合预定条件的逻辑地址的数据)，再分别地读取的数据(也就是对应不符合预定条件的逻辑地址的数据)。然而，本发明并不以此为限。在其他的范例实施例中，存储器管理电路502也可先分别地读取不符合预定条件的逻辑地址不可平行地读取的数据，再读取可平行地读取的数据。
特别的是，在本发明中，可通过一个多平面读取操作来平行地读取数据的多个实体程序化单元可具有不同的地址索引值。也就是说，符合预定条件的逻辑地址所映射的实体程序化单元可具有不同的地址索引值。一个实体程序化单元的地址索引值可用以指示此实体程序化单元的起始地址相对于一特定地址的偏移量。此特定地址可以是一个实体程序化单元所属的实体抹除单元的起始地址。地址索引值可以预定标记或偏移量来表示。在本范例实施例中，假设实体程序化单元711为实体抹除单元710中的第i个实体程序化单元，则实体程序化单元711的预定标记可为i，而实体程序化单元711的偏移量可为一个实体程序化单元的大小乘以i。因此，根据地址索引值，实体程序化单元711被识别为实体抹除单元710中的第i个实体程序化单元，而实体程序化单元721被识别为实体抹除单元720中的第j个实体程序化单元，并且i可不等于j。类似地，根据地址索引值，实体程序化单元731可被识别为实体抹除单元730中的第m个实体程序化单元，而实体程序化单元741可被识别为实体抹除单元740中的第n个实体程序化单元，并且m可不等于n。
在另一范例实施例中，可复写式非易失性存储器模块406的实体抹除单元还被区分为属于第一使用区域的实体抹除单元与属于第二使用区域的实体抹除单元。在此范例实施例中，符合预定条件的逻辑地址所映射的实体程序化单元属于相同的使用区域。也就是说，存储器管理电路502会找出属于不同平面并且属于相同的使用区域(例如第一使用区域或第二使用区域)的多个实体程序化单元，并且平行地读取存储在此些实体程序化单元的数据。
更详细地说，存储器管理电路502会选取属于不同平面并且属于相同的使用区域的多个实体程序化单元来执行多平面读取操作，此些实体程序化单元可包括具有不同的地址索引值的实体程序化单元。属于相同的使用区域的实体程序化单元亦即以相同的程序化模式来程序化的实体程序化单元。
在一范例实施例中，假设平面P0～P3属于同一个晶粒，并且来自于主机系统11的读取指令依序指示的多个逻辑地址分别映射至实体抹除单元710的实体程序化单元711、实体抹除单元730的实体程序化单元731、实体抹除单元720的实体程序化单元721与实体抹除单元740的实体程序化单元741。实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741属于不同平面并且都属于第一使用区域(或第二使用区域)。存储器管理电路502会选取实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741来执行多平面读取操作。因此，在执行读取操作时，存储器管理电路502会执行一个四平面读取操作而平行地读取存储在实体程序化单元711、实体程序化单元721、实体程序化单元731与实体程序化单元741中的数据。
在另一范例实施例中，假设平面P0与平面P1属于一个晶粒，而平面P2与平面P3属于另一个晶粒，并且来自于主机系统11的读取指令依序指示的多个逻辑地址分别映射至实体抹除单元720的实体程序化单元721、实体抹除单元760的实体程序化单元761、实体抹除单元710的实体程序化单元711与实体抹除单元750的实体程序化单元751。实体程序化单元721与实体程序化单元751属于同一个晶粒的不同平面并且都属于第一使用区域。实体程序化单元711与实体程序化单元761属于同一个晶粒的不同平面并且都属于第二使用区域。存储器管理电路502会选取实体程序化单元721与实体程序化单元751来执行多平面读取操作。此外，存储器管理电路502会选取实体程序化单元761与实体程序化单元711来执行多平面读取操作。因此，存储器管理电路502可执行一个两平面读取操作而平行地读取存储在实体程序化单元721与实体程序化单元751中的数据。存储器管理电路502还可执行另一个两平面读取操作而平行地读取存储在实体程序化单元711与实体程序化单元761中的数据。特别的是，实体程序化单元711的地址索引值可不同于实体程序化单元761的地址索引值，而且实体程序化单元721的地址索引值可不同于实体程序化单元751的地址索引值。
在另一范例实施例中，假设来自于主机系统11的读取指令依序指示的多个逻辑地址分别映射至实体抹除单元710的实体程序化单元711与实体抹除单元720的实体程序化单元721。实体程序化单元711属于第一使用区域，而实体程序化单元721属于第二使用区域。存储器管理电路502会分别地读取存储在实体程序化单元711中的数据与存储在实体程序化单元721中的数据。也就是说，由于实体程序化单元711的程序化模式不同于实体程序化单元721的程序化模式，因此，即使实体程序化单元711与实体程序化单元721属于同一个晶粒的不同平面，存储器管理电路502也不会选取实体程序化单元711与实体程序化单元721来执行多平面读取操作。
图10是依据本发明的一范例实施例所显示的数据读取方法的流程图。
请参照图10，在步骤S1001中，存储器管理电路502从主机系统11接收至少一读取指令，其中至少一读取指令指示读取属于多个逻辑地址的数据。
接着，在步骤S1003中，存储器管理电路502会选取此些逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，第一逻辑地址映射至第一实体程序化单元，第二逻辑地址映射至第二实体程序化单元，其中预定条件包括第一实体程序化单元属于第一平面，第二实体程序化单元属于第二平面，第一平面不同于第二平面，第一平面与第二平面属于同一晶粒，且对应第一实体程序化单元的第一地址索引值与对应第二实体程序化单元的第二地址索引值不同。在一范例实施例中，第一实体程序化单元与第二实体程序化单元是以相同的程序化模式被程序化而属于相同的使用区域。
在步骤S1005中，存储器管理电路502会执行对应所选取的逻辑地址的读取操作以平行地读取属于所选取的逻辑地址的数据。换句话说，存储器管理电路502可使用一个多平面读取操作来平行地读取存储在第一实体程序化单元与第二实体程序化单元中的数据。此外，存储器管理电路502还可根据预定规则决定对应此些逻辑地址的读取顺序，并且根据读取顺序来依序执行对应符合预定条件的所选取的逻辑地址的读取操作与对应不符合预定条件的逻辑地址的读取操作。图10的上述各步骤已于前述的范例实施例中详细说明，于此不再赘述。
综上所述，本发明通过选取属于一个晶粒的不同平面并且对应不同的地址索引值的多个实体程序化单元来执行多平面读取操作，使得存储在对应随机读取操作的实体程序化单元中的数据可使用多平面读取操作而同时地被读取。基此，可加快对应随机读取操作的数据的读取速度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (27)

1.一种数据读取方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有至少一晶粒、多个平面与多个实体程序化单元，其特征在于，所述数据读取方法包括：
从主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据；
选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面中的第一平面，所述第二实体程序化单元属于所述多个平面中的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同；以及
执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
2.根据权利要求1所述的数据读取方法，其特征在于，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址，所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件还包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
3.根据权利要求1所述的数据读取方法，其特征在于，还包括：
根据预定规则决定所述多个逻辑地址的读取顺序；以及
根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作，
其中所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
4.根据权利要求3所述的数据读取方法，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的步骤包括：
根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
5.根据权利要求3所述的数据读取方法，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中根据所述读取顺序执行所述多个逻辑地址的所述至少一读取操作的步骤包括：
根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
6.根据权利要求1所述的数据读取方法，其特征在于，所述多个实体程序化单元被区分为第一使用区域与第二使用区域，其中属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化，其中所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
7.根据权利要求6所述的数据读取方法，其特征在于，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
8.根据权利要求1所述的数据读取方法，其特征在于，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元，
其中所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元，其中所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
9.根据权利要求1所述的数据读取方法，其特征在于，执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的步骤包括：
发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及
发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
10.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有至少一晶粒、多个平面与多个实体程序化单元，其特征在于，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据，
其中所述存储器管理电路还用以选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面的第一平面，所述第二实体程序化单元属于所述多个平面的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同，
其中所述存储器管理电路还用以执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
11.根据权利要求10所述的存储器控制电路单元，其特征在于，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址，所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件更包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，并且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
12.根据权利要求10所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据预定规则决定所述多个逻辑地址的读取顺序，并且根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作，
其中所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
13.根据权利要求12所述的存储器控制电路单元，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中所述存储器管理电路根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：
根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
14.根据权利要求12所述的存储器控制电路单元，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中所述存储器管理电路根据所述读取顺序执行所述多个逻辑地址的所述至少一读取操作的操作包括：
根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
15.根据权利要求10所述的存储器控制电路单元，其特征在于，所述多个实体程序化单元被区分为第一使用区域与第二使用区域，其中属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化，
其中所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
16.根据权利要求15所述的存储器控制电路单元，其特征在于，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
17.根据权利要求10所述的存储器控制电路单元，其特征在于，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元，
其中所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元，其中所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
18.根据权利要求10所述的存储器控制电路单元，其特征在于，所述存储器管理电路执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的操作包括：
发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及
发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
19.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，具有至少一晶粒、多个平面与多个实体程序化单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统接收至少一读取指令，其中所述至少一读取指令指示读取属于多个逻辑地址的数据，
其中所述存储器控制电路单元更用以选取所述多个逻辑地址中符合预定条件的多个所选取的逻辑地址，其中所述多个所选取的逻辑地址至少包括第一逻辑地址与第二逻辑地址，所述第一逻辑地址映射至所述多个实体程序化单元中的第一实体程序化单元，所述第二逻辑地址映射至所述多个实体程序化单元中的第二实体程序化单元，其中所述预定条件包括所述第一实体程序化单元属于所述多个平面中的第一平面，所述第二实体程序化单元属于所述多个平面中的第二平面，所述第一平面不同于所述第二平面，所述第一平面与所述第二平面属于所述至少一晶粒中的同一晶粒，且对应所述第一实体程序化单元的第一地址索引值与对应所述第二实体程序化单元的第二地址索引值不同，
其中所述存储器控制电路单元还用以执行对应所述多个所选取的逻辑地址的读取操作以平行地读取属于所述多个所选取的逻辑地址的数据。
20.根据权利要求19所述的存储器存储装置，其特征在于，所述多个所选取的逻辑地址还包括第三逻辑地址与第四逻辑地址，其中所述第三逻辑地址映射至所述多个实体程序化单元中的第三实体程序化单元，所述第四逻辑地址映射至所述多个实体程序化单元中的第四实体程序化单元，其中所述预定条件更包括所述第三实体程序化单元属于所述多个平面中的第三平面，所述第四实体程序化单元属于所述多个平面中的第四平面，所述第一平面、所述第二平面、所述第三平面与所述第四平面彼此不相同，且所述第一平面、所述第二平面、所述第三平面与所述第四平面属于所述至少一晶粒中的同一晶粒。
21.根据权利要求19所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以根据预定规则决定所述多个逻辑地址的读取顺序，并且根据所述读取顺序执行对应所述多个逻辑地址的至少一读取操作，
其中所述至少一读取操作包括对应所述多个所选取的逻辑地址的所述读取操作。
22.根据权利要求21所述的存储器存储装置，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中所述存储器控制电路单元根据所述读取顺序执行对应所述多个逻辑地址的所述至少一读取操作的操作包括：
根据所述读取顺序执行对应所述多个所选取的逻辑地址的所述读取操作，并且在完成对应所述多个所选取的逻辑地址的所述读取操作之后，执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作。
23.根据权利要求21所述的存储器存储装置，其特征在于，所述多个逻辑地址还包括不符合所述预定条件的至少一逻辑地址，其中所述存储器控制电路单元根据所述读取顺序执行所述多个逻辑地址的所述至少一读取操作的操作包括：
根据所述读取顺序执行对应不符合所述预定条件的所述至少一逻辑地址的至少一读取操作，并且在完成对应不符合所述预定条件的所述至少一逻辑地址的所述至少一读取操作之后，执行对应所述多个所选取的逻辑地址的所述读取操作。
24.根据权利要求19所述的存储器存储装置，其特征在于，所述多个实体程序化单元被区分为第一使用区域与第二使用区域，其中属于所述第一使用区域的实体程序化单元是以第一程序化模式被程序化，并且属于所述第二使用区域的实体程序化单元是以第二程序化模式被程序化，
其中所述预定条件还包括所述第一实体程序化单元与所述第二实体程序化单元属于相同的使用区域。
25.根据权利要求24所述的存储器存储装置，其特征在于，所述第一程序化模式为单阶存储单元程序化模式，并且所述第二程序化模式为多阶存储单元程序化模式。
26.根据权利要求19所述的存储器存储装置，其特征在于，所述多个平面中的每一个平面包括多个实体抹除单元，且所述多个实体抹除单元中的每一个实体抹除单元包括所述多个实体程序化单元中的部分的实体程序化单元，
其中所述第一实体程序化单元属于所述多个实体抹除单元中的第一实体抹除单元，且所述第二实体程序化单元属于所述多个实体抹除单元中的第二实体抹除单元，其中所述第一地址索引值用以指示所述第一实体程序化单元的起始地址相对于所述第一实体抹除单元的起始地址的地址偏移量，且所述第二地址索引值用以指示所述第二实体程序化单元的起始地址相对于所述第二实体抹除单元的起始地址的地址偏移量。
27.根据权利要求19所述的存储器存储装置，其特征在于，所述存储器控制电路单元执行对应所述多个所选取的逻辑地址的所述读取操作以平行地读取属于所述多个所选取的逻辑地址的数据的操作包括：
发送地址指令，其中所述地址指令只包括对应所述第一实体程序化单元的列地址与对应所述第二实体程序化单元的列地址，或者只包括对应所述第一实体程序化单元的行地址与对应所述第二实体程序化单元的行地址；以及
发送读取作动指令以根据所述地址指令平行地读取存储在所述第一实体程序化单元与所述第二实体程序化单元中的数据。
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