CN106445397B - 存储器管理方法、存储器控制电路单元及存储器存储装置 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器控制电路单元及存储器存储装置。在一范例实施例中，所述存储器管理方法包括：接收第一写入指令与对应于第一写入指令的第一写入数据并获得第一数目；程序化第一写入数据并搬移存储于多个第一物理程序化单元中的第一存储数据，其中第一物理程序化单元的总数符合第一数目；接收第二写入指令与对应于第二写入指令的第二写入数据并获得第二数目；程序化第二写入数据并搬移存储于多个第二物理程序化单元中的第二存储数据，其中第二物理程序化单元的总数符合第二数目；以及抹除至少一物理抹除单元。藉此，可减少数据整并程序中系统资源的浪费。

Description

存储器管理方法、存储器控制电路单元及存储器存储装置

技术领域

本发明涉及一种存储器管理机制，尤其涉及一种存储器管理方法、存储器控制电路单元及存储器存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

一般来说，存储器存储装置会通过执行垃圾收集(garbage collection)程序来释放出可用的物理抹除单元，以供新的数据写入。在执行垃圾收集时，存储器存储装置会根据一个预先设定的垃圾回收比例值来决定每写一个单位的数据，背景要收集多少单位的数据。然而，使用这个预先设定的垃圾回收比例值并无法因应有效数据在存储器存储装置中的存储状态(例如，有效数据的数据量)而即时地增加或减少需要被提取有效数据的物理程序化单元，从而导致系统资源的浪费或导致数据存取速度没有意义的下降。

发明内容

本发明提供一种存储器管理方法、存储器控制电路单元以及存储器存储装置，可改善执行数据整并程序时系统资源的浪费。

本发明的一范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个物理程序化单元，所述物理程序化单元组成多个物理抹除单元，所述存储器管理方法包括：接收第一写入指令与对应于所述第一写入指令的第一写入数据并获得第一数目；程序化至少部分的所述第一写入数据并搬移存储于所述物理程序化单元中的多个第一物理程序化单元中的第一存储数据，其中所述第一物理程序化单元的总数符合所述第一数目；在接收到所述第一写入指令之后，接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，其中所述第二数目与所述第一数目不同；程序化至少部分的所述第二写入数据并搬移存储于所述物理程序化单元中的多个第二物理程序化单元中的第二存储数据，其中所述第二物理程序化单元的总数符合所述第二数目；以及抹除所述物理抹除单元中的至少一物理抹除单元，其中被抹除的所述物理抹除单元包含所述第一物理程序化单元中的至少一物理程序化单元或所述第二物理程序化单元中的至少一物理程序化单元。

在本发明的一范例实施例中，获得所述第一数目的步骤包括根据物理单元计数与第一逻辑单元计数来获得所述第一数目，获得所述第二数目的步骤包括根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，其中所述物理单元计数是对应于所述物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自主机系统的使用者数据的至少一第二逻辑单元的数目。

在本发明的一范例实施例中，根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的步骤包括：将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及根据所述物理容量与所述第一差值获得所述第一数目，其中根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的步骤包括：将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及根据所述物理容量与所述第二差值获得所述第二数目。

在本发明的一范例实施例中，根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的步骤包括：根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，其中所述参考计数是对应于每一所述物理抹除单元所包含的多个物理程序化单元的总数，其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，其中根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的步骤包括：根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

在本发明的一范例实施例中，程序化所述至少部分的所述第一写入数据并搬移所述第一存储数据的步骤包括：将所述至少部分的所述第一写入数据写入至所述物理程序化单元中的第三物理程序化单元；以及将所述第一存储数据从所述第一物理程序化单元搬移至所述物理程序化单元中的多个第四物理程序化单元，其中所述第四物理程序化单元的总数符合所述第一数目，其中程序化所述至少部分的所述第二写入数据并搬移所述第二存储数据的步骤包括：将所述至少部分的所述第二写入数据写入至所述物理程序化单元中的第五物理程序化单元；以及将所述第二存储数据从所述第二物理程序化单元搬移至所述物理程序化单元中的多个第六物理程序化单元，其中所述第六物理程序化单元的总数符合所述第二数目。

在本发明的一范例实施例中，每一所述物理程序化单元为物理页面。

在本发明的一范例实施例中，所述存储器管理方法还包括：判断所述物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目；若判定所述闲置物理抹除单元的所述数目符合所述预设数目，执行数据整并程序；以及若判定所述闲置物理抹除单元的所述数目不符合所述预设数目，不执行所述数据整并程序，其中搬移所述第一存储数据的步骤与搬移所述第二存储数据的步骤是包含于所述数据整并程序中。

在本发明的一范例实施例中，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

在本发明的一范例实施例中，获得所述第一数目的步骤包括：根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，其中获得所述第二数目的步骤包括：根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，其中所述第二时间点晚于所述第一时间点。

在本发明的一范例实施例中，所述第一存储数据与所述第二存储数据皆为有效数据。

本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以电性连接至主机系统。所述存储器接口用以电性连接至所述可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个物理程序化单元，所述物理程序化单元组成多个物理抹除单元。所述存储器管理电路电性连接至所述主机接口与所述存储器接口，其中所述存储器管理电路用以接收第一写入指令与对应于所述第一写入指令的第一写入数据并获得第一数目，其中所述存储器管理电路还用以发送第一指令串行，以指示程序化至少部分的所述第一写入数据并搬移存储于所述物理程序化单元中的多个第一物理程序化单元中的第一存储数据，其中所述第一物理程序化单元的总数符合所述第一数目，其中在接收到所述第一写入指令之后，所述存储器管理电路还用以接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，其中所述第二数目与所述第一数目不同，其中所述存储器管理电路还用以发送第二指令串行，以指示程序化至少部分的所述第二写入数据并搬移存储于所述物理程序化单元中的多个第二物理程序化单元中的第二存储数据，其中所述第二物理程序化单元的总数符合所述第二数目，其中所述存储器管理电路还用以发送第三指令串行，以指示抹除所述物理抹除单元中的至少一物理抹除单元，其中被抹除的所述物理抹除单元包含所述第一物理程序化单元中的至少一物理程序化单元或所述第二物理程序化单元中的至少一物理程序化单元。

在本发明的一范例实施例中，所述存储器管理电路是根据物理单元计数与第一逻辑单元计数来获得所述第一数目，其中所述存储器管理电路是根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，其中所述物理单元计数是对应于所述物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自主机系统的使用者数据的至少一第二逻辑单元的数目。

在本发明的一范例实施例中，所述存储器管理电路根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及根据所述物理容量与所述第一差值获得所述第一数目，其中所述存储器管理电路根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及根据所述物理容量与所述第二差值获得所述第二数目。

在本发明的一范例实施例中，所述存储器管理电路根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，其中所述参考计数是对应于每一所述物理抹除单元所包含的多个物理程序化单元的总数，其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，其中所述存储器管理电路根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

在本发明的一范例实施例中，所述第一指令串行是指示将所述至少部分的所述第一写入数据写入至所述物理程序化单元中的第三物理程序化单元并且将所述第一存储数据从所述第一物理程序化单元搬移至所述物理程序化单元中的多个第四物理程序化单元，其中所述第四物理程序化单元的总数符合所述第一数目，其中所述第二指令串行是指示将所述至少部分的所述第二写入数据写入至所述物理程序化单元中的第五物理程序化单元并且将所述第二存储数据从所述第二物理程序化单元搬移至所述物理程序化单元中的多个第六物理程序化单元，其中所述第六物理程序化单元的总数符合所述第二数目。

在本发明的一范例实施例中，每一所述物理程序化单元为物理页面。

在本发明的一范例实施例中，所述存储器管理电路还用以判断所述物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目，其中若判定所述闲置物理抹除单元的所述数目符合所述预设数目，所述存储器管理电路还用以执行数据整并程序，其中若判定所述闲置物理抹除单元的所述数目不符合所述预设数目，所述存储器管理电路不执行所述数据整并程序，其中所述存储器管理电路发送所述第一指令串行的操作与发送所述第二指令串行的操作是包含于所述数据整并程序中。

在本发明的一范例实施例中，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

在本发明的一范例实施例中，所述存储器管理电路是根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，其中所述存储器管理电路是根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，其中所述第二时间点晚于所述第一时间点。

在本发明的一范例实施例中，所述第一存储数据与所述第二存储数据皆为有效数据。

本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电性连接至主机系统。所述可复写式非易失性存储器模块包括多个物理程序化单元，所述物理程序化单元组成多个物理抹除单元。所述存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元用以接收第一写入指令与对应于所述第一写入指令的第一写入数据并获得第一数目，其中所述存储器控制电路单元还用以发送第一指令串行，以指示程序化至少部分的所述第一写入数据并搬移存储于所述物理程序化单元中的多个第一物理程序化单元中的第一存储数据，其中所述第一物理程序化单元的总数符合所述第一数目，其中在接收到所述第一写入指令之后，所述存储器控制电路单元还用以接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，其中所述第二数目与所述第一数目不同，其中所述存储器控制电路单元还用以发送第二指令串行，以指示程序化至少部分的所述第二写入数据并搬移存储于所述物理程序化单元中的多个第二物理程序化单元中的第二存储数据，其中所述第二物理程序化单元的总数符合所述第二数目，其中所述存储器控制电路单元还用以发送第三指令串行，以指示抹除所述物理抹除单元中的至少一物理抹除单元，其中被抹除的所述物理抹除单元包含所述第一物理程序化单元中的至少一物理程序化单元或所述第二物理程序化单元中的至少一物理程序化单元。

在本发明的一范例实施例中，所述存储器控制电路单元是根据物理单元计数与第一逻辑单元计数来获得所述第一数目，其中所述存储器控制电路单元是根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，其中所述物理单元计数是对应于所述物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自主机系统的使用者数据的至少一第二逻辑单元的数目。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及根据所述物理容量与所述第一差值获得所述第一数目，其中所述存储器控制电路单元根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及根据所述物理容量与所述第二差值获得所述第二数目。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，其中所述参考计数是对应于每一所述物理抹除单元所包含的多个物理程序化单元的总数，其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，其中所述存储器控制电路单元根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

在本发明的一范例实施例中，所述第一指令串行是指示将所述至少部分的所述第一写入数据写入至所述物理程序化单元中的第三物理程序化单元并且将所述第一存储数据从所述第一物理程序化单元搬移至所述物理程序化单元中的多个第四物理程序化单元，其中所述第四物理程序化单元的总数也符合所述第一数目，其中所述第二指令串行是指示将所述至少部分的所述第二写入数据写入至所述物理程序化单元中的第五物理程序化单元并且将所述第二存储数据从所述第二物理程序化单元搬移至所述物理程序化单元中的多个第六物理程序化单元，其中所述第六物理程序化单元的总数也符合所述第二数目。

在本发明的一范例实施例中，每一所述物理程序化单元为物理页面。

在本发明的一范例实施例中，所述存储器控制电路单元还用以判断所述物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目，其中若判定所述闲置物理抹除单元的所述数目符合所述预设数目，所述存储器控制电路单元还用以执行数据整并程序，其中若判定所述闲置物理抹除单元的所述数目不符合所述预设数目，所述存储器控制电路单元不执行所述数据整并程序，其中所述存储器控制电路单元发送所述第一指令串行的操作与发送所述第二指令串行的操作是包含于所述数据整并程序中。

在本发明的一范例实施例中，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

在本发明的一范例实施例中，所述存储器控制电路单元是根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，其中所述存储器控制电路单元是根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，其中所述第二时间点晚于所述第一时间点。

在本发明的一范例实施例中，所述第一存储数据与所述第二存储数据皆为有效数据。

基于上述，本发明所提供的存储器管理方法、存储器控制电路单元以及存储器存储装置，可对应于不同的写入指令从不同数目的物理程序化单元中搬移数据。藉此，可改善执行数据整并程序时系统资源的浪费。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；

图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；

图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是示出图1所示的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图6是根据本发明的一范例实施例所示出的存储单元阵列的示意图；

图7是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图9A与图9B是根据本发明的一范例实施例所示出的管理存储器的示意图；

图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

附图标记说明：

10：存储器存储装置；

11：主机系统；

12：电脑；

122：微处理器；

124：随机存取存储器；

126：系统总线；

128：数据传输接口；

13：输入/输出装置；

21：鼠标；

22：键盘；

23：显示器；

24：打印机；

25：随身盘；

26：存储卡；

27：固态硬盘；

31：数码相机；

32：SD卡；

33：MMC卡；

34：存储棒；

35：CF卡；

36：嵌入式存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

502：存储单元阵列；

504：字线控制电路；

506：位线控制电路；

508：行译码器；

510：数据输入/输出缓冲器；

512：控制电路；

602：存储单元；

604：位线；

606：字线；

608：共用源极线；

612、614：晶体管；

702：存储器管理电路；

704：主机接口；

706：存储器接口；

708：错误检查与校正电路；

710：缓冲存储器；

712：电源管理电路；

800(0)～800(R)：物理抹除单元；

810(0)～810(D)：逻辑单元；

802：存储区；

806：系统区；

910(0)～910(E)、920(0)～920(E)、930(0)～930(N-1)、940(0)～940(M-1)：物理程序化单元；

S1001～S1006：存储器管理方法的步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。

请参照图1，主机系统11一般包括电脑12与输入/输出(input/output,以下简称I/O)装置13。电脑12包括微处理器122、随机存取存储器(random access memory，以下简称RAM)124、系统总线126与数据传输接口128。输入/输出装置13包括如图2的鼠标21、键盘22、显示器23与打印机24。必须了解的是，图2所示的装置非限制输入/输出装置13，输入/输出装置13可还包括其他装置。

在一范例实施例中，存储器存储装置10是通过数据传输接口128与主机系统11的其他元件电性连接。通过微处理器122、随机存取存储器124与输入/输出装置13的运作可将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。例如，存储器存储装置10可以是如图2所示的随身盘25、存储卡26或固态硬盘(Solid State Drive,以下简称SSD)27等的可复写式非易失性存储器存储装置。

图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。

一般而言，主机系统11为可实质地与存储器存储装置10配合以存储数据的任意系统。虽然在本范例实施例中，主机系统11是以电脑系统来作说明，然而，另一范例实施例中，主机系统11可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)31时，可复写式非易失性存储器存储装置则为其所使用的SD卡32、MMC卡33、存储棒(memory stick)34、CF卡35或嵌入式存储装置36(如图3所示)。嵌入式存储装置36包括嵌入式多媒体卡(Embedded MMC,以下简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图4是示出图1所示的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行先进附件(Serial AdvancedTechnology Attachment,以下简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(Parallel Advanced Technology Attachment,以下简称PATA)标准、电气和电子工程师协会(Institute of Electrical and ElectronicEngineers,以下简称IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,以下简称PCI Express)标准、通用串行总线(Universal SerialBus,以下简称USB)标准、安全数字(Secure Digital,以下简称SD)接口标准、超高速一代(Ultra High Speed-I,以下简称UHS-I)接口标准、超高速二代(Ultra High Speed-II,以下简称UHS-II)接口标准、存储棒(Memory Stick,以下简称MS)接口标准、多媒体存储卡(Multi Media Card,以下简称MMC)接口标准、嵌入式多媒体存储卡(Embedded MultimediaCard,以下简称eMMC)接口标准、通用快闪存储器(Universal Flash Storage,以下简称UFS)接口标准、小型快闪(Compact Flash,以下简称CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,以下简称IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,以下简称SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特数据的快闪存储器模块)、多阶存储单元(Multi Level Cell,以下简称MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、复数阶存储单元(Triple Level Cell，以下简称TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据本发明的一范例实施例所示出的存储单元阵列的示意图。

请参照图5，可复写式非易失性存储器模块406包括存储单元阵列502、字线控制电路504、位线控制电路506、行译码器(column decoder)508、数据输入/输出缓冲器510与控制电路512。

在本范例实施例中，存储单元阵列502可包括用以存储数据的多个存储单元602、多个选择栅漏极(select gate drain,以下简称SGD)晶体管612与多个选择栅源极(selectgate source,以下简称SGS)晶体管614、以及连接此些存储单元的多条位线604、多条字线606、与共用源极线608(如图6所示)。存储单元602是以阵列方式(或立体堆叠的方式)配置在位线604与字线606的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路512会控制字线控制电路504、位线控制电路506、行译码器508、数据输入/输出缓冲器510来写入数据至存储单元阵列502或从存储单元阵列502中读取数据，其中字线控制电路504用以控制施予至字线606的电压，位线控制电路506用以控制施予至位线604的电压，行译码器508依据指令中的列地址以选择对应的位线，并且数据输入/输出缓冲器510用以暂存数据。

可复写式非易失性存储器模块406中的每一个存储单元是以临界电压的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列502的每一个存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的一或多个比特。

图7是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图7，存储器控制电路单元404包括存储器管理电路702、主机接口704及存储器接口706。

存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路702的控制指令是以固件形式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路702的控制指令也可以程序码形式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬件形式来实作。例如，存储器管理电路702包括微控制器、物理单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。物理单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，物理单元管理电路用以管理可复写式非易失性存储器模块406的物理抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令串行以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令串行以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令串行以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令串行、读取指令串行及抹除指令串行可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令串行。例如，这些指令串行可包括指示写入数据的写入指令串行、指示读取数据的读取指令串行、指示抹除数据的抹除指令串行、以及用以指示各种存储器操作(例如，改变读取电压准位或执行数据整并程序等等)的相对应的指令串行，在此不一一赘述。这些指令串行例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令串行可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令串行中，会包括读取的辨识码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路708、缓冲存储器710及电源管理电路712。

错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,以下简称ECC)和/或错误检查码(error detecting code，以下简称EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路708会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。

缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。

电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。

图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的物理抹除单元的运作时，以“选择”、“分组”、“划分”、“关联”等词来操作物理抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的物理抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的物理抹除单元进行操作。

可复写式非易失性存储器模块406的存储单元会构成多个物理程序化单元，并且此些物理程序化单元会构成多个物理抹除单元。具体来说，同一条字线上的存储单元会组成一或多个物理程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理程序化单元至少可被分类为下物理程序化单元与上物理程序化单元。例如，在MLCNAND型快闪存储器中，一存储单元的最低有效比特(Least Significant Bit，以下简称LSB)是属于下物理程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，以下简称MSB)是属于上物理程序化单元。一般来说，下物理程序化单元的写入速度会大于上物理程序化单元的写入速度，或下物理程序化单元的可靠度是高于上物理程序化单元的可靠度。

在本范例实施例中，物理程序化单元为程序化的最小单元。即，物理程序化单元为写入数据的最小单元。例如，物理程序化单元为物理页面或是物理扇(sector)。若物理程序化单元为物理页面，则每一个物理程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个物理扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512比特组(byte,以下简称B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。也即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。例如，物理抹除单元为物理区块。

请参照图8，存储器管理电路702可将可复写式非易失性存储器模块406的物理抹除单元800(0)～800(R)逻辑地划分为多个区域，例如为存储区802与系统区806。

存储区802的物理抹除单元是用以存储来自主机系统11的数据(即，使用者数据)。存储区802中会存储有效数据与无效数据。例如，当主机系统11要删除一份有效数据时，被删除的数据可能还是存储在存储区802中，但会被标记为无效数据。在以下范例实施例中，没有存储有效数据的物理抹除单元也被称为闲置(spare)物理抹除单元。例如，被抹除以后的物理抹除单元便会成为闲置物理抹除单元。此外，在以下范例实施例中，有存储有效数据的物理抹除单元也被称为非闲置(non-spare)物理抹除单元。

在一范例实施例中，若存储区802或系统区806中有物理抹除单元损坏时，存储区802中的物理抹除单元也可以用来替换损坏的物理抹除单元。倘若存储区802中没有可用的物理抹除单元来替换损坏的物理抹除单元时，则存储器管理电路702可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。

系统区806的物理抹除单元是用以记录系统数据，其中此系统数据包括关于存储器芯片的制造商与型号、存储器芯片的物理抹除单元数、每一物理抹除单元的物理程序化单元数等。

在一范例实施例中，存储区802与系统区806的物理抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，物理抹除单元关联至存储区802与系统区806的分组关系可能会动态地变动。例如，当系统区806中的物理抹除单元损坏而被存储区802的物理抹除单元取代时，则原本在存储区802的物理抹除单元会被关联至系统区806。

在本范例实施例中，存储器管理电路702会配置逻辑单元810(0)～810(D)以映射至存储区802中的物理抹除单元800(0)～800(A)。例如，在本范例实施例中，主机系统11是通过逻辑地址来存取存储区802中的数据，因此，每一个逻辑单元810(0)～810(D)是指一个逻辑地址。此外，在一范例实施例中，每一个逻辑单元810(0)～810(D)也可以是指一个逻辑扇、一个逻辑页、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。

在本范例实施例中，每一个逻辑单元810(0)～810(D)是映射至一或多个物理单元。每一个物理单元可以是指一个物理程序化单元、一个物理抹除单元或者由多个连续或不连续的物理地址组成。存储器管理电路702会将逻辑单元与物理单元之间的映射关系记录于至少一逻辑-物理映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路702可根据此逻辑-物理映射表来执行对于存储器存储装置10的数据存取。

在本范例实施例中，在接收到来自主机系统11的写入指令之后，存储区802中的一个物理抹除单元会被用来存储对应于此写入指令的写入数据。例如，若存储区802中当前被用来存储来自主机系统11的使用者数据的物理抹除单元尚有足够的空间，则此写入数据可以被存储在此物理抹除单元；若存储区802中当前被用来存储来自主机系统11的使用者数据的物理抹除单元没有足够的空间，则此写入数据可以被存储在另一个闲置物理抹除单元。

在本范例实施例中，存储器管理电路702会判断存储区802中剩余的闲置物理抹除单元是否足够。例如，存储器管理电路702可以判断存储区802中剩余的闲置物理抹除单元的数目是否等于或小于一临界值；若存储区802中剩余的闲置物理抹除单元的数目等于或小于此临界值，存储器管理电路702可以判定此存储区802中剩余的闲置物理抹除单元不足；若存储区802中剩余的闲置物理抹除单元的数目大于此临界值，则存储器管理电路702可以判定此存储区802中剩余的闲置物理抹除单元仍然足够。

在本范例实施例中，判断存储区802中剩余的闲置物理抹除单元是否足够的操作是对应于所接收到的写入指令而执行。例如，每接收到一个写入指令，就会对应执行一次判断存储区802中剩余的闲置物理抹除单元是否足够的操作。然而，在另一范例实施例中，判断存储区802中剩余的闲置物理抹除单元是否足够的操作也可以在背景(background)中持续执行或者仅对应于存储区802中剩余的闲置物理抹除单元的数目改变而执行(例如，某一个闲置物理抹除单元被选择来存储来自主机系统11的数据时)。

在一范例实施例中，判断存储区802中剩余的闲置物理抹除单元的数目是否等于或小于一临界值的操作也可以视为是判断存储区802中剩余的闲置物理抹除单元的数目是否符合一预设数目。例如，若存储区802中剩余的闲置物理抹除单元的数目等于或小于此临界值，可视为存储区802中剩余的闲置物理抹除单元的数目符合此预设数目；若存储区802中剩余的闲置物理抹除单元的数目大于此临界值，可视为存储区802中剩余的闲置物理抹除单元的数目不符合此预设数目。

在本范例实施例中，若判定存储区802中的闲置物理抹除单元不足，存储器管理电路702会指示可复写式非易失性存储器模块406执行一数据整并程序。在本范例实施例中，此数据整并程序也称为垃圾回收(garbage collection)程序。此外，若判定存储区802中的闲置物理抹除单元足够，则存储器管理电路702可选择不执行数据整并程序。

在数据整并程序中，散布在存储区802的部分有效数据会被收集并且集中搬移到某些物理抹除单元中，以释放新的闲置物理抹除单元。若某一笔原始标记为有效数据的数据被从某一个非闲置物理抹除单元搬移出去，则此数据会在此非闲置物理抹除单元中被标记为无效数据。若某一个非闲置物理抹除单元所存储的所有有效数据都已被搬移出去(即，此非闲置物理抹除单元所存储的数据皆已标记为无效数据)，则此非闲置物理抹除单元将可以被抹除而成为一个闲置物理抹除单元。在一范例实施例中，抹除某一个物理抹除单元的操作也可视为是释放一个闲置物理抹除单元。另一方面，在数据整并程序中被用来存储所收集的有效数据的闲置物理抹除单元会成为一个非闲置物理抹除单元。

值得一提的是，在数据整并程序中，对应于指示存储某一笔写入数据的一个写入指令，一特定数目的物理程序化单元会被选择并且此些物理程序化单元所存储的有效数据会被收集。一般来说，此特定数目是在存储器存储装置出厂时就预先决定的，并且此特定数目并不会随着存储器存储装置的使用状况对应地调整。也就是说，不管存储器存储装置存储了多少有效数据，每将一笔数据写入至存储器存储装置中，部分有效数据就会被从固定数目的物理程序化单元中收集出来。然而，这样的数据整并程序并无法因应有效数据在存储器存储装置中的存储状态(例如，有效数据的数据量)而即时地增加或减少需要被提取有效数据的物理程序化单元，从而导致系统资源的浪费或导致数据存取速度没有意义的下降。

在本范例实施例中，对应于不同的写入指令或者由不同的写入指令所指示需存储的写入数据，在相对应的数据整并程序中每一次被从中收集数据的物理程序化单元的数目可能会不同。

图9A与图9B是根据本发明的一范例实施例所示出的管理存储器的示意图。

请参照图9A，存储器管理电路702会从主机系统11接收一写入指令(以下也称为第一写入指令)与对应于第一写入指令的写入数据(以下也称为第一写入数据)。例如，在本范例实施例中，是假设第一写入数据可写满一个物理程序化单元。根据第一写入指令，存储器管理电路702会指示将第一写入数据写入至逻辑单元810(0)。

在本范例实施例中，存储器管理电路702会从存储区802中选择一个物理抹除单元800(0)来存储第一写入数据并且将逻辑单元810(0)映射至物理抹除单元800(0)。例如，假设物理抹除单元800(0)包括物理程序化单元910(0)～910(E)，则存储器管理电路702可指示可复写式非易失性存储器模块406将此第一写入数据存储在物理程序化单元910(0)并且记录逻辑单元810(0)与物理程序化单元910(0)之间的映射关系。然而，在另一范例实施例中，若一个物理程序化单元不足以用来存储第一写入数据，则存储于物理程序化单元910(0)中的数据也可以只是第一写入数据中的部分数据，并且第一写入数据中的其他数据也可以存储于其他的物理程序化单元中(例如，物理程序化单元910(1)～910(E)中的任一物理程序化单元)。

在本范例实施例中，对应于第一写入指令或者选择了物理抹除单元800(0)来存储第一写入数据，若存储器管理电路702判定需要执行数据整并程序以释放闲置物理抹除单元，则存储器管理电路702会获得一个数目(以下也称为第一数目)。在本范例实施例中，第一数目以N表示。另外，存储器管理电路702会从存储区802中选择一个物理抹除单元800(1)。根据第一数目N，存储器管理电路702会从存储区802中选择N个物理程序化单元930(0)～930(N-1)并搬移存储于所选择的物理程序化单元930(0)～930(N-1)中的数据(以下也称为第一存储数据)至物理抹除单元800(1)。例如，在本范例实施例中，每一个物理程序化单元930(0)～930(N-1)皆存储了有效数据，故所搬移的第一存储数据皆为有效数据，如图9A所示。然而，在另一范例实施例中，物理程序化单元930(0)～930(N-1)中也可能存储有无效数据，故所搬移的第一存储数据也可能包含无效数据。此外，此些物理程序化单元930(0)～930(N-1)可以从一或多个物理抹除单元中选择。例如，假设物理抹除单元800(1)包括物理程序化单元920(0)～920(E)，则存储器管理电路702可以从物理程序化单元930(0)～930(N-1)中读取第一存储数据并将所读取的第一存储数据搬移至物理程序化单元920(0)～920(N-1)中。

在本范例实施例中，第一数目N是根据一物理单元计数与一逻辑单元计数(以下也称为第一逻辑单元计数)而获得。物理单元计数是对应于可复写式非易失性存储器模块406中用以存储来自主机系统11的数据(即，使用者数据)的多个物理程序化单元的总数。在一范例实施例中，可根据存储区802中的物理抹除单元800(0)～800(A)的数目来决定此物理单元计数。例如，根据图8的一范例实施例，可直接将此物理单元计数设定为A(即，存储区802中的物理抹除单元800(0)～800(A)的总数)。或者，也可以将存储区802中特定的物理抹除单元(例如，损坏的物理抹除单元)排除后再根据存储区802中剩余的物理抹除单元的数目来决定此物理单元计数。例如，可根据存储区802中可用的物理抹除单元(即，非损坏的物理抹除单元)的总数来决定此物理单元计数。第一逻辑单元计数则是对应于接收到第一写入指令时存储有来自主机系统11的使用者数据的至少一逻辑单元(以下也称为第一逻辑单元)的数目。例如，若接收到第一写入指令，存储器管理电路702会去查询目前逻辑单元的使用状况并且根据存储有来自主机系统11的使用者数据的第一逻辑单元的总数来决定第一逻辑单元计数。例如，第一逻辑单元计数可能会等于接收到第一写入指令时存储器管理电路702所查询到的第一逻辑单元的总数。

在一范例实施例中，为了计算方便，存储器管理电路702也可以将物理单元计数与第一逻辑单元计数分别转换为相对应的容量。存储器管理电路702可以根据对应于物理单元计数的容量(以下也称为物理容量)与对应于第一逻辑单元计数的容量(以下也称为第一逻辑容量)来获得第一数目N。例如，在物理单元计数为A的一范例实施例中，相对应的物理容量可以为物理抹除单元800(0)～800(A)的总容量。此外，第一逻辑容量也可以视为是在接收到第一写入指令时存储于可复写式非易失性存储器模块406中的有效数据的总数据量。

在一范例实施例中，存储器管理电路702可以将物理容量减去第一逻辑容量而获得一个差值(以下也称为第一差值)；然后，存储器管理电路702可以根据物理容量与第一差值来获得第一数目N。例如，存储器管理电路702可以将物理容量除以第一差值来获得第一数目N。例如，可以根据以下方程式(1.1)来计算第一数目N：

其中，N为第一数目，P为物理容量，并且L1为第一逻辑容量。N、P及L1皆为正数。若根据方程式(1.1)所计算出来的第一数目N不是正整数，也可以另外对方程式(1.1)的结果取高斯或取小数点无条件进位等等。然而，在另一范例实施例中，也可以将物理容量P与第一逻辑容量L1输入至一算法或查找表并且可将此算法或查找表的输出作为第一数目N。此外，在另一范例实施例中，额外的逻辑运算也可以被加入至第一数目N的上述计算方式中。

在另一范例实施例中，第一数目N也可以是根据一参考计数、上述物理容量及一数据量(以下也称为第一存储数据量)来获得。参考计数是对应于可复写式非易失性存储器406中每一个物理抹除单元所包含的多个物理程序化单元的总数。例如，假设可复写式非易失性存储器406中每一个物理抹除单元包含256个物理程序化单元，则此参考计数可设定为256。第一存储数据量是对应于接收到第一写入指令时存储于可复写式非易失性存储器模块406中的有效数据或无效数据的数据量。例如，可根据以下方程式(2.1)与(2.2)来计算第一数目N：

其中，S1为接收到第一写入指令时存储于可复写式非易失性存储器模块406中的无效数据的数据量，R为参考计数，并且X1表示在接收到第一写入指令时，可复写式非易失性存储器模块406中平均一个物理抹除单元所存储的无效数据的数据量。此外，也可以对方程式(2.1)与(2.2)的计算结果或所使用到的任一参数取高斯或取小数点无条件进位等等。或者，在另一范例实施例中，若欲以接收到第一写入指令时存储于可复写式非易失性存储器模块406中的有效数据的数据量作为第一存储数据量，则只要将方程式(2.1)中的参数S1以方程式(1.1)中所使用的第一逻辑容量L1取代即可。藉此，可根据接收到第一写入指令时可复写式非易失性存储器模块406中平均一个物理抹除单元所存储的有效数据(或无效数据)的数据量来获得相对应的第一数目N。

换言之，在上述范例实施例中，第一数目N是对应于接收到第一写入指令当时逻辑单元的使用状况而即时决定的。此外，若某一个逻辑单元有存储数据且此数据没有被主机系统11删除，则此逻辑单元会映射至有存储有效数据的至少一个物理单元(例如，某一个物理程序化单元)。因此，在一范例实施例中，第一数目N也可以视为是对应于接收到第一写入指令当时可复写式非易失性存储器模块406中有效数据(或无效数据)的存储状况而即时决定的。

在一范例实施例中，第一数目N也可以视为是根据在某一时间点(以下也称为第一时间点)存储有数据的逻辑单元的容量与可复写式非易失性存储器模块406提供以存储使用者数据的额定容量的关系来获得的。此额定容量是指可复写式非易失性存储器模块406提供给主机系统11存储数据的一容量上限。例如，根据图8的范例实施例中，此额定容量可以是等于逻辑单元810(0)～810(D)的一总容量。在一范例实施例中，此额定容量可能会根据对应于可复写式非易失性存储器模块406的不同的格式化程序而改变。此外，第一时间点是指接收到第一写入指令或根据第一写入指令来查询相关信息的时间点。

请接续参照图9B，在接收到第一写入指令之后，存储器管理电路702会接收另一写入指令(以下也称为第二写入指令)与对应于第二写入指令的写入数据(以下也称为第二写入数据)。例如，在本范例实施例中，是假设第二写入数据可写满一个物理程序化单元。根据第二写入指令，存储器管理电路702会指示将第二写入数据写入至逻辑单元810(1)。

值得一提的是，在此范例实施例中，是假设第一写入数据与第二写入数据是属于连续数据，故用以存储第二写入数据的逻辑单元810(1)是接续于用以存储第一写入数据的逻辑单元810(0)。然而，在另一范例实施例中，第一写入数据与第二写入数据也可能不是连续数据，故存储第二写入数据的逻辑单元也可能不接续于用以存储第一写入数据的逻辑单元。此外，在此提及的某一逻辑单元接续于另一逻辑单元是指某一逻辑单元的结束逻辑地址与另一逻辑单元的起始逻辑地址是连续的。

在本范例实施例中，根据第二写入指令，存储器管理电路702会从存储区802中选择一个物理抹除单元来存储第二写入数据。在本范例实施例中，物理抹除单元800(0)还没有被写满，故物理抹除单元800(0)会持续被选择以存储第二写入数据并且逻辑单元810(1)也会被映射至物理抹除单元800(0)。例如，存储器管理电路702可指示可复写式非易失性存储器模块406将此第二写入数据存储在物理程序化单元910(1)并且记录逻辑单元810(1)与物理程序化单元910(1)之间的映射关系。然而，在另一范例实施例中，若先前被选择以存储来自主机系统11的使用者数据的物理抹除单元已经或即将被写满，则另一个闲置物理抹除单元将被选择来存储第二写入数据。此外，在另一范例实施例中，若一个物理程序化单元不足以用来存储第二写入数据，则存储于物理程序化单元910(1)中的数据也可以只是第二写入数据中的部分数据，并且第二写入数据中的其他数据也可以存储于其他的物理程序化单元中(例如，物理程序化单元910(2)～910(E)中的任一物理程序化单元)。

另一方面，根据第二写入指令，若存储器管理电路702判定需要继续执行数据整并程序(即，存储区802中闲置物理抹除单元的数目仍不足)，则存储器管理电路702会取得另一个数目(以下也称为第二数目)。其中，第一数目与第二数目可能相同也可能不同。在本范例实施例中，第二数目以M表示。根据第二数目M，存储器管理电路702会从存储区802中选择M个物理程序化单元940(0)～940(M-1)并且从此M个物理程序化单元940(0)～940(M-1)中收集数据(以下也称为第二存储数据)。在本范例实施例中，此M个物理程序化单元940(0)～940(M)皆存储有有效数据，故所收集的第二存储数据皆为有效数据，如图9B所示。然而，在另一范例实施例中，此M个物理程序化单元940(0)～940(M-1)也可能存储有无效数据，故所收集的第二存储数据也可能包含无效数据。此外，此些物理程序化单元940(0)～940(M-1)也可以从一或多个物理抹除单元中选择。

在本范例实施例中，存储器管理电路702会从存储区802中选择一个物理抹除单元来存储所收集的第二存储数据。在本范例实施例中，是假设先前选择的物理抹除单元800(1)尚未被写满，故存储器管理电路702会持续选择物理抹除单元800(1)来存储所收集的第二存储数据。如图9B所示，存储器管理电路702会从物理程序化单元940(0)～940(M-1)中读取第二存储数据并将第二存储数据搬移至物理程序化单元920(N)～920(N+M-1)中。然而，在图9B的另一范例实施例中，若先前选择的物理抹除单元800(1)已被或即将被写满，则存储器管理电路702也可以选择另外的物理抹除单元来存储所收集的第二存储数据。

在本范例实施例中，第二数目M是根据上述物理单元计数与另一逻辑单元计数(以下也称为第二逻辑单元计数)而获得。第二逻辑单元计数是对应于接收到第二写入指令时存储有来自主机系统11的使用者数据的至少一逻辑单元(以下也称为第二逻辑单元)的数目。例如，若接收到第二写入指令，存储器管理电路702会去查询目前逻辑单元的使用状况并且根据存储有来自主机系统11的使用者数据的第二逻辑单元的总数来决定第二逻辑单元计数。例如，第二逻辑单元计数可以是等于接收到第二写入指令时存储器管理电路702所查询到的第二逻辑单元的总数。

在一范例实施例中，为了计算方便，存储器管理电路702也可以将物理单元计数与第二逻辑单元计数分别转换为相对应的容量。存储器管理电路702可以根据对应于物理单元计数的物理容量与对应于第二逻辑单元计数的容量(以下也称为第二逻辑容量)来获得第二数目M。其中，第二逻辑容量也可以视为是在接收到第二写入指令时存储于可复写式非易失性存储器模块406中的有效数据的总数据量。

在一范例实施例中，存储器管理电路702可以将物理容量减去第二逻辑容量而获得一个差值(以下也称为第二差值)；然后，存储器管理电路702可以根据物理容量与第二差值来获得第二数目M。例如，存储器管理电路702可以将物理容量除以第二差值来获得第二数目M。例如，可以根据以下方程式(3.1)来计算第二数目M：

其中，M为第二数目，P为物理容量，并且L2为第二逻辑容量。M、P及L2皆为正数。若根据方程式(3.1)所计算出来的第二数目M不是正整数，也可以另外对方程式(3.1)的结果取高斯或取小数点无条件进位等等。然而，在另一范例实施例中，也可以将物理容量P与第二逻辑容量L2输入至一算法或查找表并且可将此算法或查找表的输出作为第二数目M。此外，在另一范例实施例中，额外的逻辑运算也可以被加入至第二数目M的上述计算方式中。

在另一范例实施例中，第二数目M也可以是根据上述参考计数、上述物理容量及另一数据量(以下也称为第二存储数据量)来获得。第二存储数据量是对应于接收到第二写入指令时存储于可复写式非易失性存储器模块406中的有效数据或无效数据的数据量。例如，可根据以下方程式(4.1)与(4.2)来计算第二数目M：

其中，S2为接收到第二写入指令时存储于可复写式非易失性存储器模块406中的无效数据的数据量，并且X2表示在接收到第二写入指令时，可复写式非易失性存储器模块406中平均一个物理抹除单元所存储的无效数据的数据量。此外，也可以对方程式(4.1)与(4.2)的计算结果或所使用到的任一参数取高斯或取小数点无条件进位等等。或者，在另一范例实施例中，若欲以接收到第二写入指令时存储于可复写式非易失性存储器模块406中的有效数据的数据量作为第二存储数据量，则只要将方程式(4.1)中的参数S2以方程式(3.1)中所使用的第二逻辑容量L2取代即可。藉此，可根据接收到第二写入指令时可复写式非易失性存储器模块406中平均一个物理抹除单元所存储的有效数据(或无效数据)的数据量来获得相对应的第二数目M。

换言之，在上述范例实施例中，第二数目M是对应于接收到第二写入指令当时逻辑单元的使用状况而即时决定的。此外，逻辑单元的使用状况与可复写式非易失性存储器模块406中有效数据的存储状况是相互对应的，故在一范例实施例中，第二数目M也可以视为是对应于接收到第二写入指令当时可复写式非易失性存储器模块406中有效数据的存储状况而即时决定的。

在另一范例实施例中，第二数目M也可以视为是根据在某一时间点(以下也称为第二时间点)存储有数据的逻辑单元的容量与可复写式非易失性存储器模块406提供以存储使用者数据的额定容量的关系来获得的。关于何谓额定容量已于前述说明，在此便不赘述。其中，第二时间点是指接收到第二写入指令或根据第二写入指令查询相关信息的时间点。

值得一提的是，在存储器存储装置10的运作中，存储有数据(即，使用者数据)的逻辑单元的总数或相对应的逻辑容量会随着主机系统11持续地写入数据或删除数据而改变。因此，对应于不同的写入指令，在数据整并程序中每一次被选择从中收集数据的物理程序化单元的数目(或者所收集的数据的数据量)也可能会对应地改变。例如，根据图9A与图9B的范例实施例，所获得的第二逻辑容量L2会大于所获得的第一逻辑容量L1，故计算出来的第二数目M也会大于第一数目N。

此外，根据图9A与图9B的范例实施例，第二写入指令是接续于第一写入指令而被接收，故第二数目M与第一数目N之间的差距不会太大。然而，根据图9A与图9B的另一范例实施例，若在接收第二写入指令与接收第一写入指令之间还包括接收了指示写入其他数据的一或多个写入指令，则对应于更多的数据被写入至可复写式非易失性存储器模块406，第二数目M与第一数目N之间的差距也可能会变大。相对地，在计算出第一数目N之后，若主机系统10删除的数据的数据量大于主机系统10写入的数据的数据量，则后续计算出的第二数目M也可能会小于第一数目N，视接收到写入指令时所查询到的逻辑单元的使用状况而定。

换言之，在一范例实施例中，对应于某一笔要写入至某一个物理程序化单元的写入数据，若需要执行相对应的数据整并程序，则数据整并程序中所需要被选择来从中收集数据的物理程序化单元的数目(或者所收集的存储数据的数据量)会与当前有存储数据的逻辑单元的数目(或相对应的逻辑容量)或可复写式非易失性存储器模块406(或存储区802)中当前存储的有效数据的数据量成正相关。从另一角度来看，对应于某一笔要写入至某一个物理程序化单元的写入数据，若需要执行相对应的数据整并程序，则数据整并程序中所需要被选择来从中收集数据的物理程序化单元的数目会与可复写式非易失性存储器模块406(或存储区802)中当前存储的无效数据的数据量成负相关。

值得一提的是，在图9A与图9B的上述范例实施例中，存储器管理电路702皆是判定需要执行相对应的数据整并程序。然而，在另一范例实施例中，对应于某一写入指令，存储器管理电路702也可能判定不需要执行数据整并程序。例如，在图9B的另一范例实施例中，若通过前一次执行的数据收集操作即已释放出足够的闲置物理抹除单元，则对应于第二写入指令，存储器管理电路702可能仅是将对应于第二写入指令的第二写入数据存储至物理程序化单元810(0)，而不会去执行从多个物理程序化单元940(0)～940(M-1)中收集或搬移数据的操作。此外，在从物理程序化单元930(0)～930(N-1)或940(0)～940(M-1)收集数据之后，物理程序化单元930(0)～930(N-1)或940(0)～940(M-1)中的任一者所属的物理抹除单元可能会被抹除，从而成为闲置物理抹除单元。

图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。以下将以连续的接收两个写入指令作为范例来对图10所示出的流程进行说明。

请参照图10，在步骤S1001中，接收一写入指令(例如，第一写入指令)。在步骤S1002中，判断可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目是否符合预设数目。若在步骤S1002中判定可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目符合预设数目，在步骤S1003中，根据一物理单元计数与一逻辑单元计数(例如，第一逻辑单元计数)来获得一数目(例如，第一数目)。在步骤S1004中，从可复写式非易失性存储器模块中的多个物理程序化单元中收集数据(例如，第一存储数据)。特别是，步骤S1004中被选择从中收集数据的多个物理程序化单元符合于步骤S1003中获得的数目(例如，第一数目)。在步骤S1005中，将对应于所述写入指令(例如，第一写入指令)的写入数据(例如，第一写入数据)写入至某一个物理抹除单元并且将步骤S1004中所收集的数据(例如，第一存储数据)写入至另一个物理抹除单元。此外，若在步骤S1002中判定可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目不符合预设数目，则在步骤S1006中，只将对应于所述写入指令(例如，第一写入指令)的写入数据(例如，第一写入数据)写入至某一个物理抹除单元。

在接收上述写入指令之后，若在步骤S1001接收到另一个写入指令(例如，第二写入指令)，则在步骤S1002中，判断可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目是否符合预设数目。若在步骤S1002中判定可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目符合预设数目，在步骤S1003中，根据一物理单元计数与一逻辑单元计数(例如，第二逻辑单元计数)来获得一数目(例如，第二数目)。

在本范例实施例中，第二逻辑单元计数会大于第一逻辑单元计数，并且第二数目会大于第一数目。然而，在另一范例实施例中，若有数据被主机系统指示删除，则第二逻辑单元计数也可能会小于或等于第一逻辑单元计数，并且第二数目也可能会小于或等于第一数目。

尔后，在步骤S1004中，从可复写式非易失性存储器模块中的多个物理程序化单元中收集数据(例如，第二存储数据)。特别是，步骤S1004中被选择从中收集数据的多个物理程序化单元会符合于步骤S1003中获得的数目(例如，第二数目)。在步骤S1005中，将对应于所述写入指令(例如，第二写入指令)的写入数据(例如，第二写入数据)写入至某一个物理抹除单元并且将步骤S1004中所收集的数据(例如，第二存储数据)写入至另一个物理抹除单元。此外，若在步骤S1002中判定可复写式非易失性存储器模块中剩余的多个闲置物理抹除单元的数目不符合预设数目，则在步骤S1006中，将对应于所述写入指令(例如，第二写入指令)的写入数据(例如，第二写入数据)写入至某一个物理抹除单元。

然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提供的存储器管理方法、存储器控制电路单元以及存储器存储装置，可对应于不同的写入指令从不同数目的物理程序化单元中搬移数据。藉此，可改善执行数据整并程序时系统资源的浪费。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (30)

1.一种存储器管理方法，用于可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块包括多个物理程序化单元，所述多个物理程序化单元组成多个物理抹除单元，所述存储器管理方法包括：

接收第一写入指令与对应于所述第一写入指令的第一写入数据并根据物理单元计数与第一逻辑单元计数来获得第一数目，其中所述物理单元计数是对应于所述多个物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，且所述第一数目对应于用以搬移的对应于程序化至少部分的所述第一写入数据的第一存储数据的数据量；

程序化至少部分的所述第一写入数据并根据所述第一数目搬移存储于所述多个物理程序化单元中的多个第一物理程序化单元中的所述第一存储数据；

在接收到所述第一写入指令之后，接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，其中所述第二数目对应于用以搬移的对应于程序化至少部分的所述第二写入数据的第二存储数据的数据量，且所述第二数目与所述第一数目不同；

根据第二数目程序化所述至少部分的所述第二写入数据并搬移存储于所述多个物理程序化单元中的多个第二物理程序化单元中的所述第二存储数据；以及

抹除所述多个物理抹除单元中的至少一物理抹除单元，其中被抹除的所述至少一物理抹除单元包含所述多个第一物理程序化单元中的至少一物理程序化单元或所述多个第二物理程序化单元中的至少一物理程序化单元。

2.根据权利要求1所述的存储器管理方法，其特征在于，

其中获得所述第二数目的步骤包括根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，

其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自主机系统的使用者数据的至少一第二逻辑单元的数目。

3.根据权利要求2所述的存储器管理方法，其特征在于，根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的步骤包括：

将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及

根据所述物理容量与所述第一差值获得所述第一数目，

其中根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的步骤包括：

将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及

根据所述物理容量与所述第二差值获得所述第二数目。

4.根据权利要求2所述的存储器管理方法，其特征在于，根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的步骤包括：

根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，

其中所述参考计数是对应于每一所述多个物理抹除单元所包含的多个物理程序化单元的总数，

其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，

其中根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的步骤包括：

根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，

其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

5.根据权利要求1所述的存储器管理方法，其特征在于，程序化所述至少部分的所述第一写入数据并搬移所述第一存储数据的步骤包括：

将所述至少部分的所述第一写入数据写入至所述多个物理程序化单元中的第三物理程序化单元；以及

将所述第一存储数据从所述多个第一物理程序化单元搬移至所述多个物理程序化单元中的多个第四物理程序化单元，

其中所述多个第四物理程序化单元的总数符合所述第一数目，

其中程序化所述至少部分的所述第二写入数据并搬移所述第二存储数据的步骤包括：

将所述至少部分的所述第二写入数据写入至所述多个物理程序化单元中的第五物理程序化单元；以及

将所述第二存储数据从所述多个第二物理程序化单元搬移至所述多个物理程序化单元中的多个第六物理程序化单元，

其中所述多个第六物理程序化单元的总数符合所述第二数目。

6.根据权利要求5所述的存储器管理方法，其特征在于，每一所述多个物理程序化单元为物理页面。

7.根据权利要求1所述的存储器管理方法，其特征在于，还包括：

判断所述多个物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目；

若判定所述多个闲置物理抹除单元的所述数目符合所述预设数目，执行数据整并程序；以及

若判定所述多个闲置物理抹除单元的所述数目不符合所述预设数目，不执行所述数据整并程序，

其中搬移所述第一存储数据的步骤与搬移所述第二存储数据的步骤是包含于所述数据整并程序中。

8.根据权利要求2所述的存储器管理方法，其特征在于，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，

其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

9.根据权利要求1所述的存储器管理方法，其特征在于，获得所述第一数目的步骤包括：

根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，

其中获得所述第二数目的步骤包括：

根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，

其中所述第二时间点晚于所述第一时间点。

10.根据权利要求1所述的存储器管理方法，其特征在于，所述第一存储数据与所述第二存储数据皆为有效数据。

11.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个物理程序化单元，所述多个物理程序化单元组成多个物理抹除单元；以及

存储器管理电路，电性连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以接收第一写入指令与对应于所述第一写入指令的第一写入数据并根据物理单元计数与第一逻辑单元计数来获得第一数目，其中所述物理单元计数是对应于所述多个物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，且所述第一数目对应于用以搬移的对应于程序化至少部分的所述第一写入数据的第一存储数据的数据量，

其中所述存储器管理电路还用以发送第一指令串行，以指示程序化至少部分的所述第一写入数据并根据所述第一数目搬移存储于所述多个物理程序化单元中的多个第一物理程序化单元中的所述第一存储数据，

其中在接收到所述第一写入指令之后，所述存储器管理电路还用以接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，

其中所述第二数目对应于用以搬移的对应于程序化至少部分的所述第二写入数据的第二存储数据的数据量，且所述第二数目与所述第一数目不同，

其中所述存储器管理电路还用以发送第二指令串行，以指示根据第二数目程序化所述至少部分的所述第二写入数据并搬移存储于所述多个物理程序化单元中的多个第二物理程序化单元中的第二存储数据，

其中所述存储器管理电路还用以发送第三指令串行，以指示抹除所述多个物理抹除单元中的至少一物理抹除单元，其中被抹除的所述至少一物理抹除单元包含所述多个第一物理程序化单元中的至少一物理程序化单元或所述多个第二物理程序化单元中的至少一物理程序化单元。

12.根据权利要求11所述的存储器控制电路单元，其特征在于，

其中所述存储器管理电路是根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，

其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自所述主机系统的使用者数据的至少一第二逻辑单元的数目。

13.根据权利要求12所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：

将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及

根据所述物理容量与所述第一差值获得所述第一数目，

其中所述存储器管理电路根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：

将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及

根据所述物理容量与所述第二差值获得所述第二数目。

14.根据权利要求12所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：

根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，

其中所述参考计数是对应于每一所述多个物理抹除单元所包含的多个物理程序化单元的总数，

其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，

其中所述存储器管理电路根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：

根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，

其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

15.根据权利要求11所述的存储器控制电路单元，其特征在于，所述第一指令串行是指示将所述至少部分的所述第一写入数据写入至所述多个物理程序化单元中的第三物理程序化单元并且将所述第一存储数据从所述多个第一物理程序化单元搬移至所述多个物理程序化单元中的多个第四物理程序化单元，

其中所述多个第四物理程序化单元的总数符合所述第一数目，

其中所述第二指令串行是指示将所述至少部分的所述第二写入数据写入至所述多个物理程序化单元中的第五物理程序化单元并且将所述第二存储数据从所述多个第二物理程序化单元搬移至所述多个物理程序化单元中的多个第六物理程序化单元，

其中所述多个第六物理程序化单元的总数符合所述第二数目。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，每一所述多个物理程序化单元为物理页面。

17.根据权利要求11所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以判断所述多个物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目，

其中若判定所述多个闲置物理抹除单元的所述数目符合所述预设数目，所述存储器管理电路还用以执行数据整并程序，

其中若判定所述多个闲置物理抹除单元的所述数目不符合所述预设数目，所述存储器管理电路不执行所述数据整并程序，

其中所述存储器管理电路发送所述第一指令串行的操作与发送所述第二指令串行的操作是包含于所述数据整并程序中。

18.根据权利要求12所述的存储器控制电路单元，其特征在于，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，

其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

19.根据权利要求11所述的存储器控制电路单元，其特征在于，所述存储器管理电路是根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，

其中所述存储器管理电路是根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，

其中所述第二时间点晚于所述第一时间点。

20.根据权利要求11所述的存储器控制电路单元，其特征在于，所述第一存储数据与所述第二存储数据皆为有效数据。

21.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以电性连接至主机系统；

可复写式非易失性存储器模块，包括多个物理程序化单元，所述多个物理程序化单元组成多个物理抹除单元；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以接收第一写入指令与对应于所述第一写入指令的第一写入数据并根据物理单元计数与第一逻辑单元计数来获得第一数目，其中所述物理单元计数是对应于所述多个物理程序化单元中用以存储来自主机系统的使用者数据的多个物理程序化单元的总数，其中所述第一逻辑单元计数是对应于接收到所述第一写入指令时存储有来自主机系统的使用者数据的至少一第一逻辑单元的数目，且所述第一数目对应于用以搬移的对应于程序化至少部分的所述第一写入数据的第一存储数据的数据量，

其中所述存储器控制电路单元还用以发送第一指令串行，以指示程序化至少部分的所述第一写入数据并根据所述第一数目搬移存储于所述多个物理程序化单元中的多个第一物理程序化单元中的所述第一存储数据，

其中在接收到所述第一写入指令之后，所述存储器控制电路单元还用以接收第二写入指令与对应于所述第二写入指令的第二写入数据并获得第二数目，

其中所述第二数目对应于用以搬移的对应于程序化至少部分的所述第二写入数据的第二存储数据的数据量，且所述第二数目与所述第一数目不同，

其中所述存储器控制电路单元还用以发送第二指令串行，以指示根据第二数目程序化所述至少部分的所述第二写入数据并搬移存储于所述多个物理程序化单元中的多个第二物理程序化单元中的所述第二存储数据，

其中所述存储器控制电路单元还用以发送第三指令串行，以指示抹除所述多个物理抹除单元中的至少一物理抹除单元，其中被抹除的所述至少一物理抹除单元包含所述多个第一物理程序化单元中的至少一物理程序化单元或所述多个第二物理程序化单元中的至少一物理程序化单元。

22.根据权利要求21所述的存储器存储装置，其特征在于，

其中所述存储器控制电路单元是根据所述物理单元计数与第二逻辑单元计数来获得所述第二数目，

其中所述第二逻辑单元计数是对应于接收到所述第二写入指令时存储有来自所述主机系统的使用者数据的至少一第二逻辑单元的数目。

23.根据权利要求22所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：

将对应于所述物理单元计数的物理容量减去对应于所述第一逻辑单元计数的第一逻辑容量以获得第一差值；以及

根据所述物理容量与所述第一差值获得所述第一数目，

其中所述存储器控制电路单元根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：

将所述物理容量减去对应于所述第二逻辑单元计数的第二逻辑容量以获得第二差值；以及

根据所述物理容量与所述第二差值获得所述第二数目。

24.根据权利要求22所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述物理单元计数与所述第一逻辑单元计数来获得所述第一数目的操作包括：

根据参考计数、对应于所述物理单元计数的物理容量及第一存储数据量来获得所述第一数目，

其中所述参考计数是对应于每一所述多个物理抹除单元所包含的多个物理程序化单元的总数，

其中所述第一存储数据量是对应于接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量，

其中所述存储器控制电路单元根据所述物理单元计数与所述第二逻辑单元计数来获得所述第二数目的操作包括：

根据所述参考计数、所述物理容量及第二存储数据量来获得所述第二数目，

其中所述第二存储数据量是对应于接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据或无效数据的数据量。

25.根据权利要求21所述的存储器存储装置，其特征在于，所述第一指令串行是指示将所述至少部分的所述第一写入数据写入至所述多个物理程序化单元中的第三物理程序化单元并且将所述第一存储数据从所述多个第一物理程序化单元搬移至所述多个物理程序化单元中的多个第四物理程序化单元，

其中所述多个第四物理程序化单元的总数也符合所述第一数目，

其中所述第二指令串行是指示将所述至少部分的所述第二写入数据写入至所述多个物理程序化单元中的第五物理程序化单元并且将所述第二存储数据从所述多个第二物理程序化单元搬移至所述多个物理程序化单元中的多个第六物理程序化单元，

其中所述多个第六物理程序化单元的总数也符合所述第二数目。

26.根据权利要求25所述的存储器存储装置，其特征在于，每一所述多个物理程序化单元为物理页面。

27.根据权利要求21项所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以判断所述多个物理抹除单元中的多个闲置物理抹除单元的数目是否符合预设数目，

其中若判定所述多个闲置物理抹除单元的所述数目符合所述预设数目，所述存储器控制电路单元还用以执行数据整并程序，

其中若判定所述多个闲置物理抹除单元的所述数目不符合所述预设数目，所述存储器控制电路单元不执行所述数据整并程序，

其中所述存储器控制电路单元发送所述第一指令串行的操作与发送所述第二指令串行的操作是包含于所述数据整并程序中。

28.根据权利要求22所述的存储器存储装置，其特征在于，所述第一逻辑单元计数与接收到所述第一写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关，

其中所述第二逻辑单元计数与接收到所述第二写入指令时存储于所述可复写式非易失性存储器模块中的有效数据的数据量成正相关。

29.根据权利要求21所述的存储器存储装置，其特征在于，所述存储器控制电路单元是根据在第一时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的额定容量的关系来获得所述第一数目，

其中所述存储器控制电路单元是根据在第二时间点存储有数据的逻辑单元的容量与所述可复写式非易失性存储器模块提供以存储使用者数据的所述额定容量的关系来获得所述第二数目，

其中所述第二时间点晚于所述第一时间点。

30.根据权利要求21所述的存储器存储装置，其特征在于，所述第一存储数据与所述第二存储数据皆为有效数据。