CN105224238B - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元。所述存储器管理方法包括：将多个非闲置实体抹除单元划分为第一实体抹除单元与第二实体抹除单元，其中第一实体抹除单元的数据更新频率低于第二实体抹除单元的数据更新频率；从属于第一实体抹除单元的实体抹除单元中选择第三实体抹除单元；从闲置实体抹除单元中提取第四实体抹除单元，并且复制第三实体抹除单元所存储的有效数据至第四实体抹除单元；以及抹除第三实体抹除单元。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明是有关于一种存储器存储装置，且特别是有关于一种存储器管理方法以及使用此存储器管理方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装于上述所举例的各种可携式多媒体装置中。

一般来说，包含可复写式非易失性存储器模块的存储器存储装置会通过执行垃圾回收程序来释放出可用的实体区块。但是，传统的垃圾回收程序并不会考虑到某一个实体区块所存储的数据是否会被经常性地更新。若一个实体区块所存储的数据会被经常性地更新，则即使在垃圾回收程序中将此实体区块所存储的有效数据搬移至另一实体区块，此有效数据也可能会因再次被更新而随即被视为无效，造成系统资源的浪费。

发明内容

有鉴于此，本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可减少对于经常被更新的数据的搬移，提升垃圾回收程序的效率。

本发明的一范例实施例提供一种存储器管理方法，其用于管理可复写式非易失性存储器模块，并且可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器管理方法包括：将所述实体抹除单元中的多个非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一所述第一实体抹除单元的一数据更新频率低于每一所述第二实体抹除单元的一数据更新频率；从所述第一实体抹除单元中选择至少一第三实体抹除单元；从所述实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一所述第三实体抹除单元所存储的有效数据至所述第四实体抹除单元；以及抹除所述第三实体抹除单元。

在本发明的一范例实施例中，每一所述第一实体抹除单元的一数据写入时间早于每一所述第二实体抹除单元的数据写入时间。

在本发明的一范例实施例中，所述将所述非闲置实体抹除单元划分为所述第一实体抹除单元与所述第二实体抹除单元的步骤包括：根据一数据写入信息来排序所述非闲置实体抹除单元；以及将排序后的所述非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为所述第一实体抹除单元，并且将排序后的所述非闲置实体抹除单元中不符合第一排序条件的至少一实体抹除单元划分为所述第二实体抹除单元。

在本发明的一范例实施例中，所述第一实体抹除单元的一第一数量与所述第二实体抹除单元的一第二数量维持在一预设比例。

在本发明的一范例实施例中，所述从所述第一实体抹除单元中选择所述第三实体抹除单元的步骤包括：从所述第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为所述第三实体抹除单元。

在本发明的一范例实施例中，所述存储器管理方法还包括：抹除所述第三实体抹除单元。

在本发明的一范例实施例中，所述第一实体抹除单元的其中之一所存储的一有效数据的数据量多于所述第二实体抹除单元的其中之一所存储的有效数据的数据量。

本发明的一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。连接接口单元用以电性连接至一主机系统。可复写式非易失性存储器模块包括多个实体抹除单元。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。其中存储器控制电路单元用以将所述实体抹除单元中的多个非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一所述第一实体抹除单元的一数据更新频率低于每一所述第二实体抹除单元的数据更新频率。存储器控制电路单元还用以从所述第一实体抹除单元中选择至少一第三实体抹除单元。存储器控制电路单元还用以从所述实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一所述第三实体抹除单元所存储的一有效数据至所述第四实体抹除单元。

在本发明的一范例实施例中，所述存储器控制电路单元将所述非闲置实体抹除单元划分为所述第一实体抹除单元与所述第二实体抹除单元的操作包括：存储器控制电路单元根据一数据写入信息来排序所述非闲置实体抹除单元；以及存储器控制电路单元将排序后的所述非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为所述第一实体抹除单元，并且将排序后的所述非闲置实体抹除单元中不符合第一排序条件的至少一实体抹除单元划分为所述第二实体抹除单元。

在本发明的一范例实施例中，所述存储器控制电路单元从所述第一实体抹除单元中选择所述第三实体抹除单元的操作包括：存储器控制电路单元从所述第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为所述第三实体抹除单元。

在本发明的一范例实施例中，所述存储器控制电路单元还用以抹除所述第三实体抹除单元。

本发明的一范例实施例提供一种存储器控制电路单元，其用于控制一可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。主机接口用以电性连接至一主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个实体抹除单元。存储器管理电路电性连接至主机接口与存储器接口。其中存储器管理电路用以将所述实体抹除单元中的多个非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一所述第一实体抹除单元的一数据更新频率低于每一所述第二实体抹除单元的数据更新频率。存储器管理电路还用以从所述第一实体抹除单元中选择至少一第三实体抹除单元。存储器管理电路还用以从所述实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一所述第三实体抹除单元所存储的一有效数据至所述第四实体抹除单元。

在本发明的一范例实施例中，所述存储器管理电路将所述非闲置实体抹除单元划分为所述第一实体抹除单元与所述第二实体抹除单元的操作包括：存储器管理电路根据一数据写入信息来排序所述非闲置实体抹除单元；以及存储器管理电路将排序后的所述非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为所述第一实体抹除单元，并且将排序后的所述非闲置实体抹除单元中不符合第一排序条件的至少一实体抹除单元划分为所述第二实体抹除单元。

在本发明的一范例实施例中，所述存储器管理电路从所述第一实体抹除单元中选择所述第三实体抹除单元的操作包括：存储器管理电路从所述第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为所述第三实体抹除单元。

在本发明的一范例实施例中，所述存储器管理电路还用以抹除所述第三实体抹除单元。

基于上述，本发明可以先将多个实体抹除单元依其各自的数据更新频率分为至少两组，然后再对数据更新频率较低的至少部分实体抹除单元执行垃圾回收程序。藉此，可减少对于经常被更新的数据的搬移，提升垃圾回收程序的执行效率，并且节省系统资源。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置；

图2是根据本发明的一范例实施例所示出的主机系统与输入/输出装置的示意图；

图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是示出图1所示的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的范例示意图；

图7是根据本发明的一范例实施例所示出的非闲置实体抹除单元的串接结构的示意图；

图8是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

附图标记说明：

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：U盘；

1214：记忆卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

410(0)～410(N)：实体抹除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

252：缓冲存储器；

254：电源管理电路；

256：差错校验与校正电路；

610(0)～610(D)：逻辑地址；

602：存储区；

606：系统区；

700：串接结构；

S802、S804、S806：存储器管理方法各步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。图2是根据本发明的一范例实施例所示出的主机系统与输入/输出装置的示意图。图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。

请参照图1，主机系统1000一般包括电脑1100与输入/输出(input/output,I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory,RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在一范例实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图2所示的U盘1212、记忆卡1214或固态硬盘(Solid StateDrive,SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在另一范例实施例中，主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式存储装置1320(如图3所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图4是示出图1所示的存储器存储装置的概要方块图。

请参照图4，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本范例实施例中，连接接口单元102是兼容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速外设连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra HighSpeed-II,UHS-II)接口标准、安全数码(Secure Digital,SD)接口标准、记忆棒(MemoryStick,MS)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、小型快闪(CompactFlash,CF)接口标准、集成式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或布设于一包含存储器控制电路单元104的芯片外。

存储器控制电路单元104用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，并且属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体程序化单元所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更具体来说，每一个实体抹除单元包括多条字符线与多条比特线，每一条字符线与每一条比特线交叉处配置有一个存储单元。每一个存储单元可存储一或多个比特。在同一个实体抹除单元中，所有的存储单元会一起被抹除。在此范例实施例中，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。另一方面，同一个字符线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一个字符线上的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。一般来说，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度。在此范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。

在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(MultiLevel Cell,MLC)NAND型快闪存储器模块，即一个存储单元中可存储至少2个比特。然而，本发明不限于此，可复写式非易失性存储器模块106也可是单阶存储单元(Single LevelCell,SLC)NAND型快闪存储器模块、复数阶存储单元(Trinary Level Cell,TLC)NAND型快闪存储器模块、其他快闪存储器模块或其他具有相同特性的存储器模块。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元104包括存储器管理电路202、主机接口204与存储器接口206。

存储器管理电路202用以控制存储器控制电路单元104的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。以下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104的操作，以下并不再赘述。

在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。

在另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块106中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元104被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运作此些控制指令以进行数据的写入、读取与抹除等操作。

此外，在另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元。存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元是电性连接至微控制器。其中，存储器管理单元用以管理可复写式非易失性存储器模块106的实体抹除单元；存储器写入单元用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取单元用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除单元用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理单元用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器252、电源管理电路254与差错校验与校正电路256。

缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。

差错校验与校正电路256是电性连接至存储器管理电路202并且用以执行差错校验与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，差错校验与校正电路256会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误更正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误更正码，并且差错校验与校正电路256会依据此错误更正码对所读取的数据执行差错校验与校正程序。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的范例示意图。

必须了解的是，在此描述可复写式非易失性存储器模块106的实体抹除单元的操作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块106的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块106的实体抹除单元进行操作。

请参照图6，存储器管理电路202可将可复写式非易失性存储器模块106的实体抹除单元410(0)～410(N)逻辑地划分为多个区域，例如为存储区602与系统区606。

存储区602的实体抹除单元是用以存储来自主机系统1000的数据。存储区602中会存储有效数据与无效数据。例如，当主机系统要删除一份有效数据时，被删除的数据可能还是存储在存储区602中，但会被标记为无效数据。没有存储有效数据的实体抹除单元也被称为闲置实体抹除单元。没有存储有效数据的实体程序化单元也被称为闲置实体程序化单元。例如，被抹除以后的实体抹除单元便会成为闲置实体抹除单元。相反的，有存储有效数据的实体抹除单元也被称为非闲置实体抹除单元。有存储有效数据的实体程序化单元也被称为非闲置实体程序化单元。

若存储区602或系统区606中有实体抹除单元损坏时，存储区602中的实体抹除单元也可以用来替换损坏的实体抹除单元。倘若存储区602中没有可用的实体抹除单元来替换损坏的实体抹除单元时，则存储器管理电路202会将整个存储器存储装置100宣告为写入保护(write protect)状态，而无法再写入数据。

系统区606的实体抹除单元是用以记录系统数据，其中此系统数据包括关于存储器芯片的制造商与型号、存储器芯片的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

存储区602与系统区606的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置100的操作中，实体抹除单元关联至存储区602与系统区606的分组关系会动态地变动。例如，当系统区606中的实体抹除单元损坏而被存储区602的实体抹除单元取代时，则原本在存储区602的实体抹除单元会被关联至系统区606。

存储器管理电路202会配置逻辑地址610(0)～610(D)以映射至存储区602中部分的实体抹除单元410(0)～410(A)。主机系统1000是通过逻辑地址610(0)～610(D)来存取存储区602中的数据。在此范例实施例中，一个逻辑地址是映射至一个实体扇，多个逻辑地址会组成一个逻辑程序化单元。一个逻辑程序化单元是映射至一或多个实体程序化单元。在一范例实施例中，多个逻辑程序化单元可以组成一个逻辑抹除单元，并且一个逻辑抹除单元可以映射至一或多个实体抹除单元。

存储器管理电路202会将实体抹除单元410(0)～410(N)中的实体抹除单元410(0)～410(R)划分为一或多个第一实体抹除单元与一或多个第二实体抹除单元。其中，每一个实体抹除单元410(0)～410(R)都是一个非闲置实体抹除单元。实体抹除单元410(0)～410(R)的数量至少是两个。实体抹除单元410(0)～410(R)可以是实体抹除单元410(0)～410(N)中的非闲置实体抹除单元的部分或全部。

每一个第一实体抹除单元的数据更新频率是低于每一个第二实体抹除单元的数据更新频率。在一范例实施例中，每一个实体抹除单元的数据更新频率可以通过每一个实体抹除单元的一数据写入(programming)时间、一数据存放时间或者多个实体抹除单元的一数据写入顺序来加以评估。其中，此数据写入时间是指一笔数据被写入至一个实体抹除单元的时间。数据存放时间是指一笔数据在一个实体抹除单元中的存放时间，或者多笔数据在一个实体抹除单元中的一平均存放时间。数据存放时间可用来表示一或多笔数据被存放在一个实体抹除单元中多久了。而数据写入顺序是指多笔数据被分别写入至多个实体抹除单元的先后顺序。在一范例实施例中，若某一个实体抹除单元的数据写入时间早于另一个实体抹除单元的数据写入时间，或者某一个实体抹除单元的数据存放时间长于另一个实体抹除单元的数据存放时间，则可视为此实体抹除单元的数据更新频率低于另一个实体抹除单元的数据更新频率。换言之，在此范例实施例中，每一个第一实体抹除单元的一数据写入时间会早于每一个第二实体抹除单元的一数据写入时间，及/或每一个第一实体抹除单元的一数据存放时间会长于每一个第二实体抹除单元的一数据存放时间。

也就是说，在一范例实施例中，存储器管理电路202是根据每一个实体抹除单元410(0)～410(R)被写入数据的时间或顺序，或者数据在每一个实体抹除单元410(0)～410(R)中的存放时间，来将实体抹除单元410(0)～410(R)划分为一或多个第一实体抹除单元与一或多个第二实体抹除单元。然而，在另一范例实施例中，每一个实体抹除单元的数据更新频率可以也可以是通过每一个实体抹除单元所存储的数据类型或存取次数(例如，写入次数)来评估。例如，存储器管理电路202也可以是根据每一个实体抹除单元410(0)～410(R)所存储的数据类型是否是属于容易被更新的类型，或者每一个实体抹除单元410(0)～410(R)所存储的数据类型或存取次数所对应的数据更新频率，来将实体抹除单元410(0)～410(R)划分为一或多个第一实体抹除单元与一或多个第二实体抹除单元，本发明不加以限制。此外，任何可用来评估实体抹除单元的数据更新频率的信息都可以被采用，而不限于上述。

图7是根据本发明的一范例实施例所示出的非闲置实体抹除单元的串接结构的示意图。

请参照图7，在此范例实施例中，在执行垃圾收集(garbage collection)程序之前，存储器管理电路202会先根据一数据写入信息来排序实体抹除单元410(0)～410(R)。其中，数据写入信息用以指示每一个实体抹除单元410(0)～410(R)被写入数据的时间及/或先后顺序。或者，在一范例实施例中，数据写入信息也可以用以指示每一个实体抹除单元410(0)～410(R)的数据存放时间。存储器管理电路202可以利用指标(pointer)或者标记(flag)将排序后的实体抹除单元410(0)～410(R)相互串接而形成串接结构700。也就是说，串接结构700是一种逻辑上的串接关系，而不是实体上的串接关系。如图7所示，在串接结构700中，最右边的实体抹除单元410(0)被写入数据的时间最早，右边第二个的实体抹除单元410(1)被写入数据的时间晚于实体抹除单元410(0)但早于实体抹除单元410(2)，而最左边的实体抹除单元410(R)被写入数据的时间最晚，以此类推。从另一角度来看，由于最右边的实体抹除单元410(0)被写入数据的时间最早，因此实体抹除单元410(0)中的数据被存放在实体抹除单元410(0)的时间也最长；而由于实体抹除单元410(R)被写入数据的时间最晚，因此实体抹除单元410(R)中的数据被存放在实体抹除单元410(R)的时间则最短。

值得注意的是，实体抹除单元的数据写入时间、数据存放时间或数据写入顺序是与每一个实体抹除单元的一数据更新状况或数据更新频率有关，因此，若某一个实体抹除单元在串接结构700中的位置位于另一个实体抹除单元在串接结构700中的位置的左边，则此实体抹除单元的数据更新频率有很大的机率是高于所述另一个实体抹除单元的数据更新频率。或者，若某一个非闲置实体抹除单元的数据更新频率是所有的非闲置实体抹除单元中最高的，则此非闲置实体抹除单元将有很高的机率会被排序在串接结构700中的最左边(即，串接结构700中实体抹除单元410(R)的位置)；若某一个非闲置实体抹除单元的数据更新频率是所有的非闲置实体抹除单元中最低的，则此非闲置实体抹除单元将有很高的机率会被排序在串接结构700中的最右边(即，串接结构700中实体抹除单元410(0)的位置)，以此类推。

存储器管理电路202会将排序后的实体抹除单元410(0)～410(R)中符合一排序条件(也称为第一排序条件)的一或多个实体抹除单元划分为第一实体抹除单元，并且将排序后的实体抹除单元410(0)～410(R)中不符合此第一排序条件的一或多个实体抹除单元划分为第二实体抹除单元。在一范例实施例中，排序后的实体抹除单元410(0)～410(R)中符合第一排序条件的实体抹除单元是包含最早被写入数据的实体抹除单元在内的P个较早被写入数据的实体抹除单元。例如，在一范例实施例中，图7的串接结构700中最右边的P个连续串接的实体抹除单元410(0)～410(P)符合第一排序条件，而串接结构700中的410(P+1)～410(R)则不符合第一排序条件。在一范例实施例中，P的数量会随着实体抹除单元410(0)～410(R)的数量改变而对应改变，以使第一实体抹除单元的数量(也称为第一数量)与第二实体抹除单元的数量(也称为第二数量)维持在一预设比例。例如，此预设比例可以是95:5。例如，在一范例实施例中，若实体抹除单元410(0)～410(R)的数量是100个，则第一数量会是95个，并且第二数量会是5个。此外，此预设比例也可以被调整，而非限定于上述。

存储器管理电路202会从属于第一实体抹除单元的实体抹除单元中选择一或多个第三实体抹除单元。在一范例实施例中，存储器管理电路202可以选择属于第一实体抹除单元的一或多个实体抹除单元中符合一有效数据条件及/或另一排序条件(也称为第二排序条件)的一或多个实体抹除单元作为第三实体抹除单元。例如，在一范例实施例中，符合有效数据条件的实体抹除单元可以是属于第一实体抹除单元的实体抹除单元中所存储的有效数据的数据量较少者，或者是所存储的有效数据的数据量少于一预设值者，且不限于此。在另一范例实施例中，任何基于有效数据的数据量进行运算的演算法都可以用来设定有效数据条件。另外，符合第二排序条件的实体抹除单元可以是属于第一实体抹除单元的实体抹除单元中Q个较早被写入数据的实体抹除单元，例如，串接结构700中连续串接的实体抹除单元410(0)～410(Q)，其中Q小于P。

存储器管理电路202会对第三实体抹除单元执行垃圾回收程序。例如，存储器管理电路202会从实体抹除单元410(0)～410(N)中的一或多个闲置实体抹除单元中提取一或多个第四实体抹除单元，并且复制每一个第三实体抹除单元所存储的有效数据(valid data)至第四实体抹除单元。在将有效数据从第三实体抹除单元复制到第四实体抹除单元之后，原先第三实体抹除单元中的有效数据会被标记为无效数据，并且存储器管理电路202会抹除第三实体抹除单元。藉此，每经过一次的垃圾回收程序，存储器管理电路202就会释放出一或多个闲置实体抹除单元(即，原先的第三实体抹除单元)。在一范例实施例中，存储器管理电路202则是会在特定的时间点抹除第三实体抹除单元。例如，存储器管理电路202可以在执行完垃圾回收程序后，抹除第三实体抹除单元。然而，此特定时间点还可以是存储器存储装置100开机、关机、存储器存储装置100闲置超过一预设时间或者任意的时间点，本发明不加以限制。

在一范例实施例中，在一次的垃圾回收程序中，存储器管理电路202只会复制第三实体抹除单元所存储的有效数据至第四实体抹除单元，而不会复制第三实体抹除单元之外的任一个实体抹除单元所存储的有效数据至第四实体抹除单元。

此外，在一范例实施例中，第一实体抹除单元的其中之一所存储的有效数据的数据量会多于第二实体抹除单元的其中之一所存储的有效数据的数据量。例如，在图7的串接结构700中，假设实体抹除单元410(P+1)所存储的有效数据的数据量是2个实体程序化单元的大小，而实体抹除单元410(P)所存储的有效数据的数据量是3个实体程序化单元的大小，即表示实体抹除单元410(P)所存储的有效数据的数据量多于实体抹除单元410(P+1)所存储的有效数据的数据量。此外，用来评估数据量的单位还可以是任意的单位，而不限于上述。

图8是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

请参照图8，在步骤S802中，将多个非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元。其中每一个第一实体抹除单元的一数据更新频率低于每一个第二实体抹除单元的一数据更新频率。

在步骤S804中，从属于第一实体抹除单元的实体抹除单元中选择至少一第三实体抹除单元。

在步骤S806中，从属于至少一闲置实体抹除单元的实体抹除单元中提取至少一第四实体抹除单元，并且复制每一个第三实体抹除单元所存储的有效数据至所述第四实体抹除单元。

然而，图8中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8中各步骤可以实作为多个程序码或是电路，本发明并不在此限。此外，图8的方法可以搭配以上范例实施例使用，也可以单独使用，本发明并不在此限。

综上所述，本发明提出的存储器管理方法、存储器存储装置及存储器控制电路单元，可先将多个非闲置实体抹除单元划分为更新频率较低的一或多个第一实体抹除单元与更新频率较高的一或多个第二实体抹除单元。接着，再从更新频率较低的一或多个第一实体抹除单元中选择一或多个第三实体抹除单元，并且对第三实体抹除单元执行垃圾回收程序。藉此，可有效减少在执行垃圾回收程序之后，所回收的有效数据随即因再次被更新而被视为无效的情形，造成系统资源的浪费。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器管理方法，用于管理一可复写式非易失性存储器模块，该可复写式非易失性存储器模块包括多个实体抹除单元，其特征在于，该存储器管理方法包括：

根据该些实体抹除单元中已储存数据的多个非闲置实体抹除单元的数据存储状态，将该些非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一该至少一第一实体抹除单元的一数据更新频率低于每一该至少一第二实体抹除单元的该数据更新频率，且该些非闲置实体抹除单元的该数据存储状态与该些非闲置实体抹除单元的数据写入时间、数据存放时间、数据写入顺序、存取次数及该些非闲置实体抹除单元所存储的数据的数据类型的至少其中之一有关；

从该至少一第一实体抹除单元中选择至少一第三实体抹除单元；以及

从该些实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一该至少一第三实体抹除单元所存储的一有效数据至该至少一第四实体抹除单元。

2.根据权利要求1所述的存储器管理方法，其特征在于，每一该至少一第一实体抹除单元的一数据写入时间早于每一该至少一第二实体抹除单元的该数据写入时间。

3.根据权利要求1所述的存储器管理方法，其特征在于，将该些非闲置实体抹除单元划分为该至少一第一实体抹除单元与该至少一第二实体抹除单元的步骤包括：

根据一数据写入信息来排序该些非闲置实体抹除单元，其中該数据写入信息反映该些非闲置实体抹除单元的该数据写入时间、该数据存放时间、该数据写入顺序、该存取次数及该些非闲置实体抹除单元所存储的该数据的该数据类型的该至少其中之一；以及

将排序后的该些非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为该至少一第一实体抹除单元，并且将排序后的该些非闲置实体抹除单元中不符合该第一排序条件的至少一实体抹除单元划分为该至少一第二实体抹除单元。

4.根据权利要求1所述的存储器管理方法，其特征在于，该至少一第一实体抹除单元的一第一数量与该至少一第二实体抹除单元的一第二数量维持在一预设比例。

5.根据权利要求1所述的存储器管理方法，其特征在于，从该至少一第一实体抹除单元中选择该至少一第三实体抹除单元的步骤包括：

从该至少一第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为该至少一第三实体抹除单元。

6.根据权利要求1所述的存储器管理方法，其特征在于，还包括：

抹除该至少一第三实体抹除单元。

7.根据权利要求1所述的存储器管理方法，其特征在于，该至少一第一实体抹除单元的其中之一所存储的一有效数据的数据量多于该至少一第二实体抹除单元的其中之一所存储的该有效数据的数据量。

8.一种存储器存储装置，其特征在于，包括：

一连接接口单元，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个实体抹除单元；以及

一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，

其中该存储器控制电路单元用以根据该些实体抹除单元中已储存数据的多个非闲置实体抹除单元的数据存储状态，将该些实体抹除单元中的多个非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一该至少一第一实体抹除单元的一数据更新频率低于每一该至少一第二实体抹除单元的该数据更新频率，且该些非闲置实体抹除单元的该数据存储状态与该些非闲置实体抹除单元的数据写入时间、数据存放时间、数据写入顺序、存取次数及该些非闲置实体抹除单元所存储的数据的数据类型的至少其中之一有关，

该存储器控制电路单元还用以从该至少一第一实体抹除单元中选择至少一第三实体抹除单元，

该存储器控制电路单元还用以从该些实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一该至少一第三实体抹除单元所存储的一有效数据至该至少一第四实体抹除单元。

9.根据权利要求8所述的存储器存储装置，其特征在于，每一该至少一第一实体抹除单元的一数据写入时间早于每一该至少一第二实体抹除单元的该数据写入时间。

10.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元将该些非闲置实体抹除单元划分为该至少一第一实体抹除单元与该至少一第二实体抹除单元的操作包括：

该存储器控制电路单元根据一数据写入信息来排序该些非闲置实体抹除单元，其中該数据写入信息反映该些非闲置实体抹除单元的该数据写入时间、该数据存放时间、该数据写入顺序、该存取次数及该些非闲置实体抹除单元所存储的该数据的该数据类型的该至少其中之一；以及

该存储器控制电路单元将排序后的该些非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为该至少一第一实体抹除单元，并且将排序后的该些非闲置实体抹除单元中不符合该第一排序条件的至少一实体抹除单元划分为该至少一第二实体抹除单元。

11.根据权利要求8所述的存储器存储装置，其特征在于，该至少一第一实体抹除单元的一第一数量与该至少一第二实体抹除单元的一第二数量维持在一预设比例。

12.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元从该至少一第一实体抹除单元中选择该至少一第三实体抹除单元的操作包括：

该存储器控制电路单元从该至少一第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为该至少一第三实体抹除单元。

13.根据权利要求8所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以抹除该至少一第三实体抹除单元。

14.根据权利要求8所述的存储器存储装置，其特征在于，该至少一第一实体抹除单元的其中之一所存储的一有效数据的数据量多于该至少一第二实体抹除单元的其中之一所存储的该有效数据的数据量。

15.一种存储器控制电路单元，其特征在于，用于控制一可复写式非易失性存储器模块，该存储器控制电路单元包括：

一主机接口，用以电性连接至一主机系统；

一存储器接口，用以电性连接至该可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个实体抹除单元；以及

一存储器管理电路，电性连接至该主机接口与该存储器接口，

其中该存储器管理电路用以根据该些实体抹除单元中已储存数据的多个非闲置实体抹除单元的数据存储状态，将该些非闲置实体抹除单元划分为至少一第一实体抹除单元与至少一第二实体抹除单元，其中每一该至少一第一实体抹除单元的一数据更新频率低于每一该至少一第二实体抹除单元的该数据更新频率，且该些非闲置实体抹除单元的该数据存储状态与该些非闲置实体抹除单元的数据写入时间、数据存放时间、数据写入顺序、存取次数及该些非闲置实体抹除单元所存储的数据的数据类型的至少其中之一有关，

该存储器管理电路还用以从该至少一第一实体抹除单元中选择至少一第三实体抹除单元，

该存储器管理电路还用以从该些实体抹除单元中的至少一闲置实体抹除单元中提取至少一第四实体抹除单元，并且复制每一该至少一第三实体抹除单元所存储的一有效数据至该至少一第四实体抹除单元。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，每一该至少一第一实体抹除单元的一数据写入时间早于每一该至少一第二实体抹除单元的该数据写入时间。

17.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路将该些非闲置实体抹除单元划分为该至少一第一实体抹除单元与该至少一第二实体抹除单元的操作包括：

该存储器管理电路根据一数据写入信息来排序该些非闲置实体抹除单元，其中該数据写入信息反映该些非闲置实体抹除单元的该数据写入时间、该数据存放时间、该数据写入顺序、该存取次数及该些非闲置实体抹除单元所存储的该数据的该数据类型的该至少其中之一；以及

该存储器管理电路将排序后的该些非闲置实体抹除单元中符合一第一排序条件的至少一实体抹除单元划分为该至少一第一实体抹除单元，并且将排序后的该些非闲置实体抹除单元中不符合该第一排序条件的至少一实体抹除单元划分为该至少一第二实体抹除单元。

18.根据权利要求15所述的存储器控制电路单元，其特征在于，该至少一第一实体抹除单元的一第一数量与该至少一第二实体抹除单元的一第二数量维持在一预设比例。

19.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路从该至少一第一实体抹除单元中选择该至少一第三实体抹除单元的操作包括：

该存储器管理电路从该至少一第一实体抹除单元中选择符合一有效数据条件及/或一第二排序条件的至少一实体抹除单元作为该至少一第三实体抹除单元。

20.根据权利要求15所述的存储器控制电路单元，其特征在于，该存储器管理电路还用以抹除该至少一第三实体抹除单元。

21.根据权利要求15所述的存储器控制电路单元，其特征在于，该至少一第一实体抹除单元的其中之一所存储的一有效数据的数据量多于该至少一第二实体抹除单元的其中之一所存储的该有效数据的数据量。