CN107844431A - 映射表更新方法、存储器控制电路单元与存储器存储装置 - Google Patents

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Abstract

本发明提供一种映射表更新方法、存储器控制电路单元与存储器存储装置。此方法包括：从主机系统接收对应于第一逻辑地址的第一数据；根据第一逻辑地址载入第一逻辑地址‑实体地址映射表；发送指令序列至可复写式非易失性存储器模块；在可复写式非易失性存储器模块的控制电路根据该指令序列将第一数据写入至第一实体程序化单元的过程中，更新第一逻辑地址‑实体地址映射表；以及在所述控制电路将第一数据写入至第一实体程序化单元之后，将更新后的第一逻辑地址‑实体地址映射表回存至可复写式非易失性存储器模块。

Description

映射表更新方法、存储器控制电路单元与存储器存储装置
技术领域
本发明涉及一种映射表更新方法、存储器控制电路单元与存储器存储装置。
背景技术
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。
快闪存储器模块具有多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元(physical page)，其中在实体抹除单元中写入数据时必须依据实体程序化单元的顺序写入数据。此外，已被写入数据的实体程序化单元需先被抹除后才能再次用于写入数据。特别是，实体抹除单元为抹除的最小单位，并且实体程序化单元为程序化(也称写入)的最小单元。因此，在快闪存储器模块的管理中，实体抹除单元会被区分为数据区与闲置区。
数据区的实体抹除单元是用以存储主机系统所存储的数据。具体来说，存储器存储装置中的存储器管理电路会将主机系统所存取的逻辑存取地址转换为逻辑区块的逻辑页面并且将逻辑区块的逻辑页面映射至数据区的实体抹除单元的实体程序化单元。也就是说，快闪存储器模块的管理上数据区的实体抹除单元是被视为已被使用的实体抹除单元(例如，已存储主机系统所写入的数据)。例如，存储器管理电路会使用逻辑地址-实体地址映射表(logical address-physical address mapping table)来记载逻辑页面与数据区的实体程序化单元的映射关系。
然而，在传统更新逻辑地址-实体地址映射表中的映射信息的方法中，通常会依序执行以下三个步骤：载入逻辑地址-实体地址映射表；更新逻辑地址-实体地址映射表的映射信息；以及将更新后的逻辑地址-实体地址映射表回存至可复写式非易失性存储器模块。
然而，在更新逻辑地址-实体地址映射表的映射信息的过程中，由于存储器管理电路正在更新逻辑地址-实体地址映射表中的映射信息，可复写式非易失性存储器模块通常不会接收到来自存储器管理电路下达的指令序列。也就是说，在执行更新逻辑地址-实体地址映射表的映射信息的过程中，可复写式非易失性存储器模块的控制电路是处于闲置的状态，进而导致在在更新逻辑地址-实体地址映射表的映射信息的过程中可复写式非易失性存储器模块的使用率降低。
发明内容
本发明提供一种映射表更新方法、存储器控制电路单元与存储器存储装置，可以有效地提高可复写式非易失性存储器模块的使用率，并提升可复写式非易失性存储器模块在写入时的效能。
本发明提出一种映射表更新方法，适用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息，所述方法包括：从主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址；根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的第一逻辑地址-实体地址映射表至缓冲存储器；发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元；在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表；以及在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
在本发明的一实施例中，所述方法还包括：判断第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块；以及当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的步骤。
在本发明的一实施例中，所述方法还包括：从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令。其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的步骤包括：判断所述第一逻辑地址与所述第二逻辑地址是否连续；以及当所述第一逻辑地址与所述第二逻辑地址为连续时，判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
在本发明的一实施例中，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元。其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的步骤包括：根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
在本发明的一实施例中，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的步骤包括：更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
在本发明的一实施例中，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的步骤包括：暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
本发明提供一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中可复写式非易失性存储器模块，具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。存储器管理电路电性连接至主机接口以及存储器接口。存储器管理电路用以执行下述运作：从主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址；根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的第一逻辑地址-实体地址映射表至缓冲存储器；发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元；在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表；以及在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
在本发明的一实施例中，其中所述存储器管理电路判断所述第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块，以及当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，所述存储器管理电路执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的运作。
在本发明的一实施例中，其中所述存储器管理电路从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令，其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的运作中，所述存储器管理电路判断所述第一逻辑地址与所述第二逻辑地址是否连续，以及当所述第一逻辑地址与所述第二逻辑地址为连续时，所述存储器管理电路判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
在本发明的一实施例中，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元。其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，所述存储器管理电路根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
在本发明的一实施例中，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，所述存储器管理电路更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
在本发明的一实施例中，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的运作中，所述存储器管理电路暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
本发明提供一种存储器存储装置。存储器存储装置包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块，具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。存储器控制电路单元用以执行下述运作：从主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址；根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的第一逻辑地址-实体地址映射表至缓冲存储器；发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元；在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表；以及在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
在本发明的一实施例中，其中所述存储器控制电路单元判断所述第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块，以及当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，所述存储器控制电路单元执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的运作。
在本发明的一实施例中，其中所述存储器控制电路单元从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令，其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的运作中，所述存储器控制电路单元判断所述第一逻辑地址与所述第二逻辑地址是否连续，以及当所述第一逻辑地址与所述第二逻辑地址为连续时，所述存储器控制电路单元判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
在本发明的一实施例中，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，所述存储器控制电路单元根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
在本发明的一实施例中，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，所述存储器控制电路单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
在本发明的一实施例中，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的运作中，所述存储器控制电路单元暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
基于上述，本发明的映射表更新方法、存储器控制电路单元与存储器存储装置可以预先地载入逻辑地址-实体地址映射表至缓冲存储器，并且在可复写式非易失性存储器模块的控制电路将数据写入至一实体程序化单元的同时，可以更新暂存于缓冲存储器中的逻辑地址-实体地址映射表。也就是说，本发明的映射表更新方法可以让存储器管理电路与可复写式非易失性存储器模块的控制电路两者进行平行地运作，进而避免存储器管理电路在执行更新逻辑地址-实体地址映射表的映射信息的过程中可复写式非易失性存储器模块的控制电路是处于闲置的状态。因此，本发明的映射表更新方法可以有效地提高可复写式非易失性存储器模块的使用率，并提升可复写式非易失性存储器模块在写入时的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图；
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图；
图8～图10是根据本发明一实施例所示出的更新逻辑地址-实体地址映射表的简化范例；
图11是根据一范例实施例所示出的映射表更新方法的流程图。
附图标号说明
10、30：存储器存储装置；
11、31：主机系统；
110：系统总线；
111：处理器；
112：随机存取存储器；
113：只读存储器；
114：数据传输接口；
12：输入/输出(I/O)装置；
20：主机板；
201：U盘；
202：存储卡；
203：固态硬盘；
204：无线存储器存储装置；
205：全球定位系统模块；
206：网络接口卡；
207：无线传输装置；
208：键盘；
209：屏幕；
210：喇叭；
32：SD卡；
33：CF卡；
34：嵌入式存储装置；
341：嵌入式多媒体卡；
342：嵌入式多芯片封装存储装置；
402：连接接口单元；
404：存储器控制电路单元；
406：可复写式非易失性存储器模块；
202：存储器管理电路；
204：主机接口；
206：存储器接口；
208：缓冲存储器；
210：电源管理电路；
212：错误检查与校正电路；
410(0)～410(N)：实体抹除单元；
502：数据区；
504：闲置区；
506：系统区；
508：取代区；
LBA(0)～LBA(H)：逻辑单元；
LZ(0)～LZ(M)：逻辑区域；
ID1～ID9：初始数据；
UD1～UD2：更新数据；
步骤S1101：从主机系统接收对应于第一数据的第一写入指令，其中第一数据对应于多个逻辑地址中的第一逻辑地址的步骤；
步骤S1103：根据第一逻辑地址从可复写式非易失性存储器模块中载入多个逻辑地址-实体地址映射表之中的第一逻辑地址-实体地址映射表至缓冲存储器的步骤；
步骤S1105：发送指令序列至可复写式非易失性存储器模块以指示可复写式非易失性存储器模块的控制电路将第一数据写入至多个实体程序化单元中的第一实体程序化单元的步骤；
步骤S1107：在可复写式非易失性存储器模块的控制电路将第一数据写入至第一实体程序化单元的过程中，根据第一逻辑地址以及第一实体程序化单元更新暂存于缓冲存储器中的第一逻辑地址-实体地址映射表的步骤；
步骤S1109：在可复写式非易失性存储器模块的控制电路将第一数据写入至第一实体程序化单元之后，将更新后的第一逻辑地址-实体地址映射表从缓冲存储器回存至可复写式非易失性存储器模块中的步骤。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置10可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有多个实体抹除单元。例如，所述多个实体抹除单元可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。
在本范例实施例中，可复写式非易失性存储器模块406为多阶存储单元(MultiLevel Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是单阶存储单元(Single Level Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特数据的快闪存储器模块)、多阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是基于电压(也称为，临界电压)的改变来存储一或多个比特。当从存储器控制电路单元404接收到写入指令序列或读取指令序列时，可复写式非易失性存储器模块406中的控制电路(未示出)会控制施予至某一字元线与某一比特线(或比特线组)的电压来改变至少一存储单元的临界电压或侦测所述存储单元的存储状态(state)。例如，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压(或程序化电压)至某一个存储单元的控制栅极，可以改变其电荷补捉层的电子量，进而改变此存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的存储单元可具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路202、主机接口204与存储器接口206。
存储器管理电路202用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路202或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路202的控制指令是以固体型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。
主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口206转换为可复写式非易失性存储器模块406所能接受的格式。
在本发明一范例实施例中，存储器控制电路单元404还包括缓冲存储器208、电源管理电路210与错误检查与校正电路212。
缓冲存储器208是电性连接至存储器管理电路202并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。在一实施例中，缓冲存储器208还用以存储实体地址-逻辑地址映射表，所述实体地址-逻辑地址映射表用于记录实体抹除单元之中的作动实体抹除单元的实体程序化单元与逻辑地址中的多个已更新逻辑地址之间的映射信息。具体来说，当主机系统11欲写入更新数据至可复写式非易失性存储器模块406时，存储器管理电路202会下达指令序列给可复写式非易失性存储器模块406，并藉由可复写式非易失性存储器模块406的控制电路根据该指令序列将更新数据存储至可复写式非易失性存储器模块406的闲置区的一作动实体抹除单元中，并在实体地址-逻辑地址映射表中纪录关于此写入操作的逻辑页面以及该作动实体抹除单元中用于存储其更新数据的实体程序化单元两者间的映射信息。之后，存储器管理电路202可以再根据实体地址-逻辑地址映射表从可复写式非易失性存储器模块406载入对应的逻辑地址-实体地址映射表来更新此逻辑地址-实体地址映射表中的映射信息。
电源管理电路210是电性连接至存储器管理电路202并且用以控制存储器存储装置10的电源。
错误检查与校正电路212是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统11中接收到写入指令时，错误检查与校正电路212会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路202从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路212会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
请参照图6，假设可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。存储器管理电路202会将实体抹除单元410(0)～410(N)逻辑地分组为数据区502、闲置区504、系统区506与取代区508。
逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路202会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。
逻辑上属于系统区506的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路202会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区502、闲置区504、系统区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区502、闲置区504、系统区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。
请参照图7，存储器管理电路202会配置逻辑单元LBA(0)～LBA(H)以映射数据区502的实体抹除单元，其中每一逻辑单元具有多个逻辑页面以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统100欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器管理电路202会从闲置区504中提取一个实体抹除单元作为作动实体抹除单元以用于写入数据，以轮替数据区502的实体抹除单元。
为了识别数据每个逻辑单元的数据被存储在哪个实体抹除单元，在本范例实施例中，存储器管理电路202会记录逻辑单元与实体抹除单元之间的映射关系。并且，当主机系统11欲在逻辑页面中存取数据时，存储器管理电路202会确认此逻辑页面所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路202会在可复写式非易失性存储器模块406中存储逻辑地址-实体地址映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路202会将逻辑地址-实体地址映射表载入至缓冲存储器208来维护。
值得一提的是，由于缓冲存储器208的容量有限无法存储记录了所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器管理电路202会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑地址-实体地址映射表。特别是，当存储器管理电路202欲更新某个逻辑单元的映射信息时，对应此逻辑单元所属的逻辑区域的逻辑地址-实体地址映射表会被载入至缓冲存储器208来被更新。在本范例实施例中，存储所有的逻辑地址-实体地址映射表所需的空间为对应于可复写式非易失性存储器模块406中可用于存储数据的空间的千分之一。也就是说，假设可复写式非易失性存储器模块406的容量为1TB(Terabyte)，则存储所有的逻辑地址-实体地址映射表所需的空间为1GB(Gigabyte)。然而，在其他范例实施例中，存储所有的逻辑地址-实体地址映射表所需的空间可以随着可复写式非易失性存储器模块406的容量的不同而改变。
在本范例实施例中，当主机系统11欲执行写入操作时，主机系统11可以下达写入指令。存储器管理电路202会从闲置区504中提取一作动实体抹除单元，并且将包含于来自主机系统11的写入指令中的数据(也称为更新数据)写入至此作动实体抹除单元中。
具体来说，当存储器存储装置10从主机系统11接收到写入指令时，来自于主机系统11的写入指令中的数据可被写入闲置区504中的一作动实体抹除单元中。并且，当此实体抹除单元已被写满时，存储器管理电路202会再从闲置区504中提取空的实体抹除单元作为另一个作动实体抹除单元，以继续写入对应来自于主机系统11的写入指令的更新数据。
图8～图10是根据本发明一实施例所示出的更新逻辑地址-实体地址映射表的简化范例。
为方便说明，在此假设数据区502具有3个实体抹除单元分别为实体抹除单元410(0)～410(2)，闲置区504具有2个实体抹除单元分别为实体抹除单元410(3)～410(4)。每一实体抹除单元具有3个实体程序化单元。
请参照图8，假设在图8的存储器存储装置10的状态中，逻辑单元LBA(0)～LBA(2)的逻辑页面映射数据区502的实体抹除单元410(0)～410(2)的实体程序化单元，并且闲置区504具有实体抹除单元410(3)～410(4)。也就是说，存储器管理电路202会在逻辑地址-实体地址映射表中记录逻辑单元LBA(0)～LBA(2)与实体抹除单元410(0)～410(4)之间的映射关系，并且将实体抹除单元410(0)～410(2)的实体程序化单元视为已存储属于逻辑单元LBA(0)～LBA(2)的逻辑页面的数据(即，初始数据ID1～ID9)。特别是，在此范例实施例中，假设目前的逻辑单元LBA(0)的第0～2个逻辑页面是分别映射至实体抹除单元410(0)的第0～2个实体程序化单元，逻辑单元LBA(1)的第0～2个逻辑页面是分别映射至实体抹除单元410(1)的第0～2个实体程序化单元，逻辑单元LBA(2)的第0～2个逻辑页面是分别映射至实体抹除单元410(2)的第0～2个实体程序化单元。此外，存储器管理电路202会记录闲置区504中可用的实体抹除单元410(3)～410(4)，且当主机系统11执行写入操作时，在传统的方法中，存储器管理电路202会记录对应此写入操作的更新数据的映射信息至缓冲存储器208中的一实体地址-逻辑地址映射表。
须注意的是，在传统的方法中，当主机系统11执行关于一逻辑页面的写入操作时，存储器管理电路202会下达写入指令序列给可复写式非易失性存储器模块406。可复写式非易失性存储器模块406中的控制电路会将此写入操作对应的更新数据写入从闲置区504选出的作动实体抹除单元中。于此同时，存储器管理电路202并不会立即地更改逻辑地址-实体地址映射表中逻辑单元LBA(0)～LBA(2)与实体抹除单元410(0)～410(4)之间的映射关系，存储器管理电路202会将作动实体抹除单元中，被用于存储此更新数据的实体程序化单元的地址(也称，实体地址)，连同此写入操作所对应的逻辑页面的地址(也称，逻辑地址)记录至缓冲存储器208中的实体地址-逻辑地址映射表中。等到实体地址-逻辑地址映射表被写满后，才会根据实体地址-逻辑地址映射表中的映射信息(即，更新数据所对应的逻辑地址)，载入对应的逻辑地址-实体地址映射表至缓冲存储器208中，并且在更新逻辑单元LBA(0)～LBA(2)与实体抹除单元410(0)～410(4)之间的映射关系之后将更新后的逻辑地址-实体地址映射表回存至可复写式非易失性存储器模块406。值得一提的是，当存储器存储装置10属于闲置状态一段时间(例如，30秒未从主机系统11中接收到任何指令)时，存储器管理电路202也可以根据实体地址-逻辑地址映射表中的映射信息，载入对应的逻辑地址-实体地址映射表至缓冲存储器208中，并且在更新逻辑单元LBA(0)～LBA(2)与实体抹除单元410(0)～410(4)之间的映射关系之后，将更新后的逻辑地址-实体地址映射表回存至可复写式非易失性存储器模块406。
也就是说，在传统更新逻辑地址-实体地址映射表中的映射信息的方法中，通常会依序执行以下三个步骤：载入逻辑地址-实体地址映射表至缓冲存储器208中；更新逻辑地址-实体地址映射表的映射信息；以及将更新后的逻辑地址-实体地址映射表回存至可复写式非易失性存储器模块406。
然而，在前述更新逻辑地址-实体地址映射表的映射信息的过程中，由于存储器管理电路202正在更新逻辑地址-实体地址映射表中的映射信息，可复写式非易失性存储器模块406通常不会接收到来自存储器管理电路202下达的指令序列。也就是说，在执行更新逻辑地址-实体地址映射表的映射信息的过程中，可复写式非易失性存储器模块406的控制电路是处于闲置的状态，进而导致可复写式非易失性存储器模块406的使用率降低。特别是，当主机系统11下达大量的写入指令给存储器管理电路202时，倘若在写入的过程中需频繁地更新逻辑地址-实体地址映射表中的映射信息，则在更新逻辑地址-实体地址映射表的映射信息的过程中会造成可复写式非易失性存储器模块406的使用率降低，且会降低可复写式非易失性存储器模块406在写入时的效能。
因此，本发明提出一种映射表更新方法，可以预先地载入逻辑地址-实体地址映射表至缓冲存储器208，并且在可复写式非易失性存储器模块406的控制电路将数据写入至实体程序化单元的同时，存储器管理电路202可以更新暂存于缓冲存储器208中的逻辑地址-实体地址映射表。也就是说，本发明的映射表更新方法可以让存储器管理电路202与可复写式非易失性存储器模块406的控制电路两者进行平行地运作，进而避免在存储器管理电路202在执行更新逻辑地址-实体地址映射表的映射信息的过程中可复写式非易失性存储器模块406的控制电路是处于闲置的状态。因此，本发明的逻辑地址-实体地址映射表的方法可以有效地提高可复写式非易失性存储器模块406的使用率，并提升可复写式非易失性存储器模块406在写入时的效能。
以下使用图9至图10来描述本发明的映射表更新方法。
请参照图9，接续图8，在此假设主机系统11欲写入更新数据UD1(也称为，第一数据)至可复写式非易失性存储器模块406。更新数据UD1是属于逻辑单元LBA(0)的第0个逻辑页面。在此将逻辑单元LBA(0)的第0个逻辑页面的地址称为“第一逻辑地址”。此时，主机系统11可以下达对应于更新数据UD1的写入指令(也称为，第一写入指令)给存储器管理电路202。当存储器管理电路202接收到第一写入指令时，可以将第一写入指令中的更新数据UD1先暂存至缓冲存储器208。
此外，假设主机系统11欲写入更新数据UD2(也称为，第二数据)至可复写式非易失性存储器模块406。更新数据UD2是属于逻辑单元LBA(0)的第1个逻辑页面。在此将逻辑单元LBA(0)的第1个逻辑页面的地址称为“第二逻辑地址”。此时，主机系统11可以下达对应于更新数据UD2的写入指令(也称为，第二写入指令)给存储器管理电路202。当存储器管理电路202接收到第二写入指令时，可以将第二写入指令中的更新数据UD2先暂存至缓冲存储器208。
特别是，在本范例实施例中，假设存储器管理电路202所接收的第一写入指令与第二写入指令是从主机系统11接收到的连续的多个写入指令。
在本范例实施例中，当存储器管理电路202接收到来自主机系统11的多个写入指令时，存储器管理电路202会判断是否是以一循序写入(sequential write)模式来将写入指令的数据写入至可复写式非易失性存储器模块406。详细来说，由于存储器管理电路202连续地从主机系统11接收到上述的第一写入指令与第二写入指令，存储器管理电路202可以判断第一写入指令中第一数据所对应的第一逻辑地址与第二写入指令中第二数据所对应的第二逻辑地址是否连续。在本范例实施例中，由于第一逻辑地址(即，逻辑单元LBA(0)的第0个逻辑页面的地址)与第二逻辑地址(即，逻辑单元LBA(0)的第1个逻辑页面的地址)两者为连续，因此存储器管理电路202会判断上述的更新数据U1与更新数据U2是以循序写入(sequential write)模式写入至可复写式非易失性存储器模块406。此外，在一范例实施例中，当前述的第一逻辑地址与第二逻辑地址两者为不连续时，存储器管理电路202例如可以判断上述的更新数据U1与更新数据U2是以随机写入(random write)模式写入至可复写式非易失性存储器模块406。
当存储器管理电路202判断上述的更新数据U1与更新数据U2是以循序写入(sequential write)模式写入至可复写式非易失性存储器模块406时，存储器管理电路202可以依据逻辑单元LBA(0)的第0个逻辑页面的地址(或逻辑单元LBA(0)的第1个逻辑页面的地址)，从可复写式非易失性存储器模块406中载入对应的逻辑地址-实体地址映射表至缓冲存储器208中。也就是说，存储器管理电路202会对应地从可复写式非易失性存储器模块406中载入逻辑单元LBA(0)的逻辑地址-实体地址映射表(也称为，第一逻辑地址-实体地址映射表)至缓冲存储器208中。
接着，请参照图10，存储器管理电路202会从闲置区504中提取例如实体抹除单元410(3)作为作动实体抹除单元，并且下达写入指令序列以指示将可复写式非易失性存储器模块406的控制电路将更新数据UD1与更新数据UD2分别写入至实体抹除单元410(3)的第0个实体程序化单元(也称为，第一实体程序化单元)与实体抹除单元410(3)的第1个实体程序化单元(也称为，第二实体程序化单元)。
特别是，在可复写式非易失性存储器模块406的控制电路将更新数据UD1与更新数据UD2分别写入至实体抹除单元410(3)的第0个实体程序化单元与实体抹除单元410(3)的第1个实体程序化单元的同时，假设存储器管理电路202没有接收到来自主机系统11的其他指令(即，存储器管理电路202处于闲置状态时)，存储器管理电路202可以根据第一指令中的第一逻辑地址以及实体抹除单元410(3)的第0个实体程序化单元更新暂存于缓冲存储器中的第一逻辑地址-实体地址映射表，以及根据第二指令中的第二逻辑地址以及实体抹除单元410(3)的第1个实体程序化单元更新暂存于缓冲存储器中的第一逻辑地址-实体地址映射表。具体来说，存储器管理电路202会分别更新逻辑单元LBA(0)的逻辑地址-实体地址映射表以将逻辑单元LBA(0)的第0个逻辑页面映射至实体抹除单元410(3)的第0个实体程序化单元以及将逻辑单元LBA(0)的第1个逻辑页面映射至实体抹除单元410(3)的第1个实体程序化单元。
当可复写式非易失性存储器模块406的控制电路将更新数据UD1以及更新数据UD2分别写入至实体抹除单元410(3)的第0个实体程序化单元以及实体抹除单元410(3)的第1个实体程序化单元之后，存储器管理电路202会将更新后的第一逻辑地址-实体地址映射表从缓冲存储器208回存至可复写式非易失性存储器模块406中。而在将更新后的第一逻辑地址-实体地址映射表从缓冲存储器208回存至可复写式非易失性存储器模块406的运作中，存储器管理电路202会暂停从主机系统11接收对应于其他逻辑地址的更新数据和/或暂停发送指令序列至可复写式非易失性存储器模块406。
在此须说明的是，本范例实施例并不用于限定判断是否是以循序写入模式来进行写入的执行时机以及判断方式。在一范例实施例中，当存储器管理电路202接收到上述对应于更新数据UD1的第一写入指令时，存储器管理电路202也可以直接地假设更新数据UD1是以循序写入模式来进行写入，进而执行载入第一逻辑地址-实体地址映射表的运作。此外，在一范例实施例中，当存储器管理电路202接收到上述对应于更新数据UD1的第一写入指令时，存储器管理电路202也可以不执行判断是否是以循序写入模式来进行写入的运作，进而直接地载入第一逻辑地址-实体地址映射表进行更新。
特别是，在映射表更新方法中，当更新数据是以循序写入模式来进行写入时，则由于此些更新数据所对映的逻辑地址-实体地址映射表已被载入至缓冲存储器208中，故当可复写式非易失性存储器模块406的控制电路将多个更新数据写入至实体程序化单元的同时，存储器管理电路202可以更新暂存于缓冲存储器208中的逻辑地址-实体地址映射表中的多个映射信息。也就是说，本发明的映射表更新方法在循序写入模式下，可以有效地提高更新逻辑地址-实体地址映射表的效率，同时可以有效地提高可复写式非易失性存储器模块406的使用率。
图11是根据一范例实施例所示出的映射表更新方法的流程图。
请参照图11，在步骤S1101中，存储器管理电路202从主机系统11接收对应于第一数据的第一写入指令。其中第一数据对应于多个逻辑地址中的第一逻辑地址。在步骤S1103中，存储器管理电路202根据第一逻辑地址从可复写式非易失性存储器模块406中载入多个逻辑地址-实体地址映射表之中的第一逻辑地址-实体地址映射表至缓冲存储器208。在步骤S1105中，存储器管理电路202发送指令序列至可复写式非易失性存储器模块406以指示可复写式非易失性存储器模块406的控制电路将第一数据写入至多个实体程序化单元中的第一实体程序化单元。在可复写式非易失性存储器模块406的控制电路将第一数据写入至第一实体程序化单元的过程中，在步骤S1107中，存储器管理电路202根据第一逻辑地址以及第一实体程序化单元更新暂存于缓冲存储器208中的第一逻辑地址-实体地址映射表。而在可复写式非易失性存储器模块406的控制电路将第一数据写入至第一实体程序化单元之后，在步骤S1109中，存储器管理电路202将更新后的第一逻辑地址-实体地址映射表从缓冲存储器208回存至可复写式非易失性存储器模块406中。
综上所述，本发明的映射表更新方法、存储器控制电路单元以及存储器存储装置可以预先地载入逻辑地址-实体地址映射表至缓冲存储器，并且在可复写式非易失性存储器模块的控制电路将数据写入至实体程序化单元的同时，可以更新暂存于缓冲存储器中的逻辑地址-实体地址映射表。藉此，可以避免可复写式非易失性存储器模块处于闲置的状态，进而提高可复写式非易失性存储器模块的使用率，并提升可复写式非易失性存储器模块在写入时的效能。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种映射表更新方法，适用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息，所述方法包括：
从主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址；
根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的至少一第一逻辑地址-实体地址映射表至缓冲存储器；
发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元；
在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表；以及
在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
2.根据权利要求1所述的映射表更新方法，还包括：
判断所述第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块；以及
当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的步骤。
3.根据权利要求2所述的映射表更新方法，还包括：
从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令，
其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的步骤包括：
判断所述第一逻辑地址与所述第二逻辑地址是否连续；以及
当所述第一逻辑地址与所述第二逻辑地址为连续时，判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
4.根据权利要求3所述的映射表更新方法，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元，
其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的步骤包括：
根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
5.根据权利要求1所述的映射表更新方法，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的步骤包括：
更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
6.根据权利要求1所述的映射表更新方法，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的步骤包括：
暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
7.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块；
存储器管理电路，电性连接至所述主机接口以及所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址，
其中所述存储器管理电路还用以根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的至少一第一逻辑地址-实体地址映射表至缓冲存储器，
其中所述存储器管理电路还用以发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元，
其中在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，所述存储器管理电路还用以根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表，
其中在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，所述存储器管理电路还用以将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
8.根据权利要求7所述的存储器控制电路单元，其中
所述存储器管理电路判断所述第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块，以及
当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，所述存储器管理电路执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的运作。
9.根据权利要求8所述的存储器控制电路单元，其中
所述存储器管理电路从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令，
其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的运作中，
所述存储器管理电路判断所述第一逻辑地址与所述第二逻辑地址是否连续，以及
当所述第一逻辑地址与所述第二逻辑地址为连续时，所述存储器管理电路判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
10.根据权利要求9所述的存储器控制电路单元，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元，
其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，
所述存储器管理电路根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
11.根据权利要求7所述的存储器控制电路单元，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，
所述存储器管理电路更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
12.根据权利要求7所述的存储器控制电路单元，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的运作中，
所述存储器管理电路暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
13.一种存储器存储装置，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块，具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，多个逻辑地址-实体地址映射表被存储在所述可复写式非易失性存储器模块中以记录多个逻辑地址与所述多个实体程序化单元之间的映射信息；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统接收对应于第一数据的第一写入指令，其中所述第一数据对应于所述多个逻辑地址中的第一逻辑地址，
其中所述存储器控制电路单元还用以根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的至少一第一逻辑地址-实体地址映射表至缓冲存储器，
其中所述存储器控制电路单元还用以发送指令序列至所述可复写式非易失性存储器模块以指示所述可复写式非易失性存储器模块的控制电路将所述第一数据写入至所述多个实体程序化单元中的第一实体程序化单元，
其中在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元的过程中，所述存储器控制电路单元还用以根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表，
其中在所述可复写式非易失性存储器模块的所述控制电路将所述第一数据写入至所述第一实体程序化单元之后，所述存储器控制电路单元还用以将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块。
14.根据权利要求13所述的存储器存储装置，其中
所述存储器控制电路单元判断所述第一数据是否是以循序写入模式写入至所述可复写式非易失性存储器模块，以及
当所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块时，所述存储器控制电路单元执行根据所述第一逻辑地址从所述可复写式非易失性存储器模块中载入所述多个逻辑地址-实体地址映射表之中的所述第一逻辑地址-实体地址映射表至所述缓冲存储器的运作。
15.根据权利要求14所述的存储器存储装置，其中
所述存储器控制电路单元从所述主机系统接收对应于第二数据的第二写入指令，其中所述第二数据对应于所述多个逻辑地址中的第二逻辑地址，且所述第一写入指令与所述第二写入指令是从所述主机系统接收到的连续的多个写入指令，
其中判断所述第一数据是否是以所述循序写入模式写入至所述可复写式非易失性存储器模块的运作中，
所述存储器控制电路单元判断所述第一逻辑地址与所述第二逻辑地址是否连续，以及
当所述第一逻辑地址与所述第二逻辑地址为连续时，所述存储器控制电路单元判断所述第一数据是以所述循序写入模式写入至所述可复写式非易失性存储器模块。
16.根据权利要求15所述的存储器存储装置，其中所述指令序列还用以指示所述可复写式非易失性存储器模块的所述控制电路将所述第二数据写入至所述多个实体程序化单元中的第二实体程序化单元，
其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，
所述存储器控制电路单元根据所述第二逻辑地址以及所述第二实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表。
17.根据权利要求13所述的存储器存储装置，其中根据所述第一逻辑地址以及所述第一实体程序化单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的运作中，
所述存储器控制电路单元更新暂存于所述缓冲存储器中的所述第一逻辑地址-实体地址映射表的所述映射信息以使得所述第一逻辑地址映射至所述第一实体程序化单元。
18.根据权利要求13所述的存储器存储装置，其中将更新后的所述第一逻辑地址-实体地址映射表从所述缓冲存储器回存至所述可复写式非易失性存储器模块的运作中，
所述存储器控制电路单元暂停从所述主机系统接收对应于所述多个逻辑地址中的第三逻辑地址的第三数据和/或暂停发送另一指令序列至所述可复写式非易失性存储器模块。
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