CN109491588A - 存储器管理方法、存储器控制电路单元与存储器存储装置 - Google Patents

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Abstract

本发明提供一种存储器管理方法、存储器控制电路单元与存储器存储装置。本方法包括将实体抹除单元至少关联为数据区或闲置区，配置多个逻辑地址以映射实体抹除单元，并且根据逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中此些实体抹除单元中映射至有效逻辑地址的实体抹除单元会被关联至数据区。此存储器管理方法还包括在关联至数据区的实体抹除单元的数目大于垃圾收集门槛值时，对关联至数据区的实体抹除单元执行垃圾收集操作。

Description

存储器管理方法、存储器控制电路单元与存储器存储装置
技术领域
本发明涉及一种用于可复写式非易失性存储器的存储器管理方法及使用此方法的存储器控制电路单元与存储器存储装置。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
快闪存储器模块具有多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元，其中在实体抹除单元中写入数据时必须依据实体程序化单元的顺序写入数据。此外，已被写入数据的实体程序化单元需先被抹除后才能再次用于写入数据。特别是，实体抹除单元为抹除的最小单位，并且实体程序化单元为程序化(也称写入)的最小单元。
在快闪存储器模块的管理中，在存储器存储装置开卡完成后，存储器管理电路会将空实体抹除单元分配于闲置区。在执行来自于主机系统的写入指令时，存储器管理电路会从闲置区中选取一实体抹除单元，将来自于主机系统的使用者数据写入至此实体抹除单元并且将此实体抹除单元关联至数据区(例如，在逻辑地址-实体地址映射表中记录逻辑页面与实体程序化单元间的映射信息)。在存储器存储装置运作期间，随着主机系统下达写入指令，使用者数据会被更新，而数据区中无存储有效数据的实体抹除单元会被重新关联至闲置区，由此实体抹除单元会不断地轮替来写入使用者数据。
在实体抹除单元不断轮替使用下，存储器管理电路必须保留一定数目的实体抹除单元，才能顺利执行写入操作。因此，存储器管理电路会监控用于数据区的实体抹除单元的数目，并据此执行垃圾收集操作(也称为有效数据合并操作)，以避免闲置区的实体抹除单元耗尽。例如，若闲置区的实体抹除单元不足时执行垃圾收集操作时，存储器管理电路会对数据区的实体抹除单元执行垃圾收集操作，以将数据区的数个实体抹除单元上的有效数据集中到一个空的实体抹除单元并将已无存有有效数据的实体抹除单元重新关联至闲置区。基此，闲置区的实体抹除单元的数目就会增加。特别是，当主机系统在部分的逻辑地址上反复执行随机写入操作而使得快闪存储器模块的实体区块快被写满并且主机系统下达循序写入指令时，存储器管理电路需不断地执行垃圾收集操作才能继续处理循序写入指令，而执行垃圾收集操作会需要耗费一些时间，造成执行循序写入指令的时间会严重延迟，因此如何有效地执行垃圾收集操作，是此领域技术人员所致力的目标。
发明内容
本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，其能够有效地执行垃圾收集操作，提高存储器存储装置的效能。
本发明的的一范例实施例提出一种存储器管理方法，用于可复写式易失性存储器模块，此可复写式易失性存储器模块具有多个实体抹除单元。此存储器管理方法包括将实体抹除单元至少关联为数据区或闲置区，配置多个逻辑地址以映射实体抹除单元，并且根据逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中映射至有效逻辑地址的实体抹除单元会被关联至数据区。此存储器管理方法还包括在关联至数据区的实体抹除单元的数目大于垃圾收集门槛值时，对关联至数据区的实体抹除单元执行垃圾收集操作。
在本发明的一范例实施例中，上述存储器管理方法还包括从主机系统接收多笔数据，将此些数据程序化至此些实体抹除单元之中的多个第一实体抹除单元，将此些第一实体抹除单元关联至数据区，其中此些数据属于上述逻辑地址之中的多个第一逻辑地址且此些第一逻辑地址为上述有效逻辑地址。
在本发明的一范例实施例中，根据逻辑地址之中的多个有效逻辑地址获取垃圾收集门槛值的步骤包括：根据有效逻辑地址的大小和每个实体抹除单元的大小来产生垃圾收集门槛值。
在本发明的一范例实施例中，上述存储器管理方法还包括将逻辑地址分组为多个逻辑地址群，并且根据此些逻辑地址群之中的多个已使用逻辑地址群的大小来计算垃圾收集门槛值，其中每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
在本发明的一范例实施例中，上述存储器管理方法还包括判断关联至数据区的实体抹除单元的数目是否大于垃圾收集门槛值。
在本发明的一范例实施例中，上述对关联至数据区的实体抹除单元执行垃圾收集操作的步骤包括：从闲置区中选择第二实体抹除单元，将数据区的至少两个实体抹除单元上的所有有效数据复制到第二实体抹除单元中，将数据区的至少两个实体抹除单元重新关联至闲置区，将第二实体抹除单元关联至数据区。
本发明的一范例实施例提出一种用于控制可复写式非易失性存储器模块的存储器控制电路单元，此可复写式非易失性存储器模块具有多个实体抹除单元。此存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统，存储器接口用以电性连接至可复写式非易失性存储器模块，以及存储器管理电路电性连接至主机接口与存储器接口。存储器管理电路用以将实体抹除单元至少关联为数据区或闲置区，配置多个逻辑地址以映射实体抹除单元，并且根据逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中映射至有效逻辑地址的实体抹除单元会被关联至数据区。此存储器管理电路更用以在关联至数据区的实体抹除单元的数目大于垃圾收集门槛值时，对关联至数据区的实体抹除单元执行垃圾收集操作。
在本发明的一范例实施例中，上述存储器管理电路更用以从主机系统接收多笔数据，下达指令序列以将此些数据程序化至此些实体抹除单元之中的多个第一实体抹除单元，将此些第一实体抹除单元关联至数据区，其中此些数据属于上述逻辑地址之中的多个第一逻辑地址且此些第一逻辑地址为上述有效逻辑地址。
在本发明的一范例实施例中，在根据逻辑地址之中的多个有效逻辑地址获取垃圾收集门槛值的运作中，上述存储器管理电路根据有效逻辑地址的大小和每个实体抹除单元的大小来产生垃圾收集门槛值。
在本发明的一范例实施例中，上述存储器管理电路更用以将逻辑地址分组为多个逻辑地址群，并且根据此些逻辑地址群之中的多个已使用逻辑地址群的大小来计算垃圾收集门槛值，其中每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
在本发明的一范例实施例中，上述存储器管理电路更用以判断关联至数据区的实体抹除单元的数目是否大于垃圾收集门槛值。
在本发明的一范例实施例中，在对关联至数据区的实体抹除单元执行垃圾收集操作的运作中，上述存储器管理电路从闲置区中选择第二实体抹除单元，将数据区的至少两个实体抹除单元上的所有有效数据复制到第二实体抹除单元中，将数据区的至少两个实体抹除单元重新关联至闲置区，将第二实体抹除单元关联至数据区。
本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块包括多个实体抹除单元。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。存储器控制电路单元用以将实体抹除单元至少关联为数据区或闲置区，配置多个逻辑地址以映射实体抹除单元，并且根据逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中映射至有效逻辑地址的实体抹除单元会被关联至数据区。此存储器控制电路单元更用以在关联至数据区的实体抹除单元的数目大于垃圾收集门槛值时，对关联至数据区的实体抹除单元执行垃圾收集操作。
在本发明的一范例实施例中，上述存储器控制电路单元更用以从主机系统接收多笔数据，将此些数据程序化至此些实体抹除单元之中的多个第一实体抹除单元，将此些第一实体抹除单元关联至数据区，其中此些数据属于上述逻辑地址之中的多个第一逻辑地址且此些第一逻辑地址为上述有效逻辑地址。
在本发明的一范例实施例中，在根据逻辑地址之中的多个有效逻辑地址获取垃圾收集门槛值的运作中，上述存储器控制电路单元根据有效逻辑地址的大小和每个实体抹除单元的大小来产生垃圾收集门槛值。
在本发明的一范例实施例中，上述存储器控制电路单元更用以将逻辑地址分组为多个逻辑地址群，并且根据此些逻辑地址群之中的多个已使用逻辑地址群的大小来计算垃圾收集门槛值，其中每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
在本发明的一范例实施例中，上述存储器控制电路单元更用以判断关联至数据区的实体抹除单元的数目是否大于垃圾收集门槛值。
在本发明的一范例实施例中，在对关联至数据区的实体抹除单元执行垃圾收集操作的运作中，上述存储器控制电路单元从闲置区中选择第二实体抹除单元，将数据区的至少两个实体抹除单元上的所有有效数据复制到第二实体抹除单元中，将数据区的至少两个实体抹除单元重新关联至闲置区，将第二实体抹除单元关联至数据区。
基于上述，本范例实施例的存储器管理方法、存储器控制电路单元与存储器存储装置，是根据可复写式非易失性存储器模块的逻辑地址的有效使用来调整启动用于数据区的实体抹除单元的垃圾收集操作，由此可以避免主机系统仅在部分逻辑地址上存储数据下，就必须执行垃圾收集操作，而影响执行循序写入指令的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。
图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
图8是根据一范例实施例所示出的存储器管理方法的流程图。
图9是根据一范例实施例所示出的记录对应有效逻辑地址的计数值的流程图。
图10是根据另一范例实施例所示出的逻辑地址群的示意图。
图11是根据另一范例实施例所示出的记录对应有效逻辑地址的计数值的流程图。
附图标号说明
10：存储器存储装置
11：主机系统
12：输入/输出(I/O)装置
110：系统总线
111：处理器
112：随机存取存储器(RAM)
113：只读存储器(ROM)
114：数据传输接口
20：主机板
201：U盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位系统模块
206：网路接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
30：存储器存储装置
31：主机系统
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
410(0)、410(1)、410(S-1)、410(S)、410(S+1)、410(R-1)、410(R)、410(R+1)、410(N)、410(C)、410(T)、410(D)：实体抹除单元
502：存储器管理电路
504：主机接口
506：存储器接口
508：缓冲存储器
510：电源管理电路
512：错误检查与校正电路
602：存储区
604：系统区
606：取代区
702：闲置区
704：数据区
706：表格区
LBA(0)～LBA(H)：逻辑单元
LZ(0)～LZ(M)：逻辑区域
LC(0)～LC(T)：逻辑地址群
S801：从主机系统中接收使用者数据的步骤
S803：从闲置区中选取一个实体抹除单元(以下参考为第一实体抹除单元)，将使用者数据写入至第一实体抹除单元中，并且将第一实体抹除单元关联至数据区的步骤
S805：根据对应有效逻辑地址的计数值来获取垃圾收集门槛值的步骤
S807：判断数据区的实体抹除单元的数目是否大于垃圾收集门槛值的步骤
S809：执行垃圾收集操作的步骤
S901：判断是否从主机系统中接收到写入指令或删除指令的步骤
S903：判断写入指令所指示的逻辑地址上是否已存有有效数据的步骤
S905：依据所指示的逻辑地址的数目增加对应有效逻辑地址的计数值的步骤
S907：依据删除指令所指示的逻辑地址的数目减少对应有效逻辑地址的计数值的步骤
S1101：判断是否从主机系统中接收到写入指令或删除指令的步骤
S1103：判断写入指令所指示的逻辑地址所属的逻辑地址群是否为已使用逻辑地址群的步骤
S1105：以新标示为已使用逻辑地址群中的逻辑地址的数目来增加对应有效逻辑地址的计数值的步骤
S1107：判断删除指令所指示的逻辑地址所属的逻辑地址群中的其他逻辑地址是否存有有效数据的步骤
S1109：依据此逻辑地址群中的逻辑地址的数目减少对应有效逻辑地址的计数值的步骤
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图，并且图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出讯号传送至I/O装置12或从I/O装置12接收输入讯号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网路接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。
图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合安全数字(Secure Digital,SD)接口标准、并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded MultiChip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。
存储器控制电路单元404用以执行以硬体型式或固体型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含8个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。
在本范例实施例中，可复写式非易失性存储器模块406为单阶存储单元(SingleLevel Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据比特的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据比特的快闪存储器模块)、复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据比特的快闪存储器模块)或其他具有相同特性的存储器模块。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路502的控制指令也可以一硬体型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。
主机接口504是电性连接至存储器管理电路502并且用以电性连接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。
缓冲存储器508是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
电源管理电路510是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
错误检查与校正电路512是电性连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
在本范例实施例中，错误检查与校正电路512是以低密度奇偶检查码(lowdensity parity code，LDPC)来实作。然而，在另一范例实施例中，错误检查与校正电路512也可以BCH码、回旋码(convolutional code)、涡轮码(turbo code)、比特翻转(bitflipping)等编码/解码算法来实作。
具体来说，存储器管理电路202会依据所接收的数据及对应的错误检查与校正码(以下也称为错误校正码)来产生错误校正码框(ECC Frame)并且将错误校正码框写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406读取数据时，错误检查与校正电路512会根据错误校正码框中的错误校正码来验证所读取的数据的正确性。
以下描述存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512所执行的操作，也可参考为由存储器控制电路单元404所执行。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。
一般来说，在存储器存储装置10出厂之前，制造商会使用量产工具(MassProduction tool，MP tool)来对存储器存储装置10执行开卡操作，以执行初始化动作。请参照图6，例如，存储器管理电路502会执行初始化以将实体抹除单元410(0)～410(N)逻辑地分组为系统区604、取代区606与存储区602。
逻辑上属于系统区604的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区606中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区606中仍存有正常的实体抹除单元并且存储区602的实体抹除单元损坏时，存储器管理电路502会从取代区606中提取正常的实体抹除单元来更换损坏的实体抹除单元。
逻辑上属于存储区602的实体抹除单元，在开卡时，空的实体抹除单元会被关联为闲置区702。当从主机系统11接收到写入指令与欲写入的数据(也称为使用者数据)时，存储器管理电路502会从闲置区702中提取实体抹除单元，下达一指令序列以将数据写入至所提取的实体抹除单元中且将已写入使用者数据的实体抹除单元(以下也可参考为第一实体抹除单元)关联至数据区704。而当数据区704的实体抹除单元中的数据皆为无效数据时，此实体抹除单元会重新关联至闲置区702。也就是说，闲置区702中的实体抹除单元会不断轮替来用于写入使用者数据。
由于闲置区702中的实体抹除单元是轮替地来存储使用者数据，存储器管理电路502会配置逻辑地址LBA(0)～LBA(H)以映射数据区704的实体抹除单元。在本范例实施例中，存储器管理电路502会从闲置区702中提取实体抹除单元来存储逻辑地址-实体地址映射表(logical address-physical address mapping table)来记载逻辑地址与数据区的实体程序化单元的映射关系。
值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑地址的映射关系的映射表，因此，在本范例实施例中，存储器管理电路502会将逻辑地址LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑地址-实体地址映射表。特别是，当存储器管理电路502欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑地址-实体地址映射表会被载入至缓冲存储器508来被更新。
在本范例实施例中，存储器管理电路502会持续监控关联至数据区704的实体抹除单元的数目，并且倘若关联至数据区704的实体抹除单元的数目大于垃圾收集门槛值时，存储器管理电路502会对数据区704的实体抹除单元执行垃圾收集操作(也称为有效数据合并操作)。具体来说，存储器管理电路502会从数据区704中选择多个实体抹除单元(例如，实体抹除单元410(0)与实体抹除单元410(1))，将此些实体抹除单元上的有效数据复制到从闲置区702中提取的实体抹除单元410(F)(以下可参考为第二实体抹除单元)中，然后将数据区704中无存有有效数据的实体抹除单元重新关联至闲置区702。
特别是，在本范例实施例中，存储器管理电路502会根据已使用的逻辑地址(也称为有效逻辑地址)来动态地调整垃圾收集门槛值。在此，所谓已使用的逻辑地址或有效逻辑地址是指上述逻辑地址之中对于主机系统11来说存有有效数据的逻辑地址。例如，主机系统11下达将数据存储至逻辑地址LBA(0)的指令，且存储器管理电路502会根据此指令将数据程序化至实体程序化单元时，逻辑地址LBA(0)就会被视为已使用的逻辑地址或有效逻辑地址。而之后，当主机系统11下达将存储在逻辑地址LBA(0)上的数据删除时，逻辑地址LBA(0)就会被视为未使用的逻辑地址。
在一范例实施例中，存储器管理电路502会依据目前有效逻辑地址的数目来计算足够存储此些逻辑地址上的数据的实体抹除单元的数目，并且将所获得的数目作为垃圾收集门槛值。例如，1个逻辑地址的大小为512比特组(Byte)，1个实体程序化单元的大小为4096比特组，1个实体抹除单元有128个实体程序化单元(即，1个实体抹除单元的容量为524288比特组)。基此，在存储器存储装置10运作期间，存储器管理电路502可根据主机系统11下达的写入指令来增加对应有效逻辑地址的计数值，根据主机系统下达的抹除指令来减少对应有效逻辑地址的计数值，并且根据对应有效逻辑地址的计数值来计算出存储有效逻辑地址上的数据所需的实体抹除单元的数目。也就是说，当数据区704中的实体抹除单元的数目大于存储有效逻辑地址上的数据所需的实体抹除单元的数目时，存储器管理电路502就会执行垃圾收集操作，以将数据区704中无存有有效数据的实体抹除单元重新关联至闲置区702。
图8是根据一范例实施例所示出的存储器管理方法的流程图。
在步骤S801中，存储器管理电路502从主机系统11中接收使用者数据。
在步骤S803中，存储器管理电路502从闲置区702中选取一个实体抹除单元(以下参考为第一实体抹除单元)，将使用者数据写入至第一实体抹除单元中，并且将第一实体抹除单元关联至数据区704。
在步骤S805中，存储器管理电路502会根据对应有效逻辑地址的计数值来获取垃圾收集门槛值。
在步骤S807中，存储器管理电路502会判断数据区704的实体抹除单元的数目是否大于垃圾收集门槛值。
倘若数据区704的实体抹除单元的数目大于垃圾收集门槛值时，在步骤S809中，存储器管理电路502会执行垃圾收集操作。
图9是根据一范例实施例所示出的记录对应有效逻辑地址的计数值的流程图。
在步骤S901中，存储器管理电路502会判断是否从主机系统11中接收到写入指令或删除指令。
倘若接收到写入指令时，在步骤S903中，存储器管理电路502会判断写入指令所指示的逻辑地址上是否已存有有效数据。若写入指令所指示的逻辑地址上未存有有效数据时，在步骤S905中存储器管理电路502会依据所指示的逻辑地址的数目增加对应有效逻辑地址的计数值。
倘若接收到删除指令时，在步骤S907中，存储器管理电路502会依据删除指令所指示的逻辑地址的数目减少对应有效逻辑地址的计数值。
如上所述，由于数据区704中的实体抹除单元的最大数目是根据有效逻辑地址的数目来动态调整，因此，闲置区702的实体抹除单元不会因为部分逻辑地址上的随机写入而被耗尽，并且当主机系统11对另一部份逻辑地址下达循序写入指令时，存储器管理电路502无需执行垃圾收集操作即可完成此循序写入指令，避免写入延迟。
在上述范例中，存储器管理电路502是依据有效逻辑地址的数目来计算对应有效逻辑地址的计数值，由此动态地设定根据所需的实体抹除单元的数目来调整垃圾收集门槛值。然而，本发明不限于此，在另一范例实施例中，存储器管理电路502也可将逻辑地址LBA(0)～LBA(H)分组为多个逻辑地址群LC(0)～LC(T)，并且根据已使用的逻辑地址群的大小来计算对应有效逻辑地址的计数值。
图10是根据另一范例实施例所示出的逻辑地址群的示意图。
请参照图10，存储器管理电路502会依序地将8个逻辑地址分组为1个逻辑地址群。例如，逻辑地址LBA(0)～LBA(7)会被分组至逻辑地址群LC(0)，逻辑地址LBA(8)～LBA(15)会被分组至逻辑地址群LC(1)，并且以此类推。
假设主机系统11下达写入数据至逻辑地址LBA(0)时，逻辑地址群LC(0)会被标示为已使用的逻辑地址群，而当主机系统11下达写入数据至逻辑地址LBA(9)时，逻辑地址群LC(1)会被标示为已使用的逻辑地址群。基此，在此例子中，存储器管理电路502会以2个已使用逻辑地址群的逻辑地址的数目(即，16个逻辑地址)来计算对应有效逻辑地址的计数值。
图11是根据另一范例实施例所示出的记录对应有效逻辑地址的计数值的流程图。
在步骤S1101中，存储器管理电路502会判断是否从主机系统11中接收到写入指令或删除指令。
倘若接收到写入指令时，在步骤S1103中，存储器管理电路502会判断写入指令所指示的逻辑地址所属的逻辑地址群是否为已使用逻辑地址群。若写入指令所指示的逻辑地址所属的逻辑地址群非为已使用逻辑地址群时，在步骤S1105中存储器管理电路502会以新标示为已使用逻辑地址群中的逻辑地址的数目来增加对应有效逻辑地址的计数值。
倘若接收到删除指令时，在步骤S1107中，存储器管理电路502会判断删除指令所指示的逻辑地址所属的逻辑地址群中的其他逻辑地址是否存有有效数据。若删除指令所指示的逻辑地址所属的逻辑地址群中的其他逻辑地址无存有有效数据时，则在步骤S1109中，存储器管理电路502会依据此逻辑地址群中的逻辑地址的数目减少对应有效逻辑地址的计数值。
综上所述，本发明范例实施例的存储器管理方法、存储器控制电路单元与存储器存储装置能够根据可复写式非易失性存储器模块的逻辑地址的有效使用来调整启动用于数据区的实体抹除单元的垃圾收集操作，由此可以避免主机系统仅在部分逻辑地址上存储数据下，就必须执行垃圾收集操作，而影响执行循序写入指令的效能。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种存储器管理方法，用于可复写式易失性存储器模块，所述可复写式易失性存储器模块具有多个实体抹除单元，所述存储器管理方法包括：
将所述多个实体抹除单元至少关联为数据区或闲置区；
配置多个逻辑地址以映射所述多个实体抹除单元；
根据所述多个逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中映射至所述多个有效逻辑地址的实体抹除单元会被关联至所述数据区；以及
在关联至所述数据区的实体抹除单元的数目大于所述垃圾收集门槛值时，对关联至所述数据区的实体抹除单元执行垃圾收集操作。
2.根据权利要求1所述的存储器管理方法，还包括：
从主机系统接收多笔数据，其中所述多笔数据属于所述多个逻辑地址之中的多个第一逻辑地址且所述第一逻辑地址属于所述多个有效逻辑地址；
将所述多笔数据程序化至所述多个实体抹除单元之中的第一实体抹除单元；以及
将所述第一实体抹除单元关联至所述数据区。
3.根据权利要求1所述的存储器管理方法，其中根据所述多个逻辑地址之中的多个有效逻辑地址获取所述垃圾收集门槛值的步骤包括：
根据所述多个有效逻辑地址的大小和每个实体抹除单元的大小来产生所述垃圾收集门槛值。
4.根据权利要求1所述的存储器管理方法，还包括：
将所述多个逻辑地址分组为多个逻辑地址群；
根据所述多个逻辑地址群之中的多个已使用逻辑地址群的大小来计算所述垃圾收集门槛值，
其中所述多个已使用逻辑地址群之中的每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
5.根据权利要求1所述的存储器管理方法，还包括：
判断关联至所述数据区的实体抹除单元的数目是否大于所述垃圾收集门槛值。
6.根据权利要求1所述的存储器管理方法，其中对关联至所述数据区的实体抹除单元执行所述垃圾收集操作的步骤包括：
从所述闲置区中选择第二实体抹除单元，将所述数据区的至少两个实体抹除单元上的所有有效数据复制到所述第二实体抹除单元中，将所述数据区的所述至少两个实体抹除单元重新关联至所述闲置区，将所述第二实体抹除单元关联至所述数据区。
7.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元；以及
存储器管理电路，电性连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以将所述多个实体抹除单元至少关联为数据区或闲置区，并且配置多个逻辑地址以映射所述多个实体抹除单元，
其中所述存储器管理电路更用以根据所述逻辑地址之中的多个有效逻辑地址，获取垃圾收集门槛值，其中映射至所述多个有效逻辑地址的实体抹除单元会被关联至所述数据区，
其中在关联至所述数据区的实体抹除单元的数目大于所述垃圾收集门槛值时，所述存储器管理电路更用以对关联至所述数据区的实体抹除单元执行垃圾收集操作。
8.根据权利要求7所述的存储器控制电路单元，其中所述存储器管理电路更用以从所述主机系统接收多笔数据，且所述多笔数据属于所述多个逻辑地址之中的多个第一逻辑地址且所述第一逻辑地址属于所述多个有效逻辑地址，
其中所述存储器管理电路更用以下达指令序列以将所述多笔数据程序化至所述多个实体抹除单元之中的第一实体抹除单元且将所述第一实体抹除单元关联至所述数据区。
9.根据权利要求7所述的存储器控制电路单元，其中在根据所述多个逻辑地址之中的多个有效逻辑地址获取所述垃圾收集门槛值的运作中，所述存储器管理电路用以根据所述多个有效逻辑地址的大小和每个实体抹除单元的大小来产生所述垃圾收集门槛值。
10.根据权利要求7所述的存储器控制电路单元，其中所述存储器管理电路更用以将所述多个逻辑地址分组为多个逻辑地址群，且根据所述多个逻辑地址群之中的多个已使用逻辑地址群的大小来计算所述垃圾收集门槛值，
其中所述多个已使用逻辑地址群之中的每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
11.根据权利要求7所述的存储器控制电路单元，其中所述存储器管理电路更用以判断关联至所述数据区的实体抹除单元的数目是否大于所述垃圾收集门槛值。
12.根据权利要求7所述的存储器控制电路单元，其中在对关联至所述数据区的实体抹除单元执行所述垃圾收集操作的运作中，所述存储器管理电路从所述闲置区中选择第二实体抹除单元，将所述数据区的至少两个实体抹除单元上的所有有效数据复制到所述第二实体抹除单元中，将所述数据区的所述至少两个实体抹除单元重新关联至所述闲置区，并将所述第二实体抹除单元关联至所述数据区。
13.一种存储器存储装置，包括：
连接器，用以电性连接至主机系统；
可复写式非易失性存储器模块，具有多个实体抹除单元；以及
存储器控制电路单元，电性连接至所述连接器与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以将所述多个实体抹除单元至少关联为数据区或闲置区，并且配置多个逻辑地址以映射所述多个实体抹除单元，
其中所述存储器控制电路单元更用以根据所述逻辑地址之中的多个有效逻辑地址，获取所述垃圾收集门槛值，其中映射至所述多个有效逻辑地址的实体抹除单元会被关联至所述数据区，
其中在关联至所述数据区的实体抹除单元的数目大于垃圾收集门槛值时，所述存储器控制电路单元更用以对关联至所述数据区的实体抹除单元执行垃圾收集操作。
14.根据权利要求13所述的存储器存储装置，其中所述存储器管理电路更用以从所述主机系统接收多笔数据，且所述多笔数据属于所述多个逻辑地址之中的多个第一逻辑地址且所述第一逻辑地址属于所述多个有效逻辑地址，
其中所述存储器管理电路更用以将所述多笔数据程序化至所述多个实体抹除单元之中的第一实体抹除单元且将所述第一实体抹除单元关联至所述数据区。
15.根据权利要求13所述的存储器存储装置，其中在根据所述多个逻辑地址之中的多个有效逻辑地址获取所述垃圾收集门槛值的运作中，所述存储器控制电路单元用以根据所述多个有效逻辑地址的大小和每个实体抹除单元的大小来产生所述垃圾收集门槛值。
16.根据权利要求13所述的存储器存储装置，其中所述存储器控制电路单元更用以将所述多个逻辑地址分组为多个逻辑地址群，且根据所述多个逻辑地址群之中的多个已使用逻辑地址群的大小来计算所述垃圾收集门槛值，
其中所述多个已使用逻辑地址群之中的每一个已使用逻辑地址群包括所述有效逻辑地址之中的至一个有效逻辑地址。
17.根据权利要求13所述的存储器存储装置，其中所述存储器控制电路单元更用以判断关联至所述数据区的实体抹除单元的数目是否大于所述垃圾收集门槛值。
18.根据权利要求13所述的存储器存储装置，其中在对关联至所述数据区的实体抹除单元执行所述垃圾收集操作的运作中，所述存储器控制电路单元从所述闲置区中选择第二实体抹除单元，将所述数据区的至少两个实体抹除单元上的所有有效数据复制到所述第二实体抹除单元中，将所述数据区的所述至少两个实体抹除单元重新关联至所述闲置区，并将所述第二实体抹除单元关联至所述数据区。
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