CN112799601B - 有效数据合并方法、存储器存储装置及控制电路单元 - Google Patents

Abstract

本发明提供一种有效数据合并方法、存储器存储装置及存储器控制电路单元。本方法包括：根据候选信息记录的第一逻辑至实体映射表收集来源单元中的第一有效数据，并判断所述第一有效数据的第一数据量与所述来源单元的有效计数对应的有效数据的第二数据量是否相同；响应于判断相同，将所述第一有效数据复制至回收单元；以及响应于判断不相同，根据所述来源单元的管理信息获取一或多个第二逻辑至实体映射表以收集所述来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元。

Description

有效数据合并方法、存储器存储装置及控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种有效数据合并方法及使用此方法的存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，可复写式非易失性存储器模块通常包括多个实体抹除单元，并且每一个实体抹除单元会包括多个实体程序化单元。存储器存储装置中的存储器管理电路会配置逻辑地址以映射实体抹除单元，其中每一逻辑单元具有多个逻辑地址以映射对应的实体抹除单元。

为了识别每个逻辑地址的数据被存储在哪个实体抹除单元，存储器管理电路会记录逻辑地址与实体抹除单元之间的映射。具体来说，存储器管理电路会在可复写式非易失性存储器模块中存储多个逻辑至实体映射表来记录每一逻辑地址所映射的实体抹除单元。当欲存取数据时，存储器管理电路会载入对应的逻辑至实体映射表，并且依据逻辑至实体映射表来写入或读取数据。

当存储器存储装置的闲置区中实体抹除单元的数目不足时，一般可通过垃圾收集程序来将存储区中实体抹除单元所存储的有效数据执行数据搬移并释放出新的闲置实体抹除单元。在执行垃圾收集程序时，存储器存储装置需要花费可观的时间查询出逻辑至实体映射表以用于收集来源实体抹除单元中的有效数据。基此，如何减少收集有效数据的时间，是本领域人员研究的课题之一。

发明内容

本发明提供一种有效数据合并方法、存储器存储装置及存储器控制电路单元，可缩短数据整并操作的时间并增加存储器存储装置的系统效能。

本发明一范例实施例提出一种有效数据合并方法，用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元，且每一所述多个实体抹除单元包括多个实体程序化单元。所述有效数据合并方法包括：根据候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，并判断所述第一有效数据的第一数据量与所述第一来源单元的有效计数对应的有效数据的第二数据量是否相同；响应于判断所述第一数据量与所述第二数据量相同，将所述第一有效数据复制至所述多个实体抹除单元中的回收单元；以及响应于判断所述第一数据量与所述第二数据量不相同，根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元。其中所述管理信息记录每一所述多个实体抹除单元存储的有效数据对应的逻辑至实体映射表。

在本发明的一范例实施例中，上述方法还包括：设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述设定所述候选信息的步骤包括：根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元；根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表；以及选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的步骤包括：根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值；以及根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述设定所述候选信息的步骤包括：预设所述候选信息所记录的所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述在将所述第二有效数据复制至所述回收单元之后，所述有效数据合并方法还包括：根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

在本发明的一范例实施例中，上述根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的步骤包括：根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值；以及根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

在本发明的一范例实施例中，上述方法还包括：获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量；以及根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

本发明一范例实施例提出一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元，每一所述多个实体抹除单元包括多个实体程序化单元。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以根据候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，并判断所述第一有效数据的第一数据量与所述第一来源单元的有效计数对应的有效数据的第二数据量是否相同。响应于判断所述第一数据量与所述第二数据量相同，所述存储器控制电路单元还用以将所述第一有效数据复制至所述多个实体抹除单元中的回收单元。并且，响应于判断所述第一数据量与所述第二数据量不相同，所述存储器控制电路单元还用以根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元。其中所述管理信息记录每一所述多个实体抹除单元存储的有效数据对应的逻辑至实体映射表。

在本发明的一范例实施例中，上述存储器控制电路单元还用以设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述在设定所述候选信息的运作中，所述存储器控制电路单元还用以根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元。所述存储器控制电路单元还用以根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表。并且，所述存储器控制电路单元还用以选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述在选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的运作中，所述存储器控制电路单元还用以根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值。并且，所述存储器控制电路单元还用以根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述在设定所述候选信息的运作中，所述存储器控制电路单元还用以预设所述候选信息所记录的所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述存储器控制电路单元还用以根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

在本发明的一范例实施例中，上述在根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的运作中，所述存储器控制电路单元还用以根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值。并且，所述存储器控制电路单元还用以根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

在本发明的一范例实施例中，上述存储器控制电路单元还用以获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量。并且，所述存储器控制电路单元还用以根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

本发明一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，每一所述多个实体抹除单元包括多个实体程序化单元。所述存储器管理电路耦接至所述主机接口与所述存储器接口。所述存储器管理电路用以根据候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，并判断所述第一有效数据的第一数据量与所述第一来源单元的有效计数对应的有效数据的第二数据量是否相同。响应于判断所述第一数据量与所述第二数据量相同，所述存储器管理电路还用以将所述第一有效数据复制至所述多个实体抹除单元中的回收单元。并且，响应于判断所述第一数据量与所述第二数据量不相同，所述存储器管理电路还用以根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元。其中所述管理信息记录每一所述多个实体抹除单元存储的有效数据对应的逻辑至实体映射表。

在本发明的一范例实施例中，上述存储器管理电路还用以设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述在设定所述候选信息的运作中，所述存储器管理电路还用以根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元。所述存储器管理电路还用以根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表。并且，所述存储器管理电路还用以选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述在选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的运作中，所述存储器管理电路还用以根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值。并且，所述存储器管理电路还用以根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

在本发明的一范例实施例中，上述在设定所述候选信息的运作中，所述存储器管理电路还用以预设所述候选信息所记录的所述第一逻辑至实体映射表。

在本发明的一范例实施例中，上述存储器管理电路还用以根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

在本发明的一范例实施例中，上述在根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的运作中，所述存储器管理电路还用以根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值。并且，所述存储器管理电路还用以根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

在本发明的一范例实施例中，上述存储器管理电路还用以获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量。并且，所述存储器管理电路还用以根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

基于上述，基于设定的候选信息，存储器存储装置可根据候选信息记录的逻辑至实体映射表收集实体抹除单元的有效数据。当有效数据与实体抹除单元存储的所有有效数据量相同时，属于此实体抹除单元的数据会被复制至另一个实体抹除单元中。如此一来，根据本发明的有效数据合并方法，存储器存储装置可在执行数据整并操作时缩短查询此实体抹除单元映射的逻辑至实体映射表的时间，以减少收集有效数据的时间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7A-图7B是根据本发明的一范例实施例所示出的以实体程序化单元为基础来写入数据的示意图；

图8是根据本发明的一范例实施例所示出的实体抹除单元的使用信息的示意图；

图9是根据本发明的一范例实施例所示出的实体抹除单元的管理信息的示意图；

图10是根据本发明的一范例实施例所示出的候选信息的示意图；

图11是根据本发明的一范例实施例所示出的实体抹除单元的管理信息的示意图；

图12是根据本发明的一范例实施例所示出的有效数据合并方法的流程图；

图13是根据本发明的一范例实施例所示出的有效数据合并方法的流程图；

图14是根据本发明的一范例实施例所示出的有效数据合并方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。且图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于安全数字(Secure Digital,SD)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合串行高级附件(Serial Advanced Technology Attachment,SATA)标准、并行高级附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded MultiChip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码等管理数据)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含8个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块(block)，并且实体程序化单元为实体页面(page)或实体扇区(sector)，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块406为单阶存储单元(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据比特的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406亦可是多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据比特的快闪存储器模块)、复数阶存储单元(Trinary Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据比特的快闪存储器模块)或其他具有相同特性的存储器模块。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(LeastSignificant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(MostSignificant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“编程(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。

主机接口504是耦接至存储器管理电路502并且用以耦接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾收集操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。

缓冲存储器508是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。例如，缓冲存储器508可以包括动态随机存取存储器(Dynamic Random Access Memory,DRAM)或静态随机存取存储器(Static Random Access Memory,SRAM)等任何会因断电或电压供应不稳而遗失已存储的数据的存储器。此外，缓冲存储器508是以芯片组或系统单芯片(System on Chip,SoC)的方式实作在存储器控制电路单元404内，或者是被独立于存储器控制电路单元404之外，本发明不对其限制。电源管理电路510是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

错误检查与校正电路512是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的存储单元逻辑地分组为实体抹除单元610(0)～610(C)。须注意的是，在以下的范例实施例中，描述可复写式非易失性存储器模块406的实体抹除单元的管理时，以“选择”与“分组”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块406的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块406的实体抹除单元进行操作。

请参图6，存储器管理电路502会将实体抹除单元610(0)～610(C)逻辑地分组为存储区601与闲置(spare)区602及系统区603。存储区601中的实体抹除单元610(0)～610(A)存储有数据，而闲置区602中的实体抹除单元610(A+1)～610(B)尚未被用来存储数据。系统区603中的实体抹除单元610(B+1)～610(C)用以存储系统数据，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理数据。

在存储器存储装置10的运作过程中，某一个实体抹除单元与存储区601或闲置区602的关连关系可能会动态地变动。例如，当接收到来自主机系统11的写入数据时，存储器管理电路502会从闲置区602中选择一个实体抹除单元以存储此写入数据的至少一部分数据并且将这个实体抹除单元关连至存储区601。此外，在将属于存储区601的某一个实体抹除单元抹除以清除其中的数据之后，存储器管理电路502会将这个被抹除的实体抹除单元关联至闲置区602。

在本范例实施例中，属于闲置区602的实体抹除单元亦称为闲置实体抹除单元，而属于存储区601的实体抹除单元亦可称为非闲置(non-spare)实体抹除单元。属于闲置区602的每一个实体抹除单元皆是被抹除的实体抹除单元并且没有存储任何数据，而属于存储区601的每一个实体抹除单元皆存储有数据。更进一步，属于闲置区602的每一个实体抹除单元皆不会存储任何有效(valid)数据，而属于存储区601的每一个实体抹除单元皆可能存储有效数据和/或无效(invalid)数据。

在一范例实施例中，存储器管理电路502会配置逻辑单元612(0)～612(D)以映射存储区601中的实体抹除单元610(0)～610(A)的至少一部分。在本范例实施例中，主机系统11是通过逻辑地址(logical address,LA)来存取存储于存储区601中的数据，因此，逻辑单元612(0)～612(D)中的每一者是指一个逻辑地址，其中每一逻辑地址具有多个子逻辑单元以映射与逻辑地址对应的实体抹除单元所包括的实体程序化单元。然而，在另一范例实施例中，逻辑单元612(0)～612(D)中的每一者也可以是由多个连续(例如，连续编号)的逻辑地址组成。

在一范例实施例中，为了识别每个逻辑地址的数据被存储在哪个实体抹除单元，存储器管理电路502会将逻辑单元与实体抹除单元之间的映射关系(亦称为逻辑-实体映射关系)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取。例如，在本范例实施例中，存储器管理电路502会在可复写式非易失性存储器模块406中存储逻辑至实体映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路502会将逻辑至实体映射表载入至缓冲存储器508来维护。在一范例实施例中，逻辑至实体映射表以及特定的使用数据(例如，记录有存储器存储装置10的管理信息的管理表格)会被存储在不属于存储区601与闲置区602的其他实体抹除单元中，以避免被使用者修改。

值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑单元与实体抹除单元之间的映射关系的映射表，因此，在一范例实施例中，存储器管理电路502会将子逻辑单元分组为多个逻辑单元，并且为每一逻辑单元配置一个逻辑至实体映射表。在另一范例实施例中，存储器管理电路502也可以将逻辑单元分组为多个逻辑区域，并且为每一逻辑区域配置一个逻辑至实体映射表。特别是，当存储器管理电路502欲更新某个子逻辑单元(或逻辑区域)的映射时，对应此子逻辑单元(或逻辑区域)所属的逻辑单元(或逻辑区域)的逻辑至实体映射表会被载入至缓冲存储器508来被更新。

在本范例实施例中，有效数据是属于某一个逻辑单元的最新数据，而无效数据则不是属于任一个逻辑单元的旧数据。例如，若主机系统11将一笔新数据存储至某一逻辑单元而覆盖掉此逻辑单元原先存储的旧数据(即，更新属于此逻辑单元的数据)，则存储在存储区601中的此笔新数据即为属于此逻辑单元的最新数据并且会被标记为有效，而被覆盖掉的旧数据可能仍然存储在存储区601中但被标记为无效。在本范例实施例中，若属于某一逻辑单元的数据被更新，则此逻辑单元与存储有属于此逻辑单元的旧数据的实体抹除单元之间的映射关系会被移除，并且此逻辑单元与存储有属于此逻辑单元的最新数据的实体抹除单元之间的映射关系会被建立。

在执行数据写入操作时，除了来自主机系统11的写入数据以外，通常还会伴随文件系统(file system)的数据。在某些情况下，例如主机系统11大量连续写入或是区域性复写数据的时候，写入数据可能会在一定时间内被复写，但文件系统数据的修改频率通常较低。这种情况下，较常更新的写入数据可视为热数据(hot data)，不常更新的文件系统数据可视为冷数据(cold data)。

当写入数据和文件系统数据混合在一起写入至可复写式非易失性存储器模块中相同的实体抹除单元时，后续可能会因为写入数据在一定时间内被复写，而使得该实体抹除单元剩余少量的有效数据。而在复写写入数据时，当来自于主机系统11的写入指令指示将写入数据写入属于不同的逻辑单元的多个逻辑子单元时，存储器管理电路502会将属于不同逻辑单元的逻辑子单元的数据依序写入至目前使用的实体抹除单元的实体程序化单元中。换句话说，经过一段时间的运作之后，属于相同逻辑单元的连续的逻辑子单元的数据可能会被写入至不同实体抹除单元中。

图7A-图7B是根据本发明的一范例实施例所示出的以实体程序化单元为基础来写入数据的示意图。

请参照图7A，假设逻辑单元612(7)具有子逻辑单元LCA(0-0)～LCA(0-M)，实体抹除单元610(0)具有实体程序化单元610(0-0)～610(0-N)，其中M、N的值可依据可复写式非易失性存储器模块406的设计而不同，本发明不在此限制。假设主机系统11发送一或多个写入指令以指示将写入数据WD1存储至逻辑单元612(7)的子逻辑单元LCA(0-0)，将写入数据WD2存储至逻辑单元612(7)的子逻辑单元LCA(0-1)，将写入数据WD3存储至逻辑单元612(7)的子逻辑单元LCA(0-2)。并且伴随着写入数据WD1～WD3，存储器管理电路502根据写入指令将文件系统数据FD1存储至逻辑单元612(7)的子逻辑单元LCA(0-3)。回应于写入指令，存储器管理电路502从闲置区602中提取实体抹除单元610(0)作为目前使用的实体抹除单元，并且将写入数据WD1、WD2、WD3、FD1分别写入实体抹除单元610(0)的实体程序化单元610(0-0)～610(0-3)中。存储器管理电路502还会将相关的映射信息记录在逻辑至实体映射表中，例如逻辑单元612(7)的逻辑子单元LCA(0-0)～LCA(0-3)分别映射至实体抹除单元610(0)的实体程序化单元610(0-0)～610(0-3)。须注意的是，图7A中实体程序化单元610(0-0)～610(0-3)的斜线阴影部分为存储的有效数据。

之后，存储器管理电路502又接收到来自于主机系统11的一或多个写入指令。请参照图7B，假设主机系统11发送一或多个写入指令以指示将写入数据WD4存储至逻辑单元612(7)的子逻辑单元LCA(0-0)，将写入数据WD5存储至逻辑单元612(7)的子逻辑单元LCA(0-1)，将写入数据WD6存储至逻辑单元612(7)的子逻辑单元LCA(0-2)。假设实体抹除单元610(0)已被写满，存储器管理电路502会从闲置区604中提取实体抹除单元610(1)作为目前使用的实体抹除单元。存储器管理电路502根据写入指令将写入数据WD4、WD5、WD6分别写入实体抹除单元610(1)的实体程序化单元610(1-0)～610(1-2)中。此外，存储器管理电路502还会记录相关的映射信息，例如逻辑单元612(7)的逻辑子单元LCA(0-0)～LCA(0-2)分别映射至实体抹除单元610(1)的实体程序化单元610(1-0)～610(0-2)。须注意的是，图7B中实体程序化单元610(0-3)、610(0-N)、610(1-0)～610(1-2)的斜线阴影部分为存储的有效数据。

由上述可知，在经过一段时间的运作之后，较常更新的热数据(例如，写入数据)可能会被写入至不同实体抹除单元中。而热数据写入的逻辑单元与存储有热数据的旧数据的实体抹除单元之间的映射关系会被移除，并且该热数据的旧数据形成无效数据。相较于此，冷数据(例如，文件系统数据)则因为不常更新而存储在原本的实体抹除单元。此时，经过多次数据复写，实体抹除单元的有效数据可能会只剩下冷数据。

在本范例实施例中，存储器管理电路502还会记录对应每一个实体抹除单元的使用信息。例如，存储器管理电路502可将使用信息存储至系统区603。使用信息可包括实体抹除单元的有效计数(valid count)、读取次数与写入次数等。有效计数可用以表示一个实体抹除单元中存储有效数据的实体程序化单元的数目，亦即，有效计数反映一个实体抹除单元所存储的有效数据的数据量。然而，使用信息也可包括更多其他信息，并不以上述揭露的内容为限。以图7A为例，当接收到写入指令后，存储器管理电路502会执行对应实体抹除单元610(0)的实体程序化单元610(0-0)的写入操作。此外，存储器管理电路502会将对应实体抹除单元610(0)的有效计数加1。另一方面，当属于实体抹除单元610(0)的实体程序化单元610(0-0)的数据被删除或被标识为无效数据时，存储器管理电路502会将对应实体抹除单元610(0)的有效计数减1。

图8是根据本发明的一范例实施例所示出的实体抹除单元的使用信息的示意图。请参照图8，存储器管理电路502使用记录表810来记录每一个实体抹除单元的有效计数信息。如记录表810所示，对应实体抹除单元610(0)的有效计数为4，表示实体抹除单元610(0)具有已存储有效数据的4个实体程序化单元。

在本范例实施例中，使用信息还可包括每个实体抹除单元的管理信息。管理信息记录各个实体抹除单元存储的有效数据所对应的逻辑至实体映射表。以图7A为例，假设为逻辑单元612(7)配置一个逻辑至实体映射表PTE(7)。当接收到写入指令后，存储器管理电路502会将写入数据WD1存储至逻辑单元612(7)的子逻辑单元LCA(0-0)并执行对应实体抹除单元610(0)的实体程序化单元610(0-0)的写入操作。此外，存储器管理电路502会将对应实体抹除单元610(0)的管理信息中对应逻辑至实体映射表PTE(7)的识别信息标记为比特“1”，表示实体抹除单元610(0)存储的有效数据有映射至逻辑至实体映射表PTE(7)。另一方面，当实体抹除单元610(0)存储的有效数据没有映射至逻辑至实体映射表PTE(7)时存储器管理电路502会将逻辑至实体映射表PTE(7)的识别信息标记为比特“0”。

图9是根据本发明的一范例实施例所示出的实体抹除单元的管理信息的示意图。请参照图7A及图9，存储器管理电路502使用记录表910来记录实体抹除单元610(0)的管理信息。如记录表910所示，逻辑至实体映射表PTE(7)的识别信息为比特“1”，表示实体抹除单元610(0)映射逻辑至实体映射表PTE(7)的数据，即，实体抹除单元610(0)存储的有效数据有映射至逻辑至实体映射表PTE(7)。另一方面，逻辑至实体映射表PTE(0)～PTE(6)的识别信息为比特“0”，表示实体抹除单元610(0)没有映射逻辑至实体映射表PTE(0)～PTE(6)的数据，即，实体抹除单元610(0)存储的有效数据没有映射至逻辑至实体映射表PTE(0)～PTE(6)。

在存储器存储装置10的运作中，存储器管理电路502可持续更新属于闲置区602的实体抹除单元的总数。存储器管理电路502可根据闲置区602中的实体抹除单元的数目判断是否执行数据整并操作。例如，存储器管理电路502可判断属于闲置区602的实体抹除单元的总数是否小于或等于一个门槛值。此第一门槛值例如是2或者更大的值(例如，10)，本发明不加以限制。若属于闲置区602的实体抹除单元的总数小于或等于门槛值，存储器管理电路502可执行数据整并操作。在一范例实施例中，数据整并操作亦称为垃圾收集(GarbageCollection，GC)操作。

在垃圾收集操作中，存储器管理电路502会根据实体抹除单元的使用信息来选择执行垃圾收集操作的实体抹除单元。并且存储器管理电路502会从闲置区602中提取至少一个实体抹除单元作为回收单元。存储器管理电路502可发送至少一指令序列以指示可复写式非易失性存储器模块406将有效数据从作为来源单元的实体抹除单元复制到作为回收单元的实体抹除单元。若某一个来源单元所存储的有效数据皆已被复制至回收单元，则此来源单元可被抹除并且被关联至闲置区602。在一范例实施例中，将某一个来源单元从存储区601重新关联回闲置区602的操作(或抹除某一个来源单元的操作)亦称为释放一个闲置实体抹除单元。通过执行数据整并操作，一或多个闲置实体抹除单元会被释放并且使得属于闲置区602的实体抹除单元的总数逐渐增加。

在一范例实施例中，存储器管理电路502会根据对应一个实体抹除单元的使用信息来取得此实体抹除单元的有效计数来决定来源单元。例如，存储器管理电路502可查询记录表810来获得实体抹除单元的有效计数，并根据实体抹除单元的有效计数选择实体抹除单元中的一或多个作为来源单元。存储器管理电路502可依序选择多个实体抹除单元中有效计数的数值最小的实体抹除单元作为目前使用的来源单元。需说明的是，本发明提供的存储器管理电路502还可利用实体抹除单元的其他参数及方法挑选所使用的其他来源单元，本发明不在此限制。

在某些情况下，文件系统(例如，Windows的NTFS、FAT文件系统等)在数据写入的时候，冷数据(例如，文件系统数据)可能会集中在某些逻辑地址的范围。因此在本范例实施例中，存储器管理电路502可设定候选信息来记录有较高机率存储冷数据的逻辑至实体映射表，此逻辑至实体映射表映射逻辑地址的一范围。例如，可在出厂时预设候选信息所记录的逻辑至实体映射表。或者，在存储器存储装置10运作一段时间后学习冷数据可能对应的逻辑至实体映射表以建立候选信息。此候选信息记录有至少一个逻辑至实体映射表(亦称为第一逻辑至实体映射表)。例如，存储器管理电路502可将候选信息存储至系统区603。

在本范例实施例中，存储器管理电路502例如可在执行一或多次垃圾收集操作之后根据所获取的逻辑至实体映射表建立候选信息。例如，在执行一次垃圾收集操作后，存储器管理电路502可根据来源单元(亦称为第二来源单元)的管理信息获取映射来源单元的有效数据的一或多个逻辑至实体映射表(亦称为第二逻辑至实体映射表)，并选择第二逻辑至实体映射表中的至少一个作为第一逻辑至实体映射表以建立候选信息。又或者，存储器管理电路502可在执行多次垃圾收集操作后，根据第二逻辑至实体映射表被获取的次数决定至少一个第一逻辑至实体映射表以建立候选信息。例如，存储器管理电路502可根据第二逻辑至实体映射表被获取的次数计算每个第二逻辑至实体映射表的计数值，并根据计数值选择第二逻辑至实体映射表中的至少一个作为第一逻辑至实体映射表以建立候选信息。例如，选择所对应的计数值最大的第二逻辑至实体映射表作为第一逻辑至实体映射表。需说明的是，本发明提供的存储器管理电路502还可利用第二逻辑至实体映射表的其他参数及方法挑选第一逻辑至实体映射表，本发明不在此限制。

图10是根据本发明的一范例实施例所示出的候选信息的示意图。请参照图10，存储器管理电路502使用记录表1010来记录候选信息。如记录表1010所示，候选信息记录有逻辑至实体映射表PTE(7)。

存储器管理电路502启动垃圾收集操作之后，可先判断存储器存储装置10是否存在候选信息。若判断不存在候选信息，存储器管理电路502执行一般垃圾收集操作。垃圾收集操作具体操作细节相同或相似于前述，故在此便不赘述。而存储器管理电路502可在执行一般垃圾收集操作之后根据所获取的逻辑至实体映射表建立候选信息，具体操作细节相同或相似于前述关于建立候选信息的操作，故在此便不赘述。

在本范例实施例中，若判断存在候选信息，存储器管理电路502根据候选信息记录的第一逻辑至实体映射表收集实体抹除单元中的来源单元(亦称为第一来源单元)中的有效数据(亦称为第一有效数据)，并判断第一有效数据的数据量(亦称为第一数据量)与第一来源单元的有效计数对应的有效数据的数据量(亦称为第二数据量)是否相同。响应于判断第一数据量与第二数据量相同，存储器管理电路502将来源单元中的第一有效数据复制至回收单元。响应于判断第一数据量与第二数据量不相同，存储器管理电路502根据第一来源单元的管理信息获取一或多个逻辑至实体映射表(亦称为第二逻辑至实体映射表)。接着，存储器管理电路502根据所获取的第二逻辑至实体映射表收集第一来源单元中的第二有效数据，并将第二有效数据复制至回收单元。

请同时参照图9及图10。举例来说，假设执行垃圾收集操作时，第一来源单元的管理信息如图9所示的记录表910。在本范例实施例中，存储器管理电路502会直接根据图10所示的候选信息记录的逻辑至实体映射表PTE(7)收集第一来源单元中的第一有效数据，并判断第一有效数据的第一数据量。于此，第一数据量会与第一来源单元的有效计数对应的有效数据的第二数据量相同(即，根据第一来源单元的管理信息收集的数据量相同)。换句话说，在本范例实施例中，存储器管理电路502利用候选信息成功直接挑选到映射第一来源单元中所有有效数据的逻辑至实体映射表。因此，存储器管理电路502就不需要花费时间查询记录表910来找出第一来源单元存储的有效数据所映射的逻辑至实体映射表。

图11是根据本发明的一范例实施例所示出的实体抹除单元的管理信息的示意图。另一方面，请同时参照图10及图11。假设执行垃圾收集操作时，第一来源单元的管理信息如图11所示的记录表1110。在本范例实施例中，存储器管理电路502会直接根据图10所示的候选信息记录的逻辑至实体映射表PTE(7)收集第一来源单元中的第一有效数据，并判断第一有效数据的第一数据量。于此，从记录表1110可知，第一来源单元的有效数据还映射到其他逻辑至实体映射表PTE(0)、PTE(1)及PTE(3)～PTE(6)。因此，第一数据量会与第一来源单元的有效计数对应的有效数据的第二数据量会不相同(即，根据第一来源单元的管理信息收集的数据量不相同)。换句话说，在本范例实施例中，存储器管理电路502利用候选信息没有直接挑选到映射第一来源单元中所有有效数据的逻辑至实体映射表。在判断第一数据量与第二数据量不相同时，存储器管理电路502会查询第一来源单元的管理信息以获取其他逻辑至实体映射表PTE(0)、PTE(1)及PTE(3)～PTE(6)，并利用这些逻辑至实体映射表PTE(0)、PTE(1)及PTE(3)～PTE(6)收集第一来源单元中的第二有效数据，并将第二有效数据复制至回收单元。

在本范例实施例中，在将有效数据复制至回收单元后，存储器管理电路502还可以根据第一来源单元的管理信息中记录的第二逻辑至实体映射表更新候选信息。例如，存储器管理电路502可根据第二逻辑至实体映射表被获取的次数重新计算每个第二逻辑至实体映射表的计数值。例如，参照图11的管理信息，存储器管理电路502可将第二逻辑至实体映射表PTE(0)、PTE(1)及PTE(3)～PTE(7)对应的计数值加1，本发明不在此限制。并且，存储器管理电路502会根据重新计算的计数值从第二逻辑至实体映射表重新选择第一逻辑至实体映射表以更新候选信息。例如，选择所对应的计数值最大的第二逻辑至实体映射表作为第一逻辑至实体映射表，本发明不在此限制。需说明的是，本发明提供的存储器管理电路502还可利用第二逻辑至实体映射表的其他参数及方法挑选第一逻辑至实体映射表，本发明不在此限制。

通过动态地更新候选信息所记录的第一逻辑至实体映射表可更准确地映射至实体抹除单元存储的冷数据。因此在执行垃圾收集操作时，可有更高的机率直接利用候选信息所记录的第一逻辑至实体映射表找出实体抹除单元存储的所有有效数据。

值得注意的是，上述范例实施例中所述的逻辑至实体映射表、使用信息、候选信息及计数值等信息可以实作为查找表或是以其他方式存储，本发明不加以限制。

图12是根据本发明的一范例实施例所示出的有效数据合并方法的流程图。请参照图12，在步骤S1202中，启动垃圾收集操作。在步骤S1204中，判断是否存在候选信息。若判断存在候选信息(步骤S1204，判断为是)，进入图13的步骤S1304。若判断不存在候选信息(步骤S1204，判断为否)，则在步骤S1206，根据来源单元的管理信息获取一或多个逻辑至实体映射表，并根据逻辑至实体映射表收集来源单元中的有效数据，并将有效数据复制至回收单元，并在步骤S1208，根据所获取的逻辑至实体映射表建立候选信息。

图13是根据本发明的一范例实施例所示出的有效数据合并方法的流程图。请参照图13，在步骤S1304中，根据候选信息记录的一第一逻辑至实体映射表收集第一来源单元中的第一有效数据。在步骤S1306中，判断第一有效数据的第一数据量与第一来源单元的有效计数对应的有效数据的第二数据量是否相同。若判断相同(步骤S1306，判断为是)，则在步骤S1308，将第一有效数据复制至回收单元。若判断不相同(步骤S1306，判断为否)，则在步骤S1310，根据第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据第二逻辑至实体映射表收集第一来源单元中的第二有效数据，并将第二有效数据复制至回收单元。

图14是根据本发明的一范例实施例所示出的有效数据合并方法的流程图。请参照图14，在步骤S1410中，根据第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据第二逻辑至实体映射表收集第一来源单元中的第二有效数据，并将第二有效数据复制至回收单元。在步骤S1412中，根据第一来源单元的管理信息中记录的第二逻辑至实体映射表更新候选信息。

然而，图12、图13与图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12、图13与图14中各步骤可以实作为多个代码或是电路，本发明不加以限制。此外，图12、图13与图14的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明范例实施例的有效数据合并方法、存储器存储装置及存储器控制电路单元可根据设定的候选信息所记录的逻辑至实体映射表先收集实体抹除单元映射此逻辑至实体映射表的有效数据。当所收集的有效数据与实体抹除单元存储的所有有效数据量相同时，属于此实体抹除单元的数据会被复制至一个实体抹除单元中。如此一来，根据本发明的有效数据合并方法，存储器存储装置可在执行数据整并操作时缩短查询此实体抹除单元映射的逻辑至实体映射表的时间，以减少收集有效数据的时间。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种有效数据合并方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，且每一所述实体抹除单元包括多个实体程序化单元，所述有效数据合并方法包括：

根据候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，其中所述第一来源单元包括所述多个实体抹除单元的至少其中之一，

判断所述第一有效数据的第一数据量是否相同于所述第一来源单元的有效计数所对应的有效数据的第二数据量；

响应于所述第一数据量与所述第二数据量相同，将所述第一有效数据复制至所述多个实体抹除单元中的回收单元；以及

响应于所述第一数据量与所述第二数据量不相同，根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元，

其中所述管理信息记录每一所述实体抹除单元存储的有效数据对应的逻辑至实体映射表。

2.根据权利要求1所述的有效数据合并方法，其中所述方法还包括：

设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

3.根据权利要求2所述的有效数据合并方法，其中设定所述候选信息的步骤包括：

根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元；

根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表；以及

选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

4.根据权利要求3所述的有效数据合并方法，其中选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的步骤包括：

根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值；以及

根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

5.根据权利要求2所述的有效数据合并方法，其中设定所述候选信息的步骤包括：

预设所述候选信息所记录的所述第一逻辑至实体映射表。

6.根据权利要求1所述的有效数据合并方法，其中在将所述第二有效数据复制至所述回收单元之后，所述有效数据合并方法还包括：

根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

7.根据权利要求6所述的有效数据合并方法，其中根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的步骤包括：

根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值；以及

根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

8.根据权利要求1所述的有效数据合并方法，其中所述方法还包括：

获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量；以及

根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

9.一种存储器存储装置，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块，包括多个实体抹除单元，每一所述实体抹除单元包括多个实体程序化单元；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以根据候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，其中所述第一来源单元包括所述多个实体抹除单元的至少其中之一，

所述存储器控制电路单元还用以判断所述第一有效数据的第一数据量是否相同于所述第一来源单元的有效计数所对应的有效数据的第二数据量，

响应于所述第一数据量与所述第二数据量相同，所述存储器控制电路单元还用以将所述第一有效数据复制至所述多个实体抹除单元中的回收单元，并且

响应于所述第一数据量与所述第二数据量不相同，所述存储器控制电路单元还用以根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元，

其中所述管理信息记录每一所述实体抹除单元存储的有效数据对应的逻辑至实体映射表。

10.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

11.根据权利要求10所述的存储器存储装置，其中在设定所述候选信息的运作中，所述存储器控制电路单元还用以根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元，

所述存储器控制电路单元还用以根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表，并且

所述存储器控制电路单元还用以选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

12.根据权利要求11所述的存储器存储装置，其中在选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的运作中，所述存储器控制电路单元还用以根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值，并且

所述存储器控制电路单元还用以根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

13.根据权利要求10所述的存储器存储装置，其中在设定所述候选信息的运作中，所述存储器控制电路单元还用以预设所述候选信息所记录的所述第一逻辑至实体映射表。

14.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

15.根据权利要求14所述的存储器存储装置，其中在根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的运作中，所述存储器控制电路单元还用以根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值，并且

所述存储器控制电路单元还用以根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

16.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量，并且

所述存储器控制电路单元还用以根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

17.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，每一所述实体抹除单元包括多个实体程序化单元；以及

存储器管理电路，耦接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以根据一候选信息记录的第一逻辑至实体映射表收集所述多个实体抹除单元中的第一来源单元中的第一有效数据，其中所述第一来源单元包括所述多个实体抹除单元的至少其中之一，

所述存储器管理电路还用以判断所述第一有效数据的第一数据量是否相同于所述第一来源单元的有效计数所对应的有效数据的第二数据量，

响应于所述第一数据量与所述第二数据量相同，所述存储器管理电路还用以将所述第一有效数据复制至所述多个实体抹除单元中的回收单元，并且

响应于所述第一数据量与所述第二数据量不相同，所述存储器管理电路还用以根据所述第一来源单元的管理信息获取一或多个第二逻辑至实体映射表，并根据所述第二逻辑至实体映射表收集所述第一来源单元中的第二有效数据，并将所述第二有效数据复制至所述回收单元，

其中所述管理信息记录每一所述实体抹除单元存储的有效数据对应的逻辑至实体映射表。

18.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以设定所述候选信息，其中所述候选信息记录有所述第一逻辑至实体映射表。

19.根据权利要求18所述的存储器控制电路单元，其中在设定所述候选信息的运作中，所述存储器管理电路还用以根据所述多个实体抹除单元的有效计数选择所述多个实体抹除单元中的一或多个作为第二来源单元，

所述存储器管理电路还用以根据所述第二来源单元的管理信息获取映射所述第二来源单元的有效数据的所述第二逻辑至实体映射表，并且

所述存储器管理电路还用以选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

20.根据权利要求19所述的存储器控制电路单元，其中在选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息的运作中，所述存储器管理电路还用以根据所述第二逻辑至实体映射表被获取的次数计算每个所述第二逻辑至实体映射表的计数值，并且

所述存储器管理电路还用以根据所述计数值选择所述第二逻辑至实体映射表中的一个作为所述第一逻辑至实体映射表以建立所述候选信息。

21.根据权利要求18所述的存储器控制电路单元，其中在设定所述候选信息的运作中，所述存储器管理电路还用以预设所述候选信息所记录的所述第一逻辑至实体映射表。

22.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息。

23.根据权利要求22所述的存储器控制电路单元，其中在根据所述管理信息中记录的所述第二逻辑至实体映射表更新所述候选信息的运作中，所述存储器管理电路还用以根据所述第二逻辑至实体映射表被获取的次数重新计算每个所述第二逻辑至实体映射表的计数值，并且

所述存储器管理电路还用以根据所述计数值从所述第二逻辑至实体映射表重新选择所述第一逻辑至实体映射表以更新所述候选信息。

24.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以获得所述多个实体抹除单元的有效计数，其中所述多个实体抹除单元的所述有效计数反映所述多个实体抹除单元中的每一者所存储的有效数据的数据量，并且

所述存储器管理电路还用以根据所述多个实体抹除单元的所述有效计数选择所述多个实体抹除单元中的一或多个作为所述第一来源单元。

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