TW202038098A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述記憶體控制方法包括：根據第一交錯資訊與第二交錯資訊將所述第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料，其中第一交錯資訊反映第一管理單元中的第一連續資料單元之總數，且第二交錯資訊反映第二管理單元中的第二連續資料單元之總數；將所述有效資料儲存至回收區塊；以及抹除所述第一管理單元。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
隨著記憶體儲存裝置的使用時間及/或使用頻率增加，記憶體儲存裝置中的閒置實體單元的數目會逐漸減少。當閒置實體單元的數目小於一預設數目時，記憶體儲存裝置會開始執行垃圾收集程序。一般來說，垃圾收集程序可能會根據不同實體區塊的有效計數來選擇要從哪些實體區塊收集有效資料。但是，若有效資料在所挑選的實體區塊中的分布不均勻，則可能會延長有效資料的讀取時間並降低垃圾收集程序的效能。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高記憶體儲存裝置的系統效能。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個管理單元。所述多個管理單元包含第一管理單元以及第二管理單元。所述記憶體控制方法包括：根據第一交錯資訊與第二交錯資訊將所述第一管理單元決定為來源區塊並從所述第一管理單元中的第一連續資料單元讀取有效資料，其中所述第一交錯資訊反映所述第一管理單元中的所述第一連續資料單元之總數，且所述第二交錯資訊反映所述第二管理單元中的第二連續資料單元之總數；將所述有效資料儲存至所述多個管理單元中的回收區塊；以及抹除所述第一管理單元。
在本發明的一範例實施例中，所述第一管理單元包括多個實體單元，而根據所述第一交錯資訊與所述第二交錯資訊將所述第一管理單元決定為所述來源區塊的步驟包括：決定所述第一連續資料單元在所述多個實體單元中的分散程度；以及根據所述分散程度將所述第一管理單元決定為所述來源區塊。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：獲得有效計數資訊，其反映所述多個管理單元中的每一者所儲存的有效資料之資料量；以及根據所述有效計數資訊從所述多個管理單元中選擇所述第一管理單元與所述第二管理單元作為所述來源區塊的候選管理單元。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：從主機系統接收寫入指令；根據所述寫入指令將第一資料寫入至所述多個管理單元中的第三管理單元；以及響應於所述第一資料寫入至所述第三管理單元，更新第三交錯資訊，其反映所述第三管理單元中的第三連續資料單元之總數。
在本發明的一範例實施例中，根據所述寫入指令將所述第一資料寫入至所述多個管理單元中的所述第三管理單元的步驟包括：將所述第一資料寫入至所述第三管理單元中的多個連續實體位址；以及將識別位元儲存於所述多個連續實體位址中的第一實體位址，其中所述識別位元反映所述多個連續實體位址屬於所述第三連續資料單元。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：響應於儲存於所述多個連續實體位址的所述第一資料的至少一部份資料被更新為無效資料，移除所述識別位元並更新所述第三交錯資訊，以反映所述第三連續資料單元之所述總數的減少。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個管理單元。所述多個管理單元包含第一管理單元以及第二管理單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以根據第一交錯資訊與第二交錯資訊將所述第一管理單元決定為來源區塊並發送至少一讀取指令序列以指示從所述第一管理單元中的第一連續資料單元讀取有效資料。所述第一交錯資訊反映所述第一管理單元中的所述第一連續資料單元之總數，且所述第二交錯資訊反映所述第二管理單元中的第二連續資料單元之總數。所述記憶體控制電路單元更用以發送至少一第一寫入指令序列以指示將所述有效資料儲存至所述多個管理單元中的回收區塊，並且所述記憶體控制電路單元更用以發送抹除指令序列以指示抹除所述第一管理單元。
在本發明的一範例實施例中，所述第一管理單元包括多個實體單元，而所述記憶體控制電路單元根據所述第一交錯資訊與所述第二交錯資訊將所述第一管理單元決定為所述來源區塊的操作包括：決定所述第一連續資料單元在所述多個實體單元中的分散程度；以及根據所述分散程度將所述第一管理單元決定為所述來源區塊。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以獲得有效計數資訊，其反映所述多個管理單元中的每一者所儲存的有效資料之資料量。所述記憶體控制電路單元更用以根據所述有效計數資訊從所述多個管理單元中選擇所述第一管理單元與所述第二管理單元作為所述來源區塊的候選管理單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以從所述主機系統接收寫入指令。所述記憶體控制電路單元更用以根據所述寫入指令發送至少一第二寫入指令序列以指示將第一資料寫入至所述多個管理單元中的第三管理單元。所述記憶體控制電路單元更用以響應於所述第一資料寫入至所述第三管理單元，更新第三交錯資訊，其反映所述第三管理單元中的第三連續資料單元之總數。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述寫入指令發送所述至少一第二寫入指令序列以指示將所述第一資料寫入至所述多個管理單元中的所述第三管理單元的操作包括：指示將所述第一資料寫入至所述第三管理單元中的多個連續實體位址；以及指示將識別位元儲存於所述多個連續實體位址中的第一實體位址，其中所述識別位元反映所述多個連續實體位址屬於所述第三連續資料單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以響應於儲存於所述多個連續實體位址的所述第一資料的至少一部份資料被更新為無效資料，移除所述識別位元並更新所述第三交錯資訊，以反映所述第三連續資料單元之所述總數的減少。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個管理單元。所述多個管理單元包含第一管理單元以及第二管理單元。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路更用以根據第一交錯資訊與第二交錯資訊將所述第一管理單元決定為來源區塊並發送至少一讀取指令序列以指示從所述第一管理單元中的第一連續資料單元讀取有效資料。所述第一交錯資訊反映所述第一管理單元中的所述第一連續資料單元之總數。所述第二交錯資訊反映所述第二管理單元中的第二連續資料單元之總數。所述記憶體管理電路更用以發送至少一第一寫入指令序列以指示將所述有效資料儲存至所述多個管理單元中的回收區塊。所述記憶體管理電路更用以發送抹除指令序列以指示抹除所述第一管理單元。
在本發明的一範例實施例中，所述第一管理單元包括多個實體單元，而所述記憶體管理電路根據所述第一交錯資訊與所述第二交錯資訊將所述第一管理單元決定為所述來源區塊的操作包括：決定所述第一連續資料單元在所述多個實體單元中的分散程度；以及根據所述分散程度將所述第一管理單元決定為所述來源區塊。
在本發明的一範例實施例中，所述多個實體單元中的每一者對應一個記憶體平面或一個晶片致能群組。
在本發明的一範例實施例中，所述記憶體管理電路更用以獲得有效計數資訊，其反映所述多個管理單元中的每一者所儲存的有效資料之資料量，並且所述記憶體管理電路更用以根據所述有效計數資訊從所述多個管理單元中選擇所述第一管理單元與所述第二管理單元作為所述來源區塊的候選管理單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以從所述主機系統接收寫入指令。所述記憶體管理電路更用以根據所述寫入指令發送至少一第二寫入指令序列以指示將第一資料寫入至所述多個管理單元中的第三管理單元。所述記憶體管理電路更用以響應於所述第一資料寫入至所述第三管理單元，更新第三交錯資訊，其反映所述第三管理單元中的第三連續資料單元之總數。
在本發明的一範例實施例中，所述記憶體管理電路根據所述寫入指令發送所述至少一第二寫入指令序列以指示將所述第一資料寫入至所述多個管理單元中的所述第三管理單元的操作包括：指示將所述第一資料寫入至所述第三管理單元中的多個連續實體位址；以及指示將識別位元儲存於所述多個連續實體位址中的第一實體位址，其中所述識別位元反映所述多個連續實體位址屬於所述第三連續資料單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以響應於儲存於所述多個連續實體位址的所述第一資料的至少一部份資料被更新為無效資料，移除所述識別位元並更新所述第三交錯資訊，以反映所述第三連續資料單元之所述總數的減少。
本發明的範例實施例另提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個管理單元。所述記憶體控制方法包括：根據有效計數資訊、交錯資訊及分散資訊從所述多個管理單元中選擇至少一來源區塊，其中所述有效計數資訊反映所述多個管理單元中的每一管理單元所儲存的有效資料之資料量，所述交錯資訊反映所述多個管理單元中的至少一管理單元所包含的連續資料單元之總數，且所述分散資訊反映所述連續資料單元在所述至少一管理單元的多個實體單元中的分散程度；從所述至少一來源區塊收集有效資料；以及將所述有效資料儲存至所述多個管理單元中的至少一回收區塊。
基於上述，第一交錯資訊可反映多個管理單元中的第一管理單元中的第一連續資料單元之總數，且第二交錯資訊可反映所述多個管理單元中的第二管理單元中的第二連續資料單元之總數。根據第一交錯資訊與第二交錯資訊，第一管理單元可被自動地決定為來源區塊。然後，有效資料可從第一連續資料單元中讀取並存入回收區塊，並且第一管理單元可被抹除。藉此，可有效提高對於來源區塊中的有效資料的存取效率，進而提高記憶體儲存裝置的系統效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體位址610(0)~610(C)邏輯地分組至儲存區601、閒置(spare)區602及系統區603。儲存區601中的實體位址610(0)~610(A)儲存有資料。例如，儲存區601中的實體位址610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體位址610(A+1)~610(B)尚未用來儲存資料(例如有效資料)。儲存區603中的實體位址610(B+1)~610(C)用以儲存系統資料，例如邏輯至實體映射表、壞塊管理表、裝置型號或其他類型的管理資料。
當欲儲存資料時，記憶體管理電路502會從閒置區602的實體位址610(A+1)~610(B)中選擇一個實體位址並且將來自主機系統11或來自儲存區601中至少一實體位址的資料儲存至所選的實體位址中。同時，所選的實體位址會被關聯至儲存區601。此外，在抹除儲存區601中的某一個實體位址後，所抹除的實體位址會被重新關聯至閒置區602。
記憶體管理電路502會配置邏輯位址612(0)~612(D)以映射儲存區601中的實體位址610(0)~610(A)。邏輯位址612(0)~612(D)中的每一者可被映射至一或多個實體位址。須注意的是，記憶體管理電路502可不配置映射至系統區603的邏輯位址，以防止儲存於系統區603的系統資料被使用者修改。
記憶體管理電路502會將邏輯位址與實體位址之間的映射關係(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。邏輯至實體映射表是儲存於系統區603的實體位址610(B+1)~610(C)中。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
記憶體管理電路502是基於管理單元來管理與存取可複寫式非揮發性記憶體模組406中的實體位址。一個管理單元亦稱為一個虛擬區塊(VB)。一個管理單元可包含多個實體位址。一個實體位址由多個記憶胞組成。例如，一個管理單元可涵蓋屬於可複寫式非揮發性記憶體模組406中的多個平面(亦稱為記憶體平面)及/或多個晶片致能(CE)的多個實體位址。此外，一個管理單元可以被關聯至儲存區601、閒置區602或系統區603。屬於閒置區602的管理單元亦稱為閒置區塊。屬於儲存區601的管理單元亦稱為非閒置區塊。
須注意的是，有效資料是屬於某一個邏輯位址的最新資料，而無效資料則不是屬於任一個邏輯位址的最新資料。例如，若主機系統11將一筆新資料儲存至某一邏輯位址而覆蓋掉此邏輯位址原先儲存的舊資料(即，更新屬於此邏輯單元的資料)，則儲存至儲存區601中的此筆新資料即為屬於此邏輯位址的最新資料並且會被標記為有效，而被覆蓋掉的舊資料可能仍然儲存在儲存區601中但被標記為無效。
在本範例實施例中，若屬於某一邏輯位址的資料被更新，則此邏輯位址與儲存有屬於此邏輯位址之舊資料的實體位址之間的映射關係會被移除，並且此邏輯位址與儲存有屬於此邏輯位址之最新資料的實體位址之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯位址的資料被更新，則此邏輯位址與儲存有屬於此邏輯位址之舊資料的實體位址之間的映射關係仍可被維持。
當記憶體儲存裝置10出廠時，屬於閒置區602的管理單元的總數會是一個預設數目(例如，30)。在記憶體儲存裝置10的運作中，越來越多的管理單元會被從閒置區602選擇並且被關聯至儲存區601以儲存資料(例如，來自主機系統11的使用者資料)。因此，屬於閒置區602的管理單元的總數會隨著記憶體儲存裝置10的使用而逐漸減少。
在記憶體儲存裝置10的運作中，記憶體管理電路502會持續更新屬於閒置區602的管理單元的總數。記憶體管理電路502會根據閒置區602中的管理單元之數目(即，閒置區塊的總數)執行至少一次的資料整併操作。例如，記憶體管理電路502可判斷屬於閒置區602的管理單元的總數是否小於或等於一個門檻值(亦稱為第一門檻值)。此第一門檻值例如是2或者更大的值(例如，10)，本發明不加以限制。若屬於閒置區602的管理單元的總數小於或等於第一門檻值，記憶體管理電路502可執行資料整併操作。在一範例實施例中，資料整併操作亦稱為垃圾收集操作。
在資料整併操作中，記憶體管理電路502可從儲存區601中選擇至少一個管理單元作為來源區塊(亦稱為來源單元)並且從閒置區602中選擇至少一個管理單元作為回收區塊(亦稱為回收單元)。記憶體管理電路502可發送至少一指令序列以指示可複寫式非揮發性記憶體模組406將有效資料從作為來源區塊的管理單元複製到作為回收區塊的管理單元。作為回收區塊而被有效資料寫滿的管理單元被關聯至儲存區601。若某一個管理單元所儲存的有效資料皆已被複製至回收區塊，則此管理單元可被抹除並且被關聯至閒置區602。在一範例實施例中，將某一個管理單元從儲存區601重新關聯回閒置區602的操作(或抹除某一個管理單元的操作)亦稱為釋放一個閒置區塊。藉由執行資料整併操作，一或多個閒置管理單元會被釋放並且使得屬於閒置區602的管理單元的總數逐漸增加。
在開始執行資料整併操作後，若屬於閒置區602之管理單元符合一特定條件，資料整併操作會停止。例如，記憶體管理電路502可判斷屬於閒置區602的管理單元的總數是否大於或等於一個門檻值(以下亦稱為第二門檻值)。例如，第二門檻值可以大於或等於第一門檻值。若屬於閒置區602的管理單元的總數大於或等於第二門檻值，記憶體管理電路502可停止資料整併操作。須注意的是，停止資料整併操作是指結束當前執行中的資料整併操作。在停止一個資料整併操作之後，若屬於閒置區602的管理單元的總數再次小於或等於第一門檻值，則下一個資料整併操作可再次被執行，以嘗試釋放新的閒置管理單元。
圖7是根據本發明的一範例實施例所繪示的主機寫入操作與資料整併操作的示意圖。請參照圖7，在主機寫入操作中，主機系統11會發送至少一個寫入指令以指示將資料701寫入至至少一個邏輯位址。根據此寫入指令，記憶體管理電路502可指示將資料701儲存至映射至此邏輯位址的主機區塊710。例如，主機區塊710可包含從圖6的閒置區602中選擇的某一管理單元。
另一方面，記憶體管理電路502可啟動一個資料整併操作，以釋放新的閒置區塊。在資料整併操作中，資料702可被從作為來源區塊720的至少一個管理單元收集並且被寫入至作為回收區塊730的至少一個管理區塊。資料702包括有效資料。若作為來源區塊720的某一管理單元所儲存的有效資料已被完全複製到回收區塊730，則此管理單元可被抹除而成為新的閒置區塊。
圖8A是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖8A，可複寫式非揮發性記憶體模組406包括管理單元81(1)~81(n)。管理單元81(1)~81(n)中的每一者皆包含晶片致能(亦稱為晶片致能群組)CE(1)與CE(2)。晶片致能群組CE(1)與CE(2)分別包含多個實體位址。記憶體管理電路502可藉由通道80(1)~80(m)來存取管理單元81(1)~81(n)。例如，記憶體管理電路502可藉由通道80(1)~80(m)中的至少兩個通道來平行(或稱為交錯)存取管理單元81(1)中的晶片致能群組CE(1)與CE(2)。
圖8B是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖8B，相較於圖8A的範例實施例，在本範例實施例中，每一個晶片致能群組CE(1)進一步被劃分為兩個平面PL(1)與PL(2)，且每一個晶片致能群組CE(2)也進一步被劃分為兩個平面PL(1)與PL(2)。平面PL(1)與PL(2)也分別包含多個實體位址。記憶體管理電路502可藉由通道80(1)~80(m)來存取管理單元81(1)~81(n)。例如，記憶體管理電路502可藉由通道80(1)~80(m)中的4個通道來平行(或交錯)存取管理單元81(1)中的4個平面。
圖9是根據本發明的一範例實施例所繪示的管理單元的示意圖。請參照圖9，以管理單元81(1)為例，晶片致能群組CE(1)中的平面PL(1)可包括實體位址P1~P7與P29~P35等，晶片致能群組CE(1)中的平面PL(2)可包括實體位址P8~P14與P36~42等，晶片致能群組CE(2)中的平面PL(1)可包括實體位址P15~P21等，且晶片致能群組CE(2)中的平面PL(2)可包括實體位址P22~P28等。實體位址P1~P28可被平行(或交錯)地存取，以提高存取效率。
在一範例實施例中，平行讀取一個平面中的多個實體位址(例如實體位址P1~P7)之操作亦稱為平面頁讀取，平行讀取一個晶片致能群組中的多個平面中的多個實體位址(例如實體位址P1~P14)之操作亦稱為多平面讀取，且平行讀取多個晶片致能群組中的多個平面中的多個實體位址(例如實體位址P1~P28)之操作亦稱為超頁讀取。
在一範例實施例中，假設某一個晶片致能群組中的K個連續的實體位址皆儲存有效資料，則這K個連續的實體位址可視為一個連續資料單元。例如，假設K為7且實體位址P1~P7皆儲存有效資料，則實體位址P1~P7可視為一個連續資料單元。或者，假設K為7且實體位址P1~P7與P15~P21皆儲存有效資料，則實體位址P1~P7可視為一個連續資料單元且實體位址P15~P21可視為另一個連續資料單元。或者，假設K為7且實體位址P1~P28皆儲存有效資料，則實體位址P1~P7、P8~P14、P15~P21及P22~P28可分別視為一個連續資料單元。在資料整併操作中，若某一個管理單元被選擇作為來源區塊，則此管理單元中的至少一個連續資料單元所儲存的有效資料可被平行讀取並且儲存至回收區塊。
須注意的是，若K個連續的實體位址中有任一個實體位址不儲存有效資料，則這K個連續的實體位址將不被視為連續資料單元。例如，假設K為7且實體位址P1~P5及P7儲存有效資料但實體位址P6不儲存有效資料(即實體位址P6所儲存的資料為無效資料)，則實體位址P1~P7不被視為一個連續資料單元。在一範例實施例中，假設實體位址P1~P7原先為一個連續資料單元，但是，在將來自主機系統11的新資料寫入至某一管理單元後，實體位址P6所儲存的資料變成無效資料。響應於實體位址P6所儲存的資料變成無效資料，管理單元81(1)中連續資料單元的總數可被減一。
須注意的是，在前述範例實施例中是以一個晶片致能群組包含2個平面且一個平面包含7個實體位址作為範例。然而，在另一範例實施例中，一個晶片致能群組亦可包含更多或更少平面及/或一個平面可以包含更多或更少的實體位址，本發明不加以限制。此外，在一範例實施例中，K還可以是其他數值(例如4或12等)，本發明不加以限制。
在一範例實施例中，在啟動資料整併操作後，記憶體管理電路502可從可複寫式非揮發性記憶體模組406讀取多個管理單元的交錯資訊。例如，此交錯資訊可儲存於圖6的系統區603。例如，記憶體管理電路502可讀取管理單元81(1)(亦稱為第一管理單元)所對應的交錯資訊(亦稱為第一交錯資訊)與管理單元81(2)(亦稱為第二管理單元)所對應的交錯資訊(亦稱為第二交錯資訊)。第一交錯資訊可反映管理單元81(1)中的連續資料單元(亦稱為第一連續資料單元)之總數。第二交錯資訊可反映管理單元81(2)中的連續資料單元(亦稱為第二連續資料單元)之總數。以圖9為例，假設K為7且管理單元81(1)中實體位址P1~P42皆儲存有效資料，則第一交錯資訊可反映管理單元81(1)中第一連續資料單元之總數至少為6。或者，假設K為7且管理單元81(1)中實體位址P22~28與P29~P35皆儲存有效資料，則第一交錯資訊可反映管理單元81(1)中第一連續資料單元之總數至少為2。管理單元81(1)中的第一連續資料單元之總數可相同或不同於管理單元81(2)中的第二連續資料單元之總數。
在一範例實施例中，第一交錯資訊的數值正相關於管理單元81(1)中的第一連續資料單元之總數且第二交錯資訊的數值正相關於管理單元81(2)中的第二連續資料單元之總數。因此，假設管理單元81(1)中的第一連續資料單元之總數大於管理單元81(2)中的第二連續資料單元之總數，則第一交錯資訊的數值可能大於第二交錯資訊的數值。在資料整併操作中，記憶體管理電路502可根據第一交錯資訊與第二交錯資訊自動將管理單元81(1)決定為來源區塊並平行地從管理單元81(1)中的第一連續資料單元讀取有效資料。所讀取的有效資料可被存入回收區塊。在將管理單元81(1)中的所有有效資料存入回收區塊後，管理單元81(1)可被抹除成為新的閒置區塊。
在一範例實施例中，記憶體管理電路502可根據第一交錯資訊與第二交錯資訊之間的數值關係(例如第一交錯資訊的數值大於第二交錯資訊的數值)自動將管理單元81(1)決定為來源區塊。例如，假設管理單元81(1)中的第一連續資料單元之總數大於管理單元81(2)中的第二連續資料單元之總數，則記憶體管理電路502可優先選擇管理單元81(1)作為回收區塊。在將管理單元81(1)中的所有有效資料存入回收區塊後，記憶體管理電路502可接續選擇管理單元81(2)作為回收區塊。
在一範例實施例中，記憶體管理電路502可從主機系統接收寫入指令。記憶體管理電路502可根據此寫入指令將資料(亦稱為第一資料)寫入至圖6的閒置區602中的某一管理單元(亦稱為第三管理單元)。然後，記憶體管理電路502可響應於第一資料被寫入至第三管理單元而更新對應於此第三管理單元的交錯資訊(亦稱為第三交錯資訊)。第三交錯資訊反映第三管理單元中的連續資料單元(亦稱為第三連續資料單元)之總數。
同樣以圖9的管理單元81(1)為例，假設第一資料被存入連續的實體位址P8~P14，則實體位址P8~P14可成為一個新的連續資料單元。響應於第一資料被存入實體位址P8~P14，記憶體管理電路502可更新交錯資訊，以反映管理單元81(1)中連續資料單元的總數被加一。例如，假設原先第三交錯資訊反映管理單元81(1)中連續資料單元的總數為2000，則更新後的第三交錯資訊可反映管理單元81(1)中連續資料單元的總數為2001(2000+1=2001)。
在一範例實施例中，響應於第一資料(即有效資料)被存入K個連續的實體位址，則記憶體管理電路502可將一個識別位元(例如位元“1”)儲存於這K個實體位址中的某一個實體位址。此識別位元可用以將這K個實體位址標記為一個連續資料單元。以實體位址P1~P7為例，記憶體管理電路502可將一個識別位元儲存於實體位址P1(即K個連續實體位址中的第一個實體位址)，以反映實體位址P1~P7皆當前皆儲存有效資料且實體位址P1~P7屬於同一個連續資料單元。類似地，記憶體管理電路502可將一個識別位元儲存於實體位址P8，以反映實體位址P8~P14皆當前皆儲存有效資料且實體位址P8~P14屬於同一個連續資料單元。以圖9為例，在一範例實施例中，記憶體管理電路502可根據實體位址P1、P8、P15、P29及P36是否儲存識別位元來分別辨識實體位址P1~P7、P8~P14、P15~P21、P29~P35及P36~P42是否為連續資料單元。此外，記憶體管理電路502可根據管理單元81(1)中的識別位元的總數而獲得管理單元81(1)中連續資料單元的總數。
在一範例實施例中，響應於儲存於上述K個連續實體位址的第一資料的至少一部份資料被更新為無效資料，記憶體管理電路502可移除所述識別位元並更新第三交錯資訊，以反映第三連續資料單元之總數的減少。例如，假設第一資料是儲存於連續的實體位址P1~P7且識別位元儲存於實體位址P1。響應於實體位址P1~P7中的至少一個實體位址所儲存之資料被變更為無效資料，則儲存於實體位址P1的識別位元可被移除(例如從位元“1”調整為位元“0”)且第三交錯資訊可被更新以所反映管理單元81(1)中連續資料單元的總數被減一。例如，假設原先第三交錯資訊反映管理單元81(1)中連續資料單元的總數為2001，則更新後的第三交錯資訊可反映管理單元81(1)中連續資料單元的總數為2000(2001-1=2000)。
在一範例實施例中，記憶體管理電路502可根據一預設規則從圖6的儲存區601中選擇至少一個管理單元作為回收區塊的候選管理單元。例如，在啟動資料整併操作後，記憶體管理電路502可從圖6的系統區603讀取對應於儲存區601中至少部分管理單元的有效計數資訊。此有效計數資訊反映相應的管理單元所儲存的有效資料之資料量。記憶體管理電路502可根據此有效計數資訊從多個管理單元中選擇至少一部分管理單元作為候選管理單元。例如，記憶體管理電路502可根據此有效計數資訊選擇儲存最少有效資料的至少一個管理單元作為候選管理單元。或者，記憶體管理電路502可根據此有效計數資訊選擇所儲存的有效資料之資料量落於一預設範圍內的至少一個管理單元作為候選管理單元。此外，所述預設規則還可以包括根據至少一個管理單元所儲存之資料的冷/熱程度來選擇候選管理單元等等，本發明不加以限制。
在一範例實施例中，若候選管理單元的總數為一，則記憶體管理電路502可直接將此候選管理單元設為回收區塊。或者，在一範例實施例中，若候選管理單元的總數大於一，則記憶體管理電路502可根據此些候選管理單元所對應的交錯資訊而優先選擇此些候選管理單元的其中之一作為回收區塊。須注意的是，在一範例實施例中，記憶體管理電路502亦可跳過候選管理單元之選擇而直接根據交錯資訊選擇某一個管理單元作為回收區塊，本發明不加以限制。
圖10是根據本發明的一範例實施例所繪示的交錯資訊的示意圖。圖11是根據本發明的一範例實施例所繪示的有效計數資訊的示意圖。請參照圖10與圖11，在一範例實施例中，記憶體管理電路502可從交錯資訊表格1000讀取對應於管理單元81(1)~81(n)的交錯資訊I(1)~I(n)。例如，交錯資訊I(i)反映管理單元81(i)中的連續資料單元的總數，且i介於1至n之間。記憶體管理電路502也可從有效計數資訊表格1100讀取對應於管理單元81(1)~81(n)的有效計數資訊C(1)~C(n)。有效計數資訊C(i)反映管理單元81(i)所儲存的有效資料的資料量。交錯資訊表格1000與有效計數資訊表格1100可儲存於圖6的系統區603。
在一範例實施例中，記憶體管理電路502可根據交錯資訊表格1000與有效計數資訊表格1100的至少其中之一所記載的資訊從管理單元81(1)~81(n)中選擇至少一個管理單元作為候選管理單元。然後，記憶體管理電路502可根據交錯資訊表格1000與有效計數資訊表格1100的至少其中之另一所決定的候選管理單元中選擇至少一個管理單元作為回收區塊。例如，假設記憶體管理電路502根據有效計數資訊C(1)~C(n)選擇管理單元81(1)與81(2)作為回收區塊的候選管理單元，則記憶體管理電路502可進一步根據交錯資訊I(1)與I(2)之間的數值關係來選擇管理單元81(1)與81(2)的其中之一作為回收區塊。例如，假設交錯資訊I(1)的數值大於交錯資訊I(2)的數值，則記憶體管理電路502可優先選擇管理單元81(1)作為回收區塊。此外，在一範例實施例中，記憶體管理電路502亦可根據交錯資訊表格1000與有效計數資訊表格1100的至少其中之一所記載的資訊直接從管理單元81(1)~81(n)中選擇至少一個管理單元作為回收區塊。或者，記憶體管理電路502亦可先根據交錯資訊表格1000從管理單元81(1)~81(n)中選擇至少一個管理單元作為候選管理單元，然後再根據有效計數資訊表格1100從候選管理單元中擇一作為回收區塊。
在一範例實施例中，記憶體管理電路502可根據交錯資訊表格1000與有效計數資訊表格1100優先選擇交錯資訊的數值較大及/或有效計數資訊較小的管理單元作為回收區塊。在一範例實施例中，記憶體管理電路502亦可將交錯資訊I(1)~I(n)與有效計數資訊C(1)~C(n)代入一演算法而獲得對應於管理單元81(1)~81(n)的多個評估值。記憶體管理電路502可根據此些評估值選擇優先將管理單元81(1)~81(n)的其中之一設為回收區塊。
圖12是根據本發明的一範例實施例所繪示的選擇回收區塊的示意圖。請參照圖12，在本範例實施例中，交錯資訊I(1)為10000反映管理單元81(1)包含10000個連續資料單元且有效計數資訊C(1)為2010反映管理單元81(1)中儲存了2010個實體頁的有效資料。交錯資訊I(2)為20000反映管理單元81(2)包含20000個連續資料單元且有效計數資訊C(2)為2005反映管理單元81(2)中儲存了2005個實體頁的有效資料。交錯資訊I(3)為15000反映管理單元81(3)包含15000個連續資料單元且有效計數資訊C(3)為2002反映管理單元81(3)中儲存了2002個實體頁的有效資料。
在本範例實施例中，記憶體管理電路502可根據有效計數資訊C(1)~C(3)皆小於2500而選擇管理單元81(1)~81(3)作為候選管理單元。接著，記憶體管理電路502可比較交錯資訊I(1)~I(3)。響應於交錯資訊I(2)大於交錯資訊I(1)與I(3)，記憶體管理電路502可優先選擇管理單元81(2)作為回收區塊。
在一範例實施例中，記憶體管理電路502可評估連續資料單元在多個實體單元中的分散程度。此分散程度可表示為分散資訊。例如，一個實體單元可對應於一個晶片致能群組或一個平面。記憶體管理電路502還可根據此分散程度(或分散資訊)來將某一個管理單元優先決定為回收區塊。
以圖12為例，假設一個實體單元是指一個平面，則對應於管理單元81(1)~81(3)的交錯資訊I(1)~I(3)皆可以平面為單位來分別統計。例如，在管理單元81(1)中，4個平面分別包含了2500、2500、2500及2500個連續資料單元(合計為10000=I(1))。在管理單元81(2)中，4個平面分別包含了10000、5000、5000及0個連續資料單元(合計為20000=I(2))。在管理單元81(3)中，4個平面分別包含了3000、3000、5000及4000個連續資料單元(合計為15000=I(3))。記憶體管理電路502可進一步根據連續資料單元在此些平面中的分散程度來從管理單元81(1)~81(3)中擇一作為回收區塊。
在一範例實施例中，記憶體管理電路502可根據連續資料單元在同一個管理單元中的各個平面(即實體單元)的數目來獲得連續資料單元在此些平面中的分散程度。以圖12為例，管理單元81(1)中的每一個平面皆包含相同數目(即2500)的連續資料單元，故記憶體管理電路502可判定連續資料單元在管理單元81(1)的各平面中的分散程度最高(即連續資料單元最平均地分散在多個平面中)。類似地，管理單元81(2)中的每一個平面所包含的連續資料單元之數目相差最多，故記憶體管理電路502可判定連續資料單元在管理單元81(2)的各平面中的分散程度最低(即連續資料單元集中在少數平面中)。因此，在一範例實施例中，記憶體管理電路502可優先選擇管理單元81(1)作為回收區塊。
在一範例實施例中，記憶體管理電路502可根據有效計數資訊、交錯資訊及分散資訊中的至少兩種類型之資訊來從多個管理單元中選擇來源區塊。以圖12為例，記憶體管理電路502可綜合考慮交錯資訊I(1)~I(3)、有效計數資訊C(1)~(3)及連續資料單元在多個實體單元中的分散程度(即分散資訊)來選擇管理單元81(1)~81(3)的其中之一作為回收區塊。例如，記憶體管理電路502可將交錯資訊I(1)~I(3)、有效計數資訊C(1)~(3)及分散資訊代入一演算法並根據此演算法的輸出從管理單元81(1)~81(3)中擇一作為回收區塊。
根據前述範例實施例，在大部分的情況下，優先選擇作為回收區塊的管理單元可具有有效資料較少、連續資料單元較多及/或連續資料單元在多個平面(即實體單元)中的分散程度較高之特性，從而可提高整體資料整併操作的執行效率。例如，有效資料較少可減少需要搬移的有效資料之資料量，連續資料單元較多可加快資料讀取速度，且連續資料單元的分散程度較高則可增加平行從多個平面讀取有效資料的機率。
圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖13，在步驟S1301中，讀取第一交錯資訊與第二交錯資訊。第一交錯資訊反映第一管理單元中的第一連續資料單元之總數。第二交錯資訊反映第二管理單元中的第二連續資料單元之總數。在步驟S1302中，根據第一交錯資訊與第二交錯資訊將第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料。在步驟S1303中，將所讀取的有效資料儲存至回收區塊。在步驟S1304中，抹除第一管理單元。
圖14是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖14，在步驟S1401中，讀取有效計數資訊。有效計數資訊反映每一個管理單元所儲存的有效資料之資料量。在步驟S1402中，根據有效計數資訊從多個管理單元中選擇第一管理單元與第二管理單元作為來源區塊的候選管理單元。在步驟S1403中，讀取第一交錯資訊與第二交錯資訊。第一交錯資訊反映第一管理單元中的第一連續資料單元之總數。第二交錯資訊反映第二管理單元中的第二連續資料單元之總數。在步驟S1404中，根據第一交錯資訊與第二交錯資訊將第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料。在步驟S1405中，將所讀取的有效資料儲存至回收區塊。在步驟S1406中，抹除第一管理單元。
圖15是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖15，在步驟S1501中，根據有效計數資訊、交錯資訊及分散資訊從多個管理單元中選擇至少一來源區塊。有效計數資訊反映每一管理單元所儲存的有效資料之資料量。交錯資訊反映至少一管理單元所包含的連續資料單元之總數。分散資訊反映所述連續資料單元在多個實體單元中的分散程度。在步驟S1502中，從來源區塊讀取有效資料。在步驟S1503中，將所讀取的有效資料儲存至回收區塊。在步驟S1504中，抹除作為來源區塊的管理單元。
然而，圖13至圖15中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖13至圖15中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖13至圖15的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在選擇回收區塊的過程中，本發明的範例實施例可同時考慮管理單元中有效資料的資料量、連續資料單元的數目及/或連續資料單元的分散程度來優先選擇最合適的管理單元作為回收區塊，以提高整體資料整併操作的執行效率。在資料整併操作的執行效率被提高的前提下，記憶體儲存裝置的系統效能亦可被提高。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 603:系統區 610(0)~610(C)、P1~P42:實體位址 612(0)~612(D):邏輯位址 701、702:資料 710:主機區塊 720:來源區塊 730:回收區塊 80(1)~80(m):通道 81(1)~81(n):管理單元 CE(1)、CE(2):晶片致能群組 PL(1)、PL(2):平面 1000:交錯資訊表格 1100:有效計數資訊表格 S1301:步驟(讀取第一交錯資訊與第二交錯資訊，其中第一交錯資訊反映第一管理單元中的第一連續資料單元之總數，且第二交錯資訊反映第二管理單元中的第二連續資料單元之總數) S1302:步驟(根據第一交錯資訊與第二交錯資訊將第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料) S1303:步驟(將有效資料儲存至回收區塊) S1304:步驟(抹除第一管理單元) S1401:步驟(讀取有效計數資訊，其反映每一個管理單元所儲存的有效資料之資料量) S1402:步驟(根據有效計數資訊選擇第一管理單元與第二管理單元作為來源區塊的候選管理單元) S1403:步驟(讀取第一交錯資訊與第二交錯資訊，其中第一交錯資訊反映第一管理單元中的第一連續資料單元之總數，且第二交錯資訊反映第二管理單元中的第二連續資料單元之總數) S1404:步驟(根據第一交錯資訊與第二交錯資訊將第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料) S1405:步驟(將有效資料儲存至回收區塊) S1406:步驟(抹除第一管理單元) S1501:步驟(根據有效計數資訊、交錯資訊及分散資訊從多個管理單元中選擇至少一來源區塊，其中有效計數資訊反映每一管理單元所儲存的有效資料之資料量，交錯資訊反映至少一管理單元所包含的連續資料單元之總數，且分散資訊反映所述連續資料單元在多個實體單元中的分散程度) S1502:步驟(從來源區塊讀取有效資料) S1503:步驟(將有效資料儲存至回收區塊) S1504:步驟(抹除作為來源區塊的管理單元)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的主機寫入操作與資料整併操作的示意圖。 圖8A是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖8B是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖9是根據本發明的一範例實施例所繪示的管理單元的示意圖。 圖10是根據本發明的一範例實施例所繪示的交錯資訊的示意圖。 圖11是根據本發明的一範例實施例所繪示的有效計數資訊的示意圖。 圖12是根據本發明的一範例實施例所繪示的選擇回收區塊的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖14是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖15是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1301:步驟(讀取第一交錯資訊與第二交錯資訊，其中第一交錯資訊反映第一管理單元中的第一連續資料單元之總數，且第二交錯資訊反映第二管理單元中的第二連續資料單元之總數)
S1302:步驟(根據第一交錯資訊與第二交錯資訊將第一管理單元決定為來源區塊並從第一管理單元中的第一連續資料單元讀取有效資料)
S1303:步驟(將有效資料儲存至回收區塊)
S1304:步驟(抹除第一管理單元)

Claims (22)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個管理單元，該多個管理單元包含一第一管理單元以及一第二管理單元，且該記憶體控制方法包括： 根據第一交錯資訊與第二交錯資訊將該第一管理單元決定為一來源區塊並從該第一管理單元中的一第一連續資料單元讀取有效資料，其中該第一交錯資訊反映該第一管理單元中的該第一連續資料單元之總數，且該第二交錯資訊反映該第二管理單元中的一第二連續資料單元之總數； 將該有效資料儲存至該多個管理單元中的一回收區塊；以及 抹除該第一管理單元。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中該第一管理單元包括多個實體單元，而根據該第一交錯資訊與該第二交錯資訊將該第一管理單元決定為該來源區塊的步驟包括： 決定該第一連續資料單元在該多個實體單元中的一分散程度；以及 根據該分散程度將該第一管理單元決定為該來源區塊。
  3. 如申請專利範圍第2項所述的記憶體控制方法，其中該多個實體單元中的每一者對應一個記憶體平面或一個晶片致能群組。
  4. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 獲得有效計數資訊，其反映該多個管理單元中的每一者所儲存的有效資料之資料量；以及 根據該有效計數資訊從該多個管理單元中選擇該第一管理單元與該第二管理單元作為該來源區塊的候選管理單元。
  5. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 從一主機系統接收一寫入指令； 根據該寫入指令將第一資料寫入至該多個管理單元中的一第三管理單元；以及 響應於該第一資料寫入至該第三管理單元，更新第三交錯資訊，其反映該第三管理單元中的一第三連續資料單元之總數。
  6. 如申請專利範圍第5項所述的記憶體控制方法，其中根據該寫入指令將該第一資料寫入至該多個管理單元中的該第三管理單元的步驟包括： 將該第一資料寫入至該第三管理單元中的多個連續實體位址；以及 將一識別位元儲存於該多個連續實體位址中的第一實體位址，其中該識別位元反映該多個連續實體位址屬於該第三連續資料單元。
  7. 如申請專利範圍第6項所述的記憶體控制方法，更包括： 響應於儲存於該多個連續實體位址的該第一資料的至少一部份資料被更新為無效資料，移除該識別位元並更新該第三交錯資訊，以反映該第三連續資料單元之該總數的減少。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個管理單元，該多個管理單元包含一第一管理單元以及一第二管理單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以根據第一交錯資訊與第二交錯資訊將該第一管理單元決定為一來源區塊並發送至少一讀取指令序列以指示從該第一管理單元中的一第一連續資料單元讀取有效資料，該第一交錯資訊反映該第一管理單元中的該第一連續資料單元之總數，且該第二交錯資訊反映該第二管理單元中的一第二連續資料單元之總數， 該記憶體控制電路單元更用以發送至少一第一寫入指令序列以指示將該有效資料儲存至該多個管理單元中的一回收區塊，並且 該記憶體控制電路單元更用以發送一抹除指令序列以指示抹除該第一管理單元。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該第一管理單元包括多個實體單元，而該記憶體控制電路單元根據該第一交錯資訊與該第二交錯資訊將該第一管理單元決定為該來源區塊的操作包括： 決定該第一連續資料單元在該多個實體單元中的一分散程度；以及 根據該分散程度將該第一管理單元決定為該來源區塊。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該多個實體單元中的每一者對應一個記憶體平面或一個晶片致能群組。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以獲得有效計數資訊，其反映該多個管理單元中的每一者所儲存的有效資料之資料量，並且 該記憶體控制電路單元更用以根據該有效計數資訊從該多個管理單元中選擇該第一管理單元與該第二管理單元作為該來源區塊的候選管理單元。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統接收一寫入指令， 該記憶體控制電路單元更用以根據該寫入指令發送至少一第二寫入指令序列以指示將第一資料寫入至該多個管理單元中的一第三管理單元，並且 該記憶體控制電路單元更用以響應於該第一資料寫入至該第三管理單元，更新第三交錯資訊，其反映該第三管理單元中的一第三連續資料單元之總數。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該寫入指令發送該至少一第二寫入指令序列以指示將該第一資料寫入至該多個管理單元中的該第三管理單元的操作包括： 指示將該第一資料寫入至該第三管理單元中的多個連續實體位址；以及 指示將一識別位元儲存於該多個連續實體位址中的第一實體位址，其中該識別位元反映該多個連續實體位址屬於該第三連續資料單元。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以響應於儲存於該多個連續實體位址的該第一資料的至少一部份資料被更新為無效資料，移除該識別位元並更新該第三交錯資訊，以反映該第三連續資料單元之該總數的減少。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個管理單元，該多個管理單元包含一第一管理單元以及一第二管理單元，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路更用以根據第一交錯資訊與第二交錯資訊將該第一管理單元決定為一來源區塊並發送至少一讀取指令序列以指示從該第一管理單元中的一第一連續資料單元讀取有效資料，該第一交錯資訊反映該第一管理單元中的該第一連續資料單元之總數，且該第二交錯資訊反映該第二管理單元中的一第二連續資料單元之總數， 該記憶體管理電路更用以發送至少一第一寫入指令序列以指示將該有效資料儲存至該多個管理單元中的一回收區塊，並且 該記憶體管理電路更用以發送一抹除指令序列以指示抹除該第一管理單元。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該第一管理單元包括多個實體單元，而該記憶體管理電路根據該第一交錯資訊與該第二交錯資訊將該第一管理單元決定為該來源區塊的操作包括： 決定該第一連續資料單元在該多個實體單元中的一分散程度；以及 根據該分散程度將該第一管理單元決定為該來源區塊。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該多個實體單元中的每一者對應一個記憶體平面或一個晶片致能群組。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以獲得有效計數資訊，其反映該多個管理單元中的每一者所儲存的有效資料之資料量，並且 該記憶體管理電路更用以根據該有效計數資訊從該多個管理單元中選擇該第一管理單元與該第二管理單元作為該來源區塊的候選管理單元。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統接收一寫入指令， 該記憶體管理電路更用以根據該寫入指令發送至少一第二寫入指令序列以指示將第一資料寫入至該多個管理單元中的一第三管理單元，並且 該記憶體管理電路更用以響應於該第一資料寫入至該第三管理單元，更新第三交錯資訊，其反映該第三管理單元中的一第三連續資料單元之總數。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路根據該寫入指令發送該至少一第二寫入指令序列以指示將該第一資料寫入至該多個管理單元中的該第三管理單元的操作包括： 指示將該第一資料寫入至該第三管理單元中的多個連續實體位址；以及 指示將一識別位元儲存於該多個連續實體位址中的第一實體位址，其中該識別位元反映該多個連續實體位址屬於該第三連續資料單元。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路更用以響應於儲存於該多個連續實體位址的該第一資料的至少一部份資料被更新為無效資料，移除該識別位元並更新該第三交錯資訊，以反映該第三連續資料單元之該總數的減少。
  22. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個管理單元，該記憶體控制方法包括： 根據有效計數資訊、交錯資訊及分散資訊從該多個管理單元中選擇至少一來源區塊，其中該有效計數資訊反映該多個管理單元中的每一管理單元所儲存的有效資料之資料量，該交錯資訊反映該多個管理單元中的至少一管理單元所包含的連續資料單元之總數，且該分散資訊反映該連續資料單元在該至少一管理單元的多個實體單元中的一分散程度； 從該至少一來源區塊收集有效資料；以及 將該有效資料儲存至該多個管理單元中的至少一回收區塊。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806470B (zh) * 2022-03-04 2023-06-21 瑞昱半導體股份有限公司 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11144450B2 (en) * 2019-12-19 2021-10-12 Micron Technology, Inc. Maintaining sequentiality for media management of a memory sub-system
US11567665B2 (en) * 2020-08-31 2023-01-31 Micron Technology, Inc. Data dispersion-based memory management
CN112835536B (zh) * 2021-03-10 2023-08-29 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8677203B1 (en) * 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
JP5066209B2 (ja) * 2010-03-18 2012-11-07 株式会社東芝 コントローラ、データ記憶装置、及びプログラム
TWI525625B (zh) * 2013-12-09 2016-03-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US9383927B2 (en) * 2014-05-28 2016-07-05 SandDisk Technologies LLC Method and system for creating a mapping table cache from an interleaved subset of contiguous mapping data for a storage device
US10102119B2 (en) * 2015-10-30 2018-10-16 Sandisk Technologies Llc Garbage collection based on queued and/or selected write commands
CN109273033B (zh) * 2017-07-17 2021-03-30 群联电子股份有限公司 存储器管理方法、存储器控制电路单元与存储器存储装置
TWI629592B (zh) * 2017-10-25 2018-07-11 旺宏電子股份有限公司 記憶體裝置及應用於其上之資料管理方法
KR20200033459A (ko) * 2018-09-20 2020-03-30 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806470B (zh) * 2022-03-04 2023-06-21 瑞昱半導體股份有限公司 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統

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