TWI806470B - 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統 - Google Patents

用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統 Download PDF

Info

Publication number
TWI806470B
TWI806470B TW111107993A TW111107993A TWI806470B TW I806470 B TWI806470 B TW I806470B TW 111107993 A TW111107993 A TW 111107993A TW 111107993 A TW111107993 A TW 111107993A TW I806470 B TWI806470 B TW I806470B
Authority
TW
Taiwan
Prior art keywords
memory
data
instruction
size
data memory
Prior art date
Application number
TW111107993A
Other languages
English (en)
Other versions
TW202336586A (zh
Inventor
黃尉書
江協翰
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW111107993A priority Critical patent/TWI806470B/zh
Priority to US17/976,891 priority patent/US20230282254A1/en
Application granted granted Critical
Publication of TWI806470B publication Critical patent/TWI806470B/zh
Publication of TW202336586A publication Critical patent/TW202336586A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Stored Programmes (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一種用以動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法可包含有：藉由一記憶體控制電路來定義複數個記憶體選擇模式；自該複數個記憶體選擇模式中選擇一記憶體選擇模式，並將該記憶體選擇模式寫入一韌體控制暫存器；以及藉由該記憶體控制電路，根據該韌體控制暫存器所儲存之該記憶體選擇模式來重新分配該指令記憶體及該資料記憶體中的複數個記憶體細胞。

Description

用以動態地調整在系統中的指令記憶體以及資料記憶體的大 小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統
本發明係有關於記憶體控制，且尤指動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法以及相關系統。
在包含有單晶片系統(system on a chip,SoC)之不同的產品或應用中，對於指令記憶體以及資料記憶體(例如靜態隨機存取記憶體(static random access memory,SRAM))之比例大小的需求可能會有所不同。在靜態隨機存取記憶體大小的限制以及成本的考量的情況下，對於應用中的嵌入式使用(embedded used)來說，需要去權衡指令記憶體以及資料記憶體之間的比例大小，然而，典型的指令記憶體以及資料記憶體的分配在晶片下線階段之前是固定的，其可能會造成嵌入式使用上缺乏彈性，因此，極需一種可以動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法以及相關系統，以改善晶片中之中央處理單元(control processing unit,CPU)的性能以及增加嵌入式使用的彈性。
因此，本發明的目的之一在於提供一種用以動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法以及相關系統，以解決上述問題。
根據本發明之一實施例，提供了一種用以動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法。該方法可包含有：藉由一記憶體控制電路來定義複數個記憶體選擇模式；自該複數個記憶體選擇模式中選擇一記憶體選擇模式，並將該記憶體選擇模式寫入一韌體控制暫存器；以及藉由該記憶體控制電路，根據該韌體控制暫存器所儲存之該記憶體選擇模式來重新分配該指令記憶體及該資料記憶體中的複數個記憶體細胞。
根據本發明一實施例，提供了一種用以動態地調整一指令記憶體以及一資料記憶體之大小的系統。該系統可包含有一記憶體控制電路以及一任體控制暫存器，其中記憶體控制電路可用以定義複數個記憶體選擇模式，並且根據韌體控制暫存器所儲存之一記憶體選擇模式來重新分配指令記憶體及資料記憶體中的複數個記憶體細胞，以及韌體控制暫存器可用以儲存複數個記憶體選擇模式中所選擇的該記憶體選擇模式。
本發明的好處之一是，本發明所提供之一系統(例如一嵌入式系統)可利用軟硬體協同(例如該系統中的韌體控制暫存器以及靜態隨機存取記憶體控制電路)的設計來透過複數個記憶體選擇模式將指令記憶體及資料記憶體之中一記憶體的一部分記憶體細胞分配予指令記憶體以及資料記憶體之中另一記憶體(亦即動態地調整指令記憶體以及資料記憶體的大小)，如此一來，在該系統的啟動(boot startup)期間，韌體控制暫存器可以藉由自複數個記憶體選擇模式 中選擇有著較多資料記憶體的記憶體選擇模式來將資料段以及堆疊儲存至資料記憶體中，以改善中央處理單元的性能(例如嵌入式系統可具有較高的DMIPS分數)，此外，在該系統的韌體運行期間，韌體控制暫存器可以根據所設計的不同韌體功能來自複數個記憶體選擇模式中選擇不同的記憶體選擇模式，以動態地調整資料段以及代碼段的大小(其增加了嵌入式使用的彈性)。
100:嵌入式系統
102:韌體控制暫存器
104:靜態隨機存取記憶體
106:靜態隨機存取記憶體控制器電路
108,110:位址解碼器
112:中央處理單元
114:指令記憶體
116:資料記憶體
I-MEM:指令記憶體
D-MEM:資料記憶體
S300~S312,S400~S404,S500~S504,S600~S604:步驟
500,502:解多工器
第1圖為依據本發明一實施例之用以動態地調整指令記憶體以及資料記憶體之大小的系統的示意圖。
第2圖為依據本發明一實施例之在第1圖所示之靜態隨機存取記憶體控制電路所定義的記憶體選擇模式之間進行切換的示意圖。
第3圖為依據本發明一實施例之利用第1圖所示之系統來動態地調整指令記憶體以及資料記憶體的大小的流程圖。
第4圖為依據本發明一實施例之根據第1圖所示之系統所對應到的不同應用來自複數個記憶體選擇模式中選擇不同的記憶體選擇模式的範例。
第5圖為依據本發明一實施例之利用第1圖所示之靜態隨機存取記憶體控制電路來切換記憶體選擇模式的範例。
第6圖為依據本發明一實施例之用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法流程圖。
第1圖為依據本發明一實施例之用以動態地調整指令記憶體(instruction memory；為簡潔起見，可簡稱為“I-MEM”)以及資料記憶體(data memory；為簡潔起見，可簡稱為“D-MEM”)之大小的系統的示意圖。該系統(例如嵌入式系統100)可包含有韌體控制暫存器102、一記憶體(例如靜態隨機存取記憶體(static random access memory,SRAM)104；為簡潔起見，在第1圖中標記為“SRAM”)、一記憶體控制器電路(例如靜態隨機存取記憶體控制器電路106；為簡潔起見，在第1圖中標記為“SRAM控制器電路”)、複數個位址解碼器108與110以及中央處理單元(central processing unit,CPU)112，其中靜態隨機存取記憶體104的大小是固定的，並且可包含有指令記憶體114以及資料記憶體116。在靜態隨機存取記憶體104的大小是固定的前提之下，為了達到動態地調整指令記憶體114以及資料記憶體116之大小，靜態隨機存取記憶體控制器電路106可先定義複數個記憶體選擇模式，並且可藉由切換該複數個記憶體選擇模式來重新分配指令記憶體114中的複數個記憶體細胞(memory cell)以及資料記憶體116中的複數個記憶體細胞(亦即動態地調整指令記憶體114以及資料記憶體116的大小)。接著，位址解碼器108以及位址解碼器110可分別維持指令記憶體114中的複數個記憶體細胞之位址的連續性以及資料記憶體116中的複數個記憶體細胞之位址的連續性。
韌體控制暫存器102可用以儲存自該複數個記憶體選擇模式中所選擇出來的一記憶體選擇模式，並且根據嵌入式系統100的不同情況來動態地調整資料段(data section)以及代碼段(text section)的大小，舉例來說，在嵌入式系統100的啟動(boot startup)期間，韌體控制暫存器102可以藉由自該複數個記憶體選擇模式中選擇有著較多資料記憶體116的記憶體選擇模式來將資料段以及堆疊(stack)儲存至資料記憶體116中，以改善中央處理單元112的性能(例如嵌入式系統100可具有較高的DMIPS(Dhrystone million instructions executed per second)分數)。又例如，在嵌入式系統100的韌體運行期間，韌體控制暫存器102可以根據所設計 的不同韌體功能來自該複數個記憶體選擇模式中選擇不同的記憶體選擇模式，以動態地調整資料段以及代碼段的大小。
第2圖為依據本發明一實施例之在第1圖所示之靜態隨機存取記憶體控制電路所定義的記憶體選擇模式之間進行切換的示意圖。在本實施例中，靜態隨機存取記憶體的大小固定為768千位元組(kilobyte,KB)，並且靜態隨機存取記憶體控制器電路106定義了兩個記憶體選擇模式(例如模式(0,1)以及模式(1,0))，其中在模式(0,1)中，指令記憶體114可包含有8組64千位元組的記憶體細胞(分別標記為“SRAM0、SRAM1、...以及SRAM7”)，亦即指令記憶體114的大小為512千位元組(64KB*8)，並且資料記憶體116可包含有4組64千位元組的記憶體細胞(分別標記為“SRAM8、SRAM9、SRAM10以及SRAM11”)，亦即資料記憶體116的大小為256千位元組(64KB*4)，以及在模式(1,0)中，指令記憶體114可包含有7組64千位元組的記憶體細胞(分別標記為“SRAM0、SRAM1、...以及SRAM6”)，亦即指令記憶體114的大小為448千位元組(64KB*7)，並且資料記憶體116可包含有5組64千位元組的記憶體細胞(分別標記為“SRAM8、SRAM9、SRAM10、SRAM11以及SRAM7”)，亦即資料記憶體116的大小為320千位元組(64KB*5)。然而，此僅作為範例說明之用，並未用來作為本發明的限制條件，記憶體選擇模式的數量取決於實際設計考量。
在本實施例中，靜態隨機存取記憶體控制器電路106藉由將模式(0,1)切換至模式(1,0)來動態地調整指令記憶體114以及資料記憶體116的大小，其中在指令記憶體114中被標記為“SRAM7”的64千位元組的記憶體細胞可被重新分配至資料記憶體116中，如此一來，指令記憶體114的大小可以被調小以及資料記憶體116的大小可以被調大。在動態地調整完指令記憶體114以及資料記憶體 116的大小之後，位址解碼器110可以用來重新分配在資料記憶體116中被標記為“SRAM7”的64千位元組的記憶體細胞之位址，以維持資料記憶體116中的5組記憶體細胞(亦即分別標記為“SRAM8、SRAM9、SRAM10以及SRAM7”的5組64千位元組的記憶體細胞)之位址的連續性。
第3圖為依據本發明一實施例之利用第1圖所示之系統來動態地調整指令記憶體以及資料記憶體的大小的流程圖。如第3圖所示，在嵌入式系統100的電源開啟後，唯讀記憶體(read-only memory,ROM)的處理過程可包含有啟動載入器(boot loader；步驟S300)、系統初始化(system initialization；步驟S302)以及程式進入(program entry；步驟304)，並且在進入隨機存取記憶體(random access memory,RAM)的處理過程之前，於唯讀記憶體的處理過程期間，韌體控制暫存器102可以藉由自複數個記憶體選擇模式中選擇有著較多資料記憶體116的記憶體選擇模式來將資料段以及堆疊儲存至資料記憶體116中，以改善中央處理單元112的性能，換句話說，在嵌入式系統100的啟動期間，可以藉由韌體控制暫存器102以及靜態隨機存取記憶體控制電路106來將指令記憶體的大小調小以及資料記憶體的大小調大(步驟S306；為簡潔起見，於第3圖中標記為“調小I-MEM以及調大D-MEM”)。
隨機存取記憶體的處理過程可包含有隨機存取記憶體代碼(RAM code)啟動(步驟S308；為簡潔起見，標記為“RAM代碼啟動”)以及作業系統(operating system,OS)開始運行(步驟S310)，並且在作業系統開始運行後，韌體控制暫存器102可以根據嵌入式系統100所對應到的不同應用(application)來自複數個記憶體選擇模式中選擇不同的記憶體選擇模式，亦即，當嵌入式系統100的一韌體運行時，可以依據嵌入式系統100的一應用來自複數個記憶體選擇模式中 選擇一記憶體選擇模式，並且可以根據該記憶體選擇模式來動態地調整指令記憶體114以及資料記憶體116的大小(步驟S312；為簡潔起見，於第3圖中標記為“動態地調整I-MEM/D-MEM大小”)，例如，可將指令記憶體的大小調小以及資料記憶體的大小調大，或者是可將指令記憶體的大小調大以及資料記憶體的大小調小。
第4圖為依據本發明一實施例之根據第1圖所示之系統所對應到的不同應用來自複數個記憶體選擇模式中選擇不同的記憶體選擇模式的範例。如第4圖所示，隨機存取記憶體的處理過程可包含有隨機存取記憶體代碼啟動(步驟S400；為簡潔起見，標記為“RAM代碼啟動”)、作業系統開始運行(步驟S402)以及動態地調整指令記憶體114以及資料記憶體116的大小(步驟S404；為簡潔起見，於第4圖中標記為“動態地調整I-MEM/D-MEM大小”)，其中步驟S400、步驟S402以及步驟S404可分別由第3圖所示之步驟S308、步驟S310以及步驟S312來實現，為簡潔起見，在此不再重複詳細描述。在本實施例中，嵌入式系統100所對應到的應用可包含有(但不侷限於)無線網路(Wi-Fi；假設其需要較多的代碼段)以及物聯網(Internet of Things,IoT；假設其需要較多的資料段，例如視訊影像處理(video image processing))，並且靜態隨機存取記憶體控制器電路106所定義的複數個記憶體選擇模式可包含有兩個記憶體選擇模式(例如第2圖所示之模式(0,1)以及模式(1,0))。與模式(1,0)相比，在模式(0,1)中，指令記憶體114具有較多的記憶體細胞(亦即在模式(0,1)中指令記憶體114的大小大於在模式(1,0)中指令記憶體114的大小)，相反地，與模式(0,1)相比，在模式(1,0)中，資料記憶體116具有較多的記憶體細胞(亦即在模式(1,0)中資料記憶體116的大小大於在模式(0,1)中資料記憶體116的大小)，因此，因應無線網路應用需要較多的代碼段，可以將模式(0,1)寫入至韌體控制暫存器102，以調大代碼段的大小；以 及因應物聯網應用需要較多的資料段，可以將模式(1,0)寫入至韌體控制暫存器102，以調大資料段的大小。
第5圖為依據本發明一實施例之利用第1圖所示之靜態隨機存取記憶體控制電路106來切換記憶體選擇模式的範例。如第5圖所示，隨機存取記憶體的處理過程可包含有隨機存取記憶體代碼啟動(步驟S500；為簡潔起見，標記為“RAM代碼啟動”)、作業系統開始運行(步驟S502)以及動態地調整指令記憶體114以及資料記憶體116的大小(步驟S504；為簡潔起見，於第5圖中標記為“動態地調整I-MEM/D-MEM大小”)，其中步驟S500、步驟S502以及步驟S504可分別由第3圖所示之步驟S308、步驟S310以及步驟S312來實現，為簡潔起見，在此不再重複詳細描述。在本實施例中，假設嵌入式系統100所對應到的應用為物聯網(假設其需要較多的資料段；例如視訊影像處理)，靜態隨機存取記憶體控制器電路106所定義的複數個記憶體選擇模式可包含有三個記憶體選擇模式(例如一模式(0,0)以及第2圖所示之模式(0,1)與模式(1,0))，並且目前的記憶體選擇模式為模式(0,1)，其中在模式(0,0)中，指令記憶體114可包含有9組64千位元組的記憶體細胞，亦即指令記憶體114的大小為576千位元組(64KB*9)，並且資料記憶體116可包含有3組64千位元組的記憶體細胞，亦即資料記憶體116的大小為192千位元組(64KB*3)。
靜態隨機存取記憶體控制電路106可包含有複數個解多工器(demultiplexer)500以及502，解多工器500可具有一第一輸入埠、一第一輸出埠(於第7圖中標記為“0”)以及一第二輸出埠(於第7圖中標記為“1”)，其中第一輸出埠可耦接於位址解碼器108，第二輸出埠可耦接於位址解碼器110，以及第一輸入埠可用以接收在指令記憶體114中被標記為“SRAM7”的64千位元組的記憶 體細胞，並且可用以根據一第一選擇訊號C1來將第一輸入埠耦接至第一輸出埠以及第二輸出埠的其中一個，以將指令記憶體114中被標記為“SRAM7”的64千位元組的記憶體細胞分配予指令記憶體114或資料記憶體116。解多工器502可具有一第二輸入埠、一第三輸出埠(於第7圖中標記為“0”)以及一第四輸出埠(於第7圖中標記為“1”)，其中第三輸出埠可耦接於位址解碼器108，第四輸出埠可耦接於位址解碼器110，以及第二輸入埠可用以接收在資料記憶體116中被標記為“SRAM11”的64千位元組的記憶體細胞，並且可用以根據一第二選擇訊號C2來將第二輸入埠耦接至第三輸出埠以及第四輸出埠的其中一個，以將資料記憶體116中被標記為“SRAM11”的64千位元組的記憶體細胞分配予指令記憶體114或資料記憶體116。
由於物聯網應用需要較多的資料段並且目前的記憶體選擇模式為模式(0,1)，因此靜態隨機存取記憶體控制電路106可藉由解多工器500以及解多工器502來將記憶體選擇模式從模式(0,1)切換至模式(1,0)，以將指令記憶體的大小調小以及資料記憶體的大小調大。在切換過程中，解多工器500可根據第一選擇訊號C1來將第一輸入埠耦接至第二輸出埠(亦即位址解碼器110)，以將指令記憶體114中被標記為“SRAM7”的64千位元組的記憶體細胞分配予資料記憶體116，解多工器502可根據第二選擇訊號C2來將第二輸入埠耦接至第四輸出埠(亦即位址解碼器110)，以將資料記憶體116中被標記為“SRAM11”的64千位元組的記憶體細胞分配予資料記憶體116。要注意的是，在本實施例中，藉由切換記憶體選擇模式可以將指令記憶體114以及資料記憶體116之中一記憶體的64千位元組的記憶體細胞分配予指令記憶體114以及資料記憶體116之中另一記憶體，然而，本發明不以此為限，任何系統其利用軟硬體協同(例如韌體控制暫存器102以及靜態隨機存取記憶體控制電路106)的設計來將指令記憶體及資料記憶體之 中一記憶體的一部分記憶體細胞分配予指令記憶體以及資料記憶體之中另一記憶體(亦即動態地調整指令記憶體以及資料記憶體的大小)均落入本發明的範疇。
第6圖為依據本發明一實施例之用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法流程圖。假若可以得到相同的結果，則步驟不一定要完全遵照第6圖所示的流程來依序執行，舉例來說，於第6圖所示之用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法可由第1圖所示之韌體控制暫存器102以及靜態隨機存取記憶體控制電路106來加以實現。
在步驟S600中，藉由靜態隨機存取記憶體控制電路106來定義複數個記憶體選擇模式。
在步驟S602中，自該複數個記憶體選擇模式中選擇一記憶體選擇模式，並且將該記憶體選擇模式寫入韌體控制暫存器102中。
在步驟S604中，藉由靜態隨機存取記憶體控制電路106，根據韌體控制暫存器102所儲存的該記憶體選擇模式來重新分配指令記憶體以及資料記憶體中的複數個記憶體細胞。
由於熟習技藝者可透過上述說明書內容而輕易瞭解第6圖所示各步驟的操作，為了簡潔起見，於本實施例中類似的內容在此不重複贅述。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
S600~S604:步驟

Claims (9)

  1. 一種用以動態地調整在一系統中的一指令記憶體以及一資料記憶體的大小的方法，包含有：藉由一記憶體控制電路來定義複數個記憶體選擇模式；自該複數個記憶體選擇模式中選擇一記憶體選擇模式，並將該記憶體選擇模式寫入一韌體控制暫存器；以及藉由該記憶體控制電路，根據該韌體控制暫存器所儲存之該記憶體選擇模式來重新分配該指令記憶體及該資料記憶體中的複數個記憶體細胞；其中根據該韌體控制暫存器所儲存之該記憶體選擇模式來重新分配該指令記憶體及該資料記憶體中的該複數個記憶體細胞的步驟包含有：將該指令記憶體及該資料記憶體之中一記憶體的一部分記憶體細胞分配予該指令記憶體以及該資料記憶體之中另一記憶體。
  2. 如申請專利範圍第1項所述之方法，其中當該系統啟動時，於該系統的一唯讀記憶體的處理期間動態地調整該指令記憶體以及該資料記憶體的大小。
  3. 如申請專利範圍第2項所述之方法，其中該資料記憶體的大小被調大以及該指令記憶體的大小被調小。
  4. 如申請專利範圍第1項所述之方法，其中當該系統的一韌體運行時，則於該系統的一隨機存取記憶體的處理期間動態地調整該指令記憶體以及該資料記憶體的大小。
  5. 如申請專利範圍第1項所述之方法，其中自該複數個記憶體選擇模式中選擇該記憶體選擇模式的步驟包含有：依據該系統之一應用，自該複數個記憶體選擇模式中選擇該記憶體選擇模式。
  6. 如申請專利範圍第5項所述之方法，其中該指令記憶體的大小被調大以及該資料記憶體的大小被調小。
  7. 如申請專利範圍第5項所述之方法，其中該指令記憶體的大小被調小以及該資料記憶體的大小被調大。
  8. 如申請專利範圍第1項所述之方法，另包含：藉由複數個位址解碼器來分別維持該指令記憶體中的複數個記憶體細胞之位址的連續性以及該資料記憶體中的複數個記憶體細胞之位址的連續性。
  9. 一種用以動態地調整一指令記憶體以及一資料記憶體之大小的系統，包含有：一記憶體控制電路，用以定義複數個記憶體選擇模式，並且根據一韌體控制暫存器所儲存之一記憶體選擇模式來重新分配該指令記憶體及該資料記憶體中的複數個記憶體細胞；以及該韌體控制暫存器，用以儲存該複數個記憶體選擇模式中所選擇的該記憶體選擇模式；其中該記憶體控制電路另用以將該指令記憶體及該資料記憶體之中一記憶體的一部分記憶體細胞分配予該指令記憶體以及該資料記憶體之 中另一記憶體。
TW111107993A 2022-03-04 2022-03-04 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統 TWI806470B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111107993A TWI806470B (zh) 2022-03-04 2022-03-04 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統
US17/976,891 US20230282254A1 (en) 2022-03-04 2022-10-31 Method for dynamically resizing instruction memory and data memory in system and associated system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111107993A TWI806470B (zh) 2022-03-04 2022-03-04 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統

Publications (2)

Publication Number Publication Date
TWI806470B true TWI806470B (zh) 2023-06-21
TW202336586A TW202336586A (zh) 2023-09-16

Family

ID=87803107

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111107993A TWI806470B (zh) 2022-03-04 2022-03-04 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統

Country Status (2)

Country Link
US (1) US20230282254A1 (zh)
TW (1) TWI806470B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959841A (zh) * 2005-11-04 2007-05-09 松下电器产业株式会社 存储电路
TW200837563A (en) * 2006-12-05 2008-09-16 Ericsson Telefon Ab L M Methods and devices for cache enhancing
TW202038098A (zh) * 2019-04-02 2020-10-16 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW202103007A (zh) * 2019-07-05 2021-01-16 大陸商合肥兆芯電子有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US20210117201A1 (en) * 2019-05-29 2021-04-22 Gray Research LLC Multiported parity scoreboard circuit
CN112860193A (zh) * 2021-03-15 2021-05-28 群联电子股份有限公司 整理指令处理方法、存储器控制电路单元与存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961819B2 (en) * 2002-04-26 2005-11-01 Mips Technologies, Inc. Method and apparatus for redirection of operations between interfaces
US9355052B2 (en) * 2013-08-23 2016-05-31 International Business Machines Corporation Dynamically resizing direct memory access (DMA) windows

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959841A (zh) * 2005-11-04 2007-05-09 松下电器产业株式会社 存储电路
TW200837563A (en) * 2006-12-05 2008-09-16 Ericsson Telefon Ab L M Methods and devices for cache enhancing
TW202038098A (zh) * 2019-04-02 2020-10-16 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US20210117201A1 (en) * 2019-05-29 2021-04-22 Gray Research LLC Multiported parity scoreboard circuit
TW202103007A (zh) * 2019-07-05 2021-01-16 大陸商合肥兆芯電子有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN112860193A (zh) * 2021-03-15 2021-05-28 群联电子股份有限公司 整理指令处理方法、存储器控制电路单元与存储装置

Also Published As

Publication number Publication date
US20230282254A1 (en) 2023-09-07
TW202336586A (zh) 2023-09-16

Similar Documents

Publication Publication Date Title
US11573716B2 (en) Memory system and SoC including linear address remapping logic
US8301829B2 (en) Flash memory device and flash memory system including buffer memory
USRE48514E1 (en) Semiconductor device
US7698497B2 (en) Method of controlling card-shaped memory device
US8321633B2 (en) Memory card and method for storing data on memory card
US20100161885A1 (en) Semiconductor storage device and storage controlling method
KR20080094938A (ko) 디바이스 비활성 주기동안 ｄｒａｍ 의 사용되지 않는 부분들의 리프레시를 디스에이블함에 의한 전력 소모 감소
US20060203595A1 (en) Multiple memory device management
CN108959112B (zh) 存储系统及使用其的损耗均衡方法
US20040193864A1 (en) System and method for actively booting a computer system
US10083120B2 (en) Memory system, and address mapping method and access method thereof
JP2021034091A (ja) メモリシステムおよび制御方法
TWI806470B (zh) 用以動態地調整在系統中的指令記憶體以及資料記憶體的大小的方法以及用以動態地調整指令記憶體以及資料記憶體之大小的系統
US8868879B2 (en) System on chip with reconfigurable SRAM
US9128890B2 (en) Semiconductor memory system and method for controlling order of access operation on a plurality of memory devices of multi-plane array
US6397317B1 (en) Data processing method and apparatus having address conversion
JP2009175877A (ja) 半導体メモリ
US20110125993A1 (en) Display apparatus and control method thereof
CN116775144A (zh) 用于动态调整指令存储器以及数据存储器的大小的方法与系统
US6857042B1 (en) Method for refreshing a dynamic memory
US11341045B2 (en) Memory apparatus and method for processing data using the same
US20080013375A1 (en) Memory system
US20240143223A1 (en) Storage device and method of operating the same
KR100393483B1 (ko) 가상 머신간 동적 메모리 공유 장치 및 방법
JP4273109B2 (ja) メモリコントローラ及びフラッシュメモリシステム