TWI717755B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：執行第一寫入操作以經由第一通道將第一資料寫入至第一實體群組中的第一實體單元；執行限定資料收集操作以收集第二資料，其中限定資料收集操作限定所述第二資料不包含所述至少一第一實體群組中需要等待所述第一寫入操作完成後才能收集之資料；以及在執行第一寫入操作之期間，執行第二寫入操作以經由第二通道將所述第二資料寫入至第二實體群組中的第二實體單元。此外，限定資料收集操作與第二寫入操作是用以釋放閒置實體單元。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
當記憶體儲存裝置出廠時，記憶體儲存裝置中一部分的實體單元會被配置為多個閒置實體單元，以使用此些閒置實體單元來儲存新資料。在使用一段時間後，記憶體儲存裝置中的閒置實體單元的數目會逐漸減少。記憶體儲存裝置可藉由資料整併程序(或稱為垃圾收集程序)將有效資料從多個來源單元複製到回收單元(亦稱為目標單元)並抹除屬於來源單元的實體單元以釋放出新的閒置實體單元。但是，在多通道的記憶體儲存裝置中，若用於讀取有效資料的某一通道當前處於忙碌狀態(例如正在將已收集的有效資料寫入至目標單元)，則必須要等到此通道完成資料寫入作業後才能接續經由此通道收集所需的有效資料。在等待收集所述有效資料之期間，其餘的通道也因為尚未獲得足夠的有效資料而無法執行資料寫入操作，造成系統效能下降。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題及/或提高系統效能。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括至少一第一實體群組與至少一第二實體群組。所述記憶體控制方法包括：執行第一寫入操作以經由至少一第一通道將第一資料寫入至所述至少一第一實體群組中的至少一第一實體單元；執行限定資料收集操作以收集第二資料，其中所述限定資料收集操作限定所述第二資料不包含所述至少一第一實體群組中需要等待所述第一寫入操作完成後才能收集之資料；以及在執行所述第一寫入操作之期間，執行第二寫入操作以經由至少一第二通道將所述第二資料寫入至所述至少一第二實體群組中的至少一第二實體單元。所述限定資料收集操作與所述第二寫入操作是用以釋放至少一閒置實體單元。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：啟動資料整併操作，以執行所述限定資料收集操作與所述第二寫入操作。
在本發明的一範例實施例中，所述限定資料收集操作包括：調整緩衝記憶體中的至少一指令的優先權，其中所述至少一指令用以指示在所述第一寫入操作完成後從所述至少一第一實體群組收集有效資料。
在本發明的一範例實施例中，所述限定資料收集操作包括：在緩衝記憶體中維護表格資訊，其中所述表格資訊記載與資料整併操作有關之資訊；以及根據所述表格資訊在所述緩衝記憶體中調整至少一指令的排序。
在本發明的一範例實施例中，根據所述表格資訊在所述緩衝記憶體中調整所述至少一指令的所述排序之步驟包括：根據所述至少一第一通道的通道狀態排序所述至少一指令。
在本發明的一範例實施例中，根據所述至少一第一通道的所述通道狀態排序所述至少一指令的步驟包括：評估對應於所述第一寫入操作，所述至少一第一通道的忙碌時間；以及根據所述忙碌時間排序所述至少一指令。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括至少一第一實體群組與至少一第二實體群組。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以執行第一寫入操作以經由至少一第一通道將第一資料寫入至所述至少一第一實體群組中的至少一第一實體單元。所述記憶體控制電路單元更用以執行限定資料收集操作以收集第二資料，其中所述限定資料收集操作限定所述第二資料不包含所述至少一第一實體群組中需要等待所述第一寫入操作完成後才能收集之資料。在執行所述第一寫入操作之期間，所述記憶體控制電路單元更用以執行第二寫入操作以經由至少一第二通道將所述第二資料寫入至所述至少一第二實體群組中的至少一第二實體單元。所述限定資料收集操作與所述第二寫入操作是用以釋放至少一閒置實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以啟動資料整併操作，以執行所述限定資料收集操作與所述第二寫入操作。
在本發明的一範例實施例中，所述限定資料收集操作包括：在所述記憶體控制電路單元的緩衝記憶體中維護表格資訊，其中所述表格資訊記載與資料整併操作有關之資訊；以及根據所述表格資訊在所述緩衝記憶體中調整至少一指令的排序。
在本發明的一範例實施例中，根據所述表格資訊在所述緩衝記憶體中調整所述至少一指令的所述排序之操作包括：根據所述至少一第一通道的通道狀態排序所述至少一指令。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述至少一第一通道的所述通道狀態排序所述至少一指令的操作包括：評估對應於所述第一寫入操作，所述至少一第一通道的忙碌時間；以及根據所述忙碌時間排序所述至少一指令。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體。所述記憶體管理電路用以執行第一寫入操作以經由至少一第一通道將第一資料寫入至所述至少一第一實體群組中的至少一第一實體單元。所述記憶體管理電路更用以執行限定資料收集操作以收集第二資料，其中所述限定資料收集操作限定所述第二資料不包含所述至少一第一實體群組中需要等待所述第一寫入操作完成後才能收集之資料。在執行所述第一寫入操作之期間，所述記憶體管理電路更用以執行第二寫入操作以經由至少一第二通道將所述第二資料寫入至所述至少一第二實體群組中的至少一第二實體單元。所述限定資料收集操作與所述第二寫入操作是用以釋放至少一閒置實體單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以啟動資料整併操作，以執行所述限定資料收集操作與所述第二寫入操作。
在本發明的一範例實施例中，在執行所述第一寫入操作之期間，所述至少一第一通道處於忙碌狀態。
在本發明的一範例實施例中，所述至少一第一實體群組對應於所述可複寫式非揮發性記憶體模組中的至少一第一晶粒，且所述至少一第二實體群組對應於所述可複寫式非揮發性記憶體模組中的至少一第二晶粒。
在本發明的一範例實施例中，所述限定資料收集操作包括：調整所述緩衝記憶體中的至少一指令的優先權，其中所述至少一指令用以指示在所述第一寫入操作完成後從所述至少一第一實體群組收集有效資料。
在本發明的一範例實施例中，所述限定資料收集操作包括：在所述緩衝記憶體中維護表格資訊，其中所述表格資訊記載與資料整併操作有關之資訊；以及根據所述表格資訊在所述緩衝記憶體中調整至少一指令的排序。
在本發明的一範例實施例中，根據所述表格資訊在所述緩衝記憶體中調整所述至少一指令的所述排序之操作包括：根據所述至少一第一通道的通道狀態排序所述至少一指令。
在本發明的一範例實施例中，所述記憶體管理電路根據所述至少一第一通道的所述通道狀態排序所述至少一指令的操作包括：評估對應於所述第一寫入操作，所述至少一第一通道的忙碌時間；以及根據所述忙碌時間排序所述至少一指令。
在本發明的一範例實施例中，所述限定資料收集操作包括：調整所述緩衝記憶體中的指令佇列，以安排在指示所述第一寫入操作的至少一寫入指令後的至少一讀取指令皆為非讀取所述第一實體群組中之資料的指令。
在本發明的一範例實施例中，所述限定資料收集操作包括：評估所述至少一第一通道之狀態；以及根據所述至少一第一通道之所述狀態延後指令佇列中會經由所述至少一第一通道執行資料讀取的至少一讀取指令之排序。
基於上述，可複寫式非揮發性記憶體模組包括至少一第一實體群組與至少一第二實體群組。在執行第一寫入操作以經由第一通道將第一資料寫入至第一實體群組中的實體單元之期間，第二寫入操作可被執行以經由第二通道將第二資料寫入至第二實體群組中的實體單元。此外，所述限定資料收集操作也可被執行以收集第二資料。特別是，所述限定資料收集操作限定第二資料不包含第一實體群組中需要等待第一寫入操作完成後才能收集之資料。藉此，可改善因特定通道處於忙碌狀態而無法即時經由所述通道收集有效資料而引起的系統效能下降問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(C)邏輯地分組至儲存區601、閒置(spare)區602及系統區603。儲存區601中的實體單元610(0)~610(A)儲存有資料。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)尚未用來儲存資料(例如有效資料)。系統區603中的實體單元610(B+1)~610(C)用以儲存系統資料，例如邏輯至實體映射表、壞塊管理表、裝置型號或其他類型的管理資料。
在本範例實施例中，一個實體單元包含一或多個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可包含一或多個實體程式化單元或由一或多個連續或不連續的實體位址組成。當欲儲存資料時，記憶體管理電路502可從閒置區602的實體單元610(A+1)~610(B)中選擇至少一個實體單元並且將來自主機系統11或來自儲存區601中至少一實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元會被關聯至儲存區601。此外，在抹除儲存區601中的某一個實體單元後，所抹除的實體單元會被重新關聯至閒置區602，從而成為一個新的閒置實體單元。
記憶體管理電路502可配置邏輯單元612(0)~612(D)以映射儲存區601中的實體單元610(0)~610(A)。一個邏輯單元可包含一或多個邏輯程式化單元、一或多個邏輯抹除單元或由一或多個連續或不連續的邏輯位址組成。邏輯單元612(0)~612(D)中的每一者可被映射至一或多個實體單元。須注意的是，記憶體管理電路502可不配置映射至系統區603的邏輯單元，以防止儲存於系統區603的系統資料被使用者修改。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯至實體映射資訊或映射資訊)記錄於至少一邏輯至實體映射表。邏輯至實體映射表是儲存於系統區603的實體單元610(B+1)~610(C)中。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
須注意的是，有效資料是屬於某一個邏輯單元的最新資料，而無效資料則不是屬於任一個邏輯單元的最新資料。例如，若主機系統11將一筆新資料儲存至某一邏輯單元而覆蓋掉此邏輯單元原先儲存的舊資料(即，更新屬於此邏輯單元的資料)，則儲存至儲存區601中的此筆新資料即為屬於此邏輯單元的最新資料並且會被標記為有效，而被覆蓋掉的舊資料可能仍然儲存在儲存區601中但被標記為無效。
在本範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係會被移除，並且此邏輯單元與儲存有屬於此邏輯單元之最新資料的實體單元之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯位址之舊資料的實體單元之間的映射關係仍可被維持。
當記憶體儲存裝置10出廠時，屬於閒置區602的實體單元610(A+1)~610(B)的總數會是一個預設數目(例如，30)。在記憶體儲存裝置10的運作中，越來越多的實體單元會被從閒置區602選擇並且被關聯至儲存區601以儲存資料(例如，儲存來自主機系統11的使用者資料)。因此，屬於閒置區602的實體單元的總數會隨著記憶體儲存裝置10的使用而逐漸減少。
在記憶體儲存裝置10的運作中，記憶體管理電路502可持續更新屬於閒置區602的實體單元的總數。記憶體管理電路502可根據閒置區602中的實體單元的總數(即，閒置實體單元的總數)啟動資料整併操作。例如，記憶體管理電路502可判斷屬於閒置區602的實體單元的總數是否小於或等於一個門檻值(亦稱為第一門檻值)。此第一門檻值例如是2或者更大的值(例如，10)，本發明不加以限制。若屬於閒置區602的實體單元的總數小於或等於第一門檻值，記憶體管理電路502可啟動資料整併操作。在一範例實施例中，資料整併操作亦稱為垃圾收集操作。
在資料整併操作中，記憶體管理電路502可從儲存區601中選擇至少一個實體單元作為來源單元並且從閒置區602中選擇至少一個實體單元作為回收單元(亦稱為目標單元)。例如，記憶體管理電路502可根據儲存區601中至少一個實體單元所儲存的有效資料之資料量或資料分布來選擇來源單元。記憶體管理電路502可發送至少一指令序列以指示可複寫式非揮發性記憶體模組406將有效資料從作為來源單元的一或多個實體單元複製到作為回收單元的一或多個實體單元。作為回收單元而被有效資料寫滿的實體單元可被關聯至儲存區601。若某一個實體單元所儲存的有效資料皆已被複製至回收單元，則此實體單元可被抹除並且被關聯至閒置區602。在一範例實施例中，將某一個實體單元從儲存區601重新關聯回閒置區602的操作(或抹除某一個實體單元的操作)亦稱為釋放一個閒置實體單元。藉由執行資料整併操作，一或多個閒置實體單元會被釋放並且使得屬於閒置區602的實體單元的總數逐漸增加。
在啟動資料整併操作後，若屬於閒置區602之實體單元符合一特定條件，資料整併操作可被停止。例如，記憶體管理電路502可判斷屬於閒置區602的實體單元的總數是否大於或等於一個門檻值(以下亦稱為第二門檻值)。例如，第二門檻值可以大於或等於第一門檻值。若屬於閒置區602的實體單元的總數大於或等於第二門檻值，記憶體管理電路502可停止資料整併操作。須注意的是，停止資料整併操作是指結束當前執行中的資料整併操作。在停止一個資料整併操作之後，若屬於閒置區602的實體單元的總數再次小於或等於第一門檻值，則下一個資料整併操作可再次被執行，以嘗試釋放新的閒置實體單元。
圖7是根據本發明的一範例實施例所繪示的主機寫入操作與資料整併操作的示意圖。請參照圖7，在主機寫入操作中，主機系統11可發送至少一個寫入指令以指示將資料701寫入至一或多個邏輯單元。根據此寫入指令，記憶體管理電路502可指示將資料701儲存至映射至所述邏輯單元的主機單元710。例如，主機單元710可包含從圖6的閒置區602中選擇的一或多個實體單元。
另一方面，記憶體管理電路502可啟動一個資料整併操作，以釋放新的閒置實體單元。例如，在資料整併操作中，資料702可被從作為來源單元720的至少一個實體單元收集並且被寫入至作為回收單元730的至少一個實體單元。資料702包括儲存於來源單元720的有效資料。若作為來源單元720的某一實體單元所儲存的有效資料已被完全複製到回收單元730，則此實體單元可被抹除而成為新的閒置實體單元。藉此，可逐漸增加圖6的閒置區602中的閒置實體單元的總數。
圖8是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。請參照圖8，可複寫式非揮發性記憶體模組406包括實體群組81(1)~81(n)。在本範例實施例中，實體群組81(1)~81(n)中的每一者是指一個晶粒。例如，可複寫式非揮發性記憶體模組406可包含多個晶粒，且實體群組81(1)~81(n)中的每一者可對應一個晶粒。然而，在另一範例實施例中，實體群組81(1)~81(n)中的每一者亦可以是指一個晶片致能(CE)或一個平面(亦稱為記憶體平面)。此外，n可以是2、4、8或其他數值，本發明並不限制實體群組81(1)~81(n)之總數。
每一個實體群組81(1)~81(n)包含多個實體單元。通道80(1)~80(m)亦稱為記憶體通道。記憶體管理電路502可經由通道80(1)~80(m)來單獨或平行存取實體群組81(1)~81(n)中的實體單元。例如，經由通道80(1)~80(m)中的至少兩個通道來平行存取實體群組81(1)~81(n)的至少兩者中的實體單元，可提高對於可複寫式非揮發性記憶體模組406的存取效能。
在啟動資料整併操作後，記憶體管理電路502可從實體群組81(1)~81(n)中選擇至少一實體單元作為來源單元並選擇至少一實體單元作為回收單元。響應於資料整併操作之啟動，記憶體管理電路502可執行至少一資料收集操作以從來源單元收集有效資料並執行至少一資料寫入操作以將所收集的有效資料寫入至回收單元。響應於資料整併操作之啟動而執行的資料收集操作與資料寫入操作是用以釋放閒置實體單元。
在一範例實施例中，實體群組81(1)~81(n)可至少被分組為至少一個第一實體群組與至少一個第二實體群組。例如，實體群組81(1)~81(e)可屬於第一實體群組，而實體群組81(e+1)~81(n)可屬於第二實體群組。本發明並不限制第一實體群組與第一實體群組中實體群組的總數。
在啟動資料整併操作後，記憶體管理電路502可執行一個資料寫入操作(亦稱為第一寫入操作)以經由通道80(1)~80(m)的至少其中一(亦稱為第一通道)將資料整併操作中收集的有效資料(亦稱為第一資料)寫入至第一實體群組中的一或多個實體單元(亦稱為第一實體單元)。在執行第一寫入操作之期間，記憶體管理電路502可執行另一個資料寫入操作(亦稱為第二寫入操作)以經由通道80(1)~80(m)的至少其中之另一(亦稱為第二通道)將資料整併操作中收集的其他有效資料(亦稱為第二資料)寫入至第二實體群組中的一或多個實體單元(亦稱為第二實體單元)。須注意的是，第二資料可包含在執行第一寫入操作之期間從第二實體群組收集之資料。但是，第二資料不包含第一實體群組中需要等待第一寫入操作完成後才能收集之資料。藉此，第一寫入操作與第二寫入操作之執行時間可至少部分重疊(或至少部分平行執行)，從而提高資料整併操作的效率。
在一範例實施例中，在啟動資料整併操作後，記憶體管理電路502可執行一個限定資料收集操作，以收集所述第二資料。例如，此限定資料收集操作可限定所收集的第二資料不包含所述第一實體群組中需要等待第一寫入操作完成後才能收集之資料。相較於一般的資料收集操作，限定資料收集操作可減少資料收集的等待時間並提高資料整併操作的效率。
圖9是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。請參照圖9，假設可複寫式非揮發性記憶體模組406包括實體群組91與92。實體群組91屬於第一實體群組。實體群組92屬於第二實體群組。記憶體管理電路502可經由通道CH(1)來存取實體群組91中的實體單元910(1)~910(P)。此外，記憶體管理電路502可經由通道CH(2)來存取實體群組92中的實體單元920(1)~920(P)。
圖10是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。請參照圖9與圖10，在一範例實施例中，在啟動資料整併操作後，一部分的有效資料可被收集。在時間點T(0)至T(1)之間，記憶體管理電路502可經由通道CH(1)將所收集的有效資料寫入至實體群組91中的至少一實體單元(即回收單元)。因此，在時間點T(0)至T(1)之間，通道CH(1)處於忙碌狀態。
另一方面，在圖10的資料整併操作中，記憶體管理電路502可選擇實體群組91與92中的多個實體單元作為有效資料1010的來源單元並選擇實體群組92中的至少一實體單元作為有效資料1010的回收單元。因此，在時間點T(0)至T(1)之間(即通道CH(1)處於忙碌狀態之期間)，記憶體管理電路502可經由通道CH(2)從實體群組92中的來源單元收集有效資料1010中的一部分資料。但是，有效資料1010中的另一部分資料則需要等待通道CH(1)離開忙碌狀態後(例如時間點T(1)之後)才能經由通道CH(1)進行收集，導致有效資料1010的收集與寫入發生延遲。例如，假設通道CH(1)在時間點T(1)離開忙碌狀態，則在時間點T(1)至T(2)之間，有效資料1010中的另一部分資料可經由通道CH(1)被收集。也就是說，在時間點T(2)，有效資料1010可被完整收集。接著，在時間點T(2)之後，通道CH(2)可進入忙碌狀態，以經由通道CH(2)將完整的有效資料1010寫入至實體群組92中的回收單元。
須注意的是，在圖10的範例實施例中，記憶體管理電路502未執行限定資料收集操作，故所挑選作為來源單元的實體單元有很高的機率會分散在實體群組91與92中。若作為來源單元的實體單元分散在實體群組91與92中，則必須要在通道CH(1)離開當前的忙碌狀態後，才能經由通道CH(1)從實體群組91收集部分的有效資料。在通道CH(2)完成對應的資料讀取至時間點T(2)之間的期間，通道CH(2)處於閒置狀態，從而導致系統資源浪費。在一範例實施例中，若限制在通道CH(1)處於忙碌狀態之期間，不安排從實體群組91(即第一實體群組)收集有效資料，則可提早完成有效資料之收集並經由通道CH(2)將所收集的有效資料寫入至實體群組92中，有效利用系統資源。
圖11是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。請參照圖9與圖11，在一範例實施例中，在啟動資料整併操作後，一部分的有效資料(即第一資料)可被收集。在時間點T(0)至T(1)之間，第一寫入操作可被執行，以將所收集的有效資料(即第一資料)寫入至實體群組91(即第一實體群組)中的至少一實體單元(即回收單元)。對應於第一寫入操作，在時間點T(0)至T(1)之間，通道CH(1)是處於忙碌狀態。
另一方面，在圖11的資料整併操作中，記憶體管理電路502可執行限定資料收集操作。在限定資料收集操作中，記憶體管理電路502僅選擇實體群組92(即第二實體群組)中的至少一實體單元作為有效資料1110(即第二資料)的來源單元及/或不選擇實體群組91(即第一實體群組)中的至少一實體單元作為有效資料1110的來源單元。此外，記憶體管理電路502選擇實體群組92中的至少一實體單元作為有效資料1110的回收單元。
在時間點T(0)至T(1)之間(即通道CH(1)處於忙碌狀態之期間)，記憶體管理電路502可經由通道CH(2)從實體群組92中的來源單元收集完整的有效資料1110。然後，在時間點T(3)(時間點T(3)介於時間點T(0)至T(1)之間)，記憶體管理電路502可執行第二寫入操作，以經由通道CH(2)將有效資料1110寫入至實體群組92中的回收單元。
換言之，在時間點T(3)與T(1)之間，通道CH(2)可提早進入忙碌狀態以將有效資料1110寫入至實體群組92中的回收單元，以完成至少部分的資料整併操作。相較於圖10的範例實施例，在圖11的範例實施例中，有效資料1110不等到通道CH(1)離開忙碌狀態後才進行收集，而提升資料整併操作的效率。
請回到圖5，在一範例實施例中，響應於資料整併操作之啟動，記憶體管理電路502可在緩衝記憶體510中維護表格資訊。此表格資訊記載與資料整併操作有關之資訊。例如，此表格資訊可記載與選擇作為來源單元與回收單元的多個實體單元有關的映射資訊。根據此表格資訊，記憶體管理電路502可在緩衝記憶體510中維護一個指令佇列。此指令佇列用以暫存至少一個指令(或指令序列)。例如，記憶體管理電路502可根據表格資訊所記載的映射資訊產生指示從來源單元收集有效資料的至少一指令(例如讀取指令)及指示將所收集的有效資料寫入至回收單元的至少一指令(例如寫入指令)。記憶體管理電路502可將所產生的指令加入至此指令佇列。然後，記憶體管理電路502可根據此指令佇列中的指令依序執行資料整併操作中的資料寫入操作與資料收集操作。
在一範例實施例中，所述限定資料收集操作可包含選擇作為來源單元的實體單元之操作以及維護(或調整)所述指令佇列之操作。例如，在限定資料收集操作中，記憶體管理電路502可提高指令佇列中的特定指令(亦稱為第一指令)的優先權及/或降低指令佇列中的特定指令(亦稱為第二指令)的優先權。第一指令用以指示在執行第一寫入操作之期間從第二實體群組收集有效資料(亦稱為第一有效資料)。第二指令用以指示在第一寫入操作完成後從第一實體群組收集有效資料(亦稱為第二有效資料)。
圖12是根據本發明的一範例實施例所繪示的更新指令佇列的示意圖。請參照圖9、圖11及圖12，在一範例實施例中，在啟動資料整併操作後，指令CMD(0)~CMD(3)可被加入至指令佇列1210。指令CMD(0)~CMD(3)皆為指示讀取資料的讀取指令。指令佇列1210可儲存於圖5的緩衝記憶體510。指令CMD(1)是指示經由通道CH(1)從實體群組91讀取有效資料。指令CMD(0)、CMD(2)及CMD(3)則是指示經由通道CH(2)從實體群組92讀取有效資料。此外，指令CMD(0)~CMD(3)在指令佇列1210中的排序，反映指令CMD(0)~CMD(3)會被依序執行。
在限定資料收集操作中，指令CMD(0)~CMD(3)在指令佇列1210中的排序可被更新。例如，指令CMD(2)與CMD(3)的優先權可被提高及/或指令CMD(1)的優先權可被降低。根據更新後的指令佇列1210，指令CMD(0)、CMD(2)及CMD(3)可先於指令CMD(1)執行，以經由通道CH(2)連續讀取圖11中的有效資料1110。在獲得完整的有效資料1110後，無論通道CH(1)是否處於忙碌狀態，有效資料1110皆可立即經由通道CH(2)寫入至實體群組92。在完成指令CMD(0)、CMD(2)及CMD(3)後，指令CMD(1)可被執行，以在通道CH(1)離開忙碌狀態後經由通道CH(1)從實體群組91讀取其餘有效資料。
在一範例實施例的限定資料收集操作中，記憶體管理電路502可評估第一通道的通道狀態並根據第一通道的通道狀態來排序指令佇列中的至少一指令(例如圖12的指令CMD(0)~CMD(3))。例如，記憶體管理電路502可獲得在第一寫入操作中待寫入至第一實體群組之有效資料(即第一資料)的資料量。記憶體管理電路502可根據此資料量獲得相應於第一寫入操作，第一通道處於忙碌狀態的一個時間長度(亦稱為第一通道的忙碌時間)。以圖11為例，第一通道相應於第一寫入操作的忙碌時間為時間點T(0)至T(1)之間的時間長度。記憶體管理電路502可根據第一通道的忙碌時間來排序指令佇列中的多個指令(例如在圖12的範例實施例中提高指令CMD(2)與CMD(3)的優先權及/或降低指令CMD(1)的優先權)。
須注意的是，在圖12的範例實施例中，記憶體管理電路502是先將多個指令加入至指令佇列1210，然後再於指令佇列1210中更新此些指令的排序。然而。在另一範例實施例中，記憶體管理電路502亦可以是直接以圖12中更新後的順序將指令CMD(0)~CMD(3)加入至指令佇列1210中，本發明不加以限制。
圖13是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。請參照圖13，在本範例實施例中，可複寫式非揮發性記憶體模組406包括實體群組1310(1)~1310(4)。實體群組1310(1)與1310(2)屬於第一實體群組。實體群組1310(3)與1310(4)屬於第二實體群組。例如，實體群組1310(1)~1310(4)中的每一個實體群組可對應一個晶粒、一個晶片致能或一個記憶體平面。通道CH(1)與CH(2)屬於第一通道，而通道CH(3)與CH(4)屬於第二通道。記憶體管理電路502可分別經由通道CH(1)~CH(4)來存取實體群組1310(1)~1310(4)中的實體單元。
圖14是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。請參照圖13與圖14，在啟動資料整併操作後，一部分的有效資料(即第一資料)可被收集。在時間點T(0)’至T(1)’之間，記憶體管理電路502可執行第一寫入操作，以經由通道CH(1)與CH(2)將第一資料平行寫入至實體群組1310(1)與1310(2)中的實體單元。因此，在時間點T(0)’至T(1)’之間，通道CH(1)與CH(2)處於忙碌狀態。
另一方面，記憶體管理電路502可執行限定資料收集操作以收集第二資料。例如，此限定資料收集操作可指示在時間點T(0)’至T(1)’之間(即通道CH(1)與CH(2)處於忙碌狀態之期間)，經由通道CH(3)與CH(4)從實體群組1310(3)與1310(4)中的來源單元收集有效資料1410(即第二資料)。此外，此限定資料收集操作可禁止安排需要等待到時間點T(1)’之後才從實體群組1310(1)與1310(2)收集資料之指令。然後，在時間點T(3)’(時間點T(3)’介於時間點T(0)’與T(1)’之間)，記憶體管理電路502可執行第二寫入操作，以經由通道CH(3)與CH(4)將所收集的有效資料1410平行寫入至實體群組1310(3)與1310(4)。
在一範例實施例的限定資料收集操作中，記憶體管理電路502可調整指令佇列(例如圖12的指令佇列1210)，以安排在指示第一寫入操作的至少一寫入指令後的至少一讀取指令皆為非讀取第一實體群組中之資料的指令。例如，根據第一寫入操作所對應的忙碌時間(即第一通道的忙碌時間)，記憶體管理電路502可限定排序在指示第一寫入操作的至少一寫入指令後的k個讀取指令必須不是指示從第一實體群組讀取資料的指令。數值k可為正整數。數值k可根據第一通道的忙碌時間而決定。例如，數值k可正相關於第一通道的忙碌時間。
在一範例實施例的限定資料收集操作中，記憶體管理電路502可評估第一通道之狀態(即第一通道的通道狀態)並根據第一通道之狀態來延後所述指令佇列中會經由第一通道執行資料讀取的至少一讀取指令之排序。以圖14為例，記憶體管理電路502可提高指令佇列中的第一指令的優先權及/或降低指令佇列中的第二指令的優先權，來滿足圖14的操作時序。例如，記憶體管理電路502可評估對應於第一寫入操作，通道CH(1)與CH(2)處於忙碌狀態之時間長度(即時間點T(0)’至T(1)’之間的時間長度)。記憶體管理電路502可根據此時間長度排序指令佇列中的多個指令。然後，記憶體管理電路502可根據此些排序後的指令來執行圖14的資料收集操作與資料寫入操作，從而提高資料整併操作的效率。
須注意的是，在一範例實施例中，第一寫入操作、第二寫入操作及限定資料收集操作皆是響應於資料整併操作之啟動而執行。然而，在另一範例實施例中，第一寫入操作亦可能不是響應於資料整併操作之啟動而執行。例如，在一範例實施例中，第一寫入操作亦可以是響應於來自圖1的主機系統11之寫入指令而執行。
圖15是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖15，在步驟S1501中，執行第一寫入操作以經由至少一第一通道將第一資料寫入至至少一第一實體群組中的至少一第一實體單元。在步驟S1502中，執行限定資料收集操作以收集第二資料。所述限定資料收集操作限定所述第二資料不包含所述至少一第一實體群組中需要等待所述第一寫入操作完成後才能收集之資料。在步驟S1503中，在執行第一寫入操作之期間，執行第二寫入操作以經由至少一第二通道將第二資料寫入至至少一第二實體群組中的至少一第二實體單元。此外，所述限定資料收集操作與所述第二寫入操作皆是用以釋放至少一閒置實體單元。
圖16是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖16，在步驟S1601中，執行資料整併操作。在步驟S1602中，響應於所述資料整併操作之啟動，執行限定資料收集操作與第二寫入操作，以釋放至少一閒置實體單元。
圖17是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖17，在步驟S1701中，在緩衝記憶體中維護表格資訊，其中所述表格資訊記載與資料整併操作有關之資訊。在步驟S1702中，根據所述表格資訊在緩衝記憶體中維護指令佇列，以調整至少一指令在所述指令佇列中的排序。例如，所述指令佇列中的指令可包含用於資料整併操作的讀取指令與寫入指令。
然而，圖15至圖17中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖15至圖17中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖15至圖17的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，可複寫式非揮發性記憶體模組包括至少一第一實體群組與至少一第二實體群組。在執行第一寫入操作以經由第一通道將第一資料寫入至第一實體群組中的實體單元之期間，第二寫入操作可被執行以經由第二通道將第二資料寫入至第二實體群組中的實體單元。此外，在資料整併操作中，一個限定資料收集操作也可被執行以收集所述第二資料。特別是，此限定資料收集操作用以限定所述第二資料不包含第一實體群組中需要等待第一寫入操作完成後才能收集之資料。藉此，可改善因特定通道處於忙碌狀態而無法即時經由所述通道收集有效資料而引起的系統效能下降問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30：記憶體儲存裝置 11、31：主機系統 110：系統匯流排 111：處理器 112：隨機存取記憶體 113：唯讀記憶體 114：資料傳輸介面 12：輸入/輸出(I/O)裝置 20：主機板 201：隨身碟 202：記憶卡 203：固態硬碟 204：無線記憶體儲存裝置 205：全球定位系統模組 206：網路介面卡 207：無線傳輸裝置 208：鍵盤 209：螢幕 210：喇叭 32：SD卡 33：CF卡 34：嵌入式儲存裝置 341：嵌入式多媒體卡 342：嵌入式多晶片封裝儲存裝置 402：連接介面單元 404：記憶體控制電路單元 406：可複寫式非揮發性記憶體模組 502：記憶體管理電路 504：主機介面 506：記憶體介面 508：錯誤檢查與校正電路 510：緩衝記憶體 512：電源管理電路 601：儲存區 602：閒置區 603：系統區 610(0)~610(C)、910(1)~910(P)、920(1)~920(P)：實體單元 612(0)~612(D)：邏輯單元 701、702：資料 710：主機單元 720：來源單元 730：回收單元 80(1)~80(m)、CH(1)~CH(4)：通道 81(1)~81(n)、91、92、1310(1)~1310(4)：實體群組 T(0)~T(3)、T(0)’、T(1)’、T(3)’：時間點 1010、1110、1410：有效資料 1210：指令佇列 S1501：步驟(執行第一寫入操作以經由至少一第一通道將第一資料寫入至至少一第一實體群組中的至少一第一實體單元) S1502：步驟(執行限定資料收集操作以收集第二資料，且所述限定資料收集操作限定所述第二資料不包含所述第一實體群組中需要等待第一寫入操作完成後才能收集之資料) S1503：步驟(在執行第一寫入操作之期間，執行第二寫入操作以經由至少一第二通道將第二資料寫入至至少一第二實體群組中的至少一第二實體單元) S1601：步驟(執行資料整併操作) S1602：步驟(響應於所述資料整併操作之啟動，執行限定資料收集操作與第二寫入操作，以釋放至少一閒置實體單元) S1701：步驟(在緩衝記憶體中維護表格資訊，其中所述表格資訊記載與資料整併操作有關之資訊) S1702：步驟(根據所述表格資訊在緩衝記憶體中維護指令佇列，以調整至少一指令在所述指令佇列中的排序)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的主機寫入操作與資料整併操作的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。 圖10是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。 圖11是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。 圖12是根據本發明的一範例實施例所繪示的更新指令佇列的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體管理電路與可複寫式非揮發性記憶體模組的示意圖。 圖14是根據本發明的一範例實施例所繪示的資料整併操作中的多個通道的狀態時序的示意圖。 圖15是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖16是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖17是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1501：步驟(執行第一寫入操作以經由至少一第一通道將第一資料寫入至至少一第一實體群組中的至少一第一實體單元) S1502：步驟(執行限定資料收集操作以收集第二資料，且所述限定資料收集操作限定所述第二資料不包含所述第一實體群組中需要等待第一寫入操作完成後才能收集之資料) S1503：步驟(在執行第一寫入操作之期間，執行第二寫入操作以經由至少一第二通道將第二資料寫入至至少一第二實體群組中的至少一第二實體單元)

Claims (30)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括至少一第一實體群組與至少一第二實體群組，且該記憶體控制方法包括： 執行一第一寫入操作以經由至少一第一通道將一第一資料寫入至該至少一第一實體群組中的至少一第一實體單元； 執行一限定資料收集操作以收集一第二資料，其中該限定資料收集操作限定該第二資料不包含該至少一第一實體群組中需要等待該第一寫入操作完成後才能收集之資料；以及 在執行該第一寫入操作之期間，執行一第二寫入操作以經由至少一第二通道將該第二資料寫入至該至少一第二實體群組中的至少一第二實體單元， 其中該限定資料收集操作與該第二寫入操作是用以釋放至少一閒置實體單元。
  2. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 啟動一資料整併操作，以執行該限定資料收集操作與該第二寫入操作。
  3. 如申請專利範圍第1項所述的記憶體控制方法，其中在執行該第一寫入操作之期間，該至少一第一通道處於一忙碌狀態。
  4. 如申請專利範圍第1項所述的記憶體控制方法，其中該至少一第一實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第一晶粒，且該至少一第二實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第二晶粒。
  5. 如申請專利範圍第1項所述的記憶體控制方法，其中該限定資料收集操作包括： 調整一緩衝記憶體中的至少一指令的一優先權，其中該至少一指令用以指示在該第一寫入操作完成後從該至少一第一實體群組收集有效資料。
  6. 如申請專利範圍第1項所述的記憶體控制方法，其中該限定資料收集操作包括： 在一緩衝記憶體中維護表格資訊，其中該表格資訊記載與一資料整併操作有關之資訊；以及 根據該表格資訊在該緩衝記憶體中調整至少一指令的排序。
  7. 如申請專利範圍第6項所述的記憶體控制方法，其中根據該表格資訊在該緩衝記憶體中調整該至少一指令的該排序之步驟包括： 根據該至少一第一通道的一通道狀態排序該至少一指令。
  8. 如申請專利範圍第7項所述的記憶體控制方法，其中根據該至少一第一通道的該通道狀態排序該至少一指令的步驟包括： 評估對應於該第一寫入操作，該至少一第一通道的一忙碌時間；以及 根據該忙碌時間排序該至少一指令。
  9. 如申請專利範圍第1項所述的記憶體控制方法，其中該限定資料收集操作包括： 調整一緩衝記憶體中的一指令佇列，以安排在指示該第一寫入操作的至少一寫入指令後的至少一讀取指令皆為非讀取該第一實體群組中之資料的指令。
  10. 如申請專利範圍第1項所述的記憶體控制方法，其中該限定資料收集操作包括： 評估該至少一第一通道之狀態；以及 根據該至少一第一通道之該狀態延後一指令佇列中會經由該至少一第一通道執行資料讀取的至少一讀取指令之排序。
  11. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其包括至少一第一實體群組與至少一第二實體群組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以執行一第一寫入操作以經由至少一第一通道將一第一資料寫入至該至少一第一實體群組中的至少一第一實體單元， 該記憶體控制電路單元更用以執行一限定資料收集操作以收集一第二資料，其中該限定資料收集操作限定該第二資料不包含該至少一第一實體群組中需要等待該第一寫入操作完成後才能收集之資料， 在執行該第一寫入操作之期間，該記憶體控制電路單元更用以執行一第二寫入操作以經由至少一第二通道將該第二資料寫入至該至少一第二實體群組中的至少一第二實體單元，並且 該限定資料收集操作與該第二寫入操作是用以釋放至少一閒置實體單元。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以啟動一資料整併操作，以執行該限定資料收集操作與該第二寫入操作。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中在執行該第一寫入操作之期間，該至少一第一通道處於一忙碌狀態。
  14. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該至少一第一實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第一晶粒，且該至少一第二實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第二晶粒。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該限定資料收集操作包括： 調整一緩衝記憶體中的至少一指令的一優先權，其中該至少一指令用以指示在該第一寫入操作完成後從該至少一第一實體群組收集有效資料。
  16. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該限定資料收集操作包括： 在該記憶體控制電路單元的一緩衝記憶體中維護表格資訊，其中該表格資訊記載與一資料整併操作有關之資訊；以及 根據該表格資訊在該緩衝記憶體中調整至少一指令的排序。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中根據該表格資訊在該緩衝記憶體中調整該至少一指令的該排序之操作包括： 根據該至少一第一通道的一通道狀態排序該至少一指令。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第一通道的該通道狀態排序該至少一指令的操作包括： 評估對應於該第一寫入操作，該至少一第一通道的一忙碌時間；以及 根據該忙碌時間排序該至少一指令。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該限定資料收集操作包括： 調整一緩衝記憶體中的一指令佇列，以安排在指示該第一寫入操作的至少一寫入指令後的至少一讀取指令皆為非讀取該第一實體群組中之資料的指令。
  20. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該限定資料收集操作包括： 評估該至少一第一通道之狀態；以及 根據該至少一第一通道之該狀態延後一指令佇列中會經由該至少一第一通道執行資料讀取的至少一讀取指令之排序。
  21. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一緩衝記憶體；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體， 其中該記憶體管理電路用以執行一第一寫入操作以經由至少一第一通道將一第一資料寫入至該至少一第一實體群組中的至少一第一實體單元， 該記憶體管理電路更用以執行一限定資料收集操作以收集一第二資料，其中該限定資料收集操作限定該第二資料不包含該至少一第一實體群組中需要等待該第一寫入操作完成後才能收集之資料， 在執行該第一寫入操作之期間，該記憶體管理電路更用以執行一第二寫入操作以經由至少一第二通道將該第二資料寫入至該至少一第二實體群組中的至少一第二實體單元，並且 該限定資料收集操作與該第二寫入操作是用以釋放至少一閒置實體單元。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體管理電路更用以啟動一資料整併操作，以執行該限定資料收集操作與該第二寫入操作。
  23. 如申請專利範圍第21項所述的記憶體控制電路單元，其中在執行該第一寫入操作之期間，該至少一第一通道處於一忙碌狀態。
  24. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該至少一第一實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第一晶粒，且該至少一第二實體群組對應於該可複寫式非揮發性記憶體模組中的至少一第二晶粒。
  25. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該限定資料收集操作包括： 調整該緩衝記憶體中的至少一指令的一優先權，其中該至少一指令用以指示在該第一寫入操作完成後從該至少一第一實體群組收集有效資料。
  26. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該限定資料收集操作包括： 在該緩衝記憶體中維護表格資訊，其中該表格資訊記載與一資料整併操作有關之資訊；以及 根據該表格資訊在該緩衝記憶體中調整至少一指令的排序。
  27. 如申請專利範圍第26項所述的記憶體控制電路單元，其中根據該表格資訊在該緩衝記憶體中調整該至少一指令的該排序之操作包括： 根據該至少一第一通道的一通道狀態排序該至少一指令。
  28. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第一通道的該通道狀態排序該至少一指令的操作包括： 評估對應於該第一寫入操作，該至少一第一通道的一忙碌時間；以及 根據該忙碌時間排序該至少一指令。
  29. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該限定資料收集操作包括： 調整該緩衝記憶體中的一指令佇列，以安排在指示該第一寫入操作的至少一寫入指令後的至少一讀取指令皆為非讀取該第一實體群組中之資料的指令。
  30. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該限定資料收集操作包括： 評估該至少一第一通道之狀態；以及 根據該至少一第一通道之該狀態延後一指令佇列中會經由該至少一第一通道執行資料讀取的至少一讀取指令之排序。
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