TWI726541B

TWI726541B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TWI726541B
Application number: TW108146285A
Authority: TW
Inventors: 朱啟傲; 張靜; 洪婉君; 朱亞林; 劉童金
Original assignee: 大陸商合肥兆芯電子有限公司
Priority date: 2019-12-17
Filing date: 2019-12-17
Publication date: 2021-05-01
Also published as: TW202125257A

Abstract

一種記憶體管理方法。所述記憶體管理方法包括：從主機系統接收指令；根據指令對可複寫式非揮發性記憶體模組發送對應的指令序列；決定延遲時間；以及在經過所述延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

在使用記憶體儲存裝置的過程中，記憶體儲存裝置會產生散熱功耗。當溫度高到一定程度時，系統將會處於不正常的工作狀態。記憶體儲存裝置的溫度過高將會影響記憶體儲存裝置的性能和使用者體驗。因此，如何降低記憶體儲存裝置操作時的耗能是本領域所欲解決的問題。

本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可降低記憶體儲存裝置的功耗。

本發明的一範例實施例提供一種記憶體管理方法，其用於包含可複寫式非揮發性記憶體模組之記憶體儲存裝置。所述記憶體管理方法包括：從主機系統接收指令；根據該指令對該可複寫式非揮發性記憶體模組發送對應的一指令序列；決定延遲時間；以及在經過所述延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令。

在本發明的一範例實施例中，決定所述延遲時間的步驟包括：根據所述指令的指令類別決定所述延遲時間，其中所述指令包括寫入指令、抹除指令或讀取指令至少其中之一。

在本發明的一範例實施例中，根據所述指令的所述指令類別決定所述延遲時間的步驟包括：根據對應於所述指令類別與所述延遲時間的查找表決定對應於所述指令類別的所述延遲時間。

在本發明的一範例實施例中，根據所述指令的所述指令類別決定所述延遲時間的步驟包括：根據執行所述指令的忙碌時間更新所述指令類別對應的所述延遲時間。

在本發明的一範例實施例中，根據執行所述指令的所述忙碌時間更新所述指令類別對應的所述延遲時間的步驟包括：根據所述忙碌時間及預設比例決定所述指令類別對應的所述延遲時間。

在本發明的一範例實施例中，在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送所述輪詢指令的步驟更包括：在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組以預設時間為單位週期性地發送所述輪詢指令。

在本發明的一範例實施例中，在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送所述輪詢指令的步驟更包括：重複的發送所述輪詢指令直到接收到停止指令為止。

在本發明的一範例實施例中，所述記憶體管理方法更包括：判斷若所述記憶體儲存裝置的溫度大於閾值，則經過所述延遲時間之後以所述預設時間為單位週期性地發送所述輪詢指令；以及判斷若記憶體儲存裝置的溫度不大於所述閾值，則以所述預設時間為單位週期性地發送所述輪詢指令。

本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從主機系統接收指令，所述記憶體控制電路單元更用以根據所述指令對所述可複寫式非揮發性記憶體模組發送對應的指令序列，所述記憶體控制電路單元更用以決定一延遲時間，並且所述記憶體控制電路單元更用以在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送多個輪詢指令。

在本發明的一範例實施例中，所述記憶體控制電路單元決定所述延遲時間的操作包括：根據所述指令的指令類別決定所述延遲時間，其中所述指令包括寫入指令、抹除指令或讀取指令至少其中之一。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令的所述指令類別決定所述延遲時間的操作包括：取得對應於所述指令類別與所述延遲時間的資料表；以及根據對應於所述指令類別與所述延遲時間的查找表決定對應於所述指令類別的所述延遲時間。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令的所述指令類別決定所述延遲時間的操作包括：根據執行所述指令的忙碌時間更新所述指令類別對應的所述延遲時間。

在本發明的一範例實施例中，所述記憶體控制電路單元根據執行所述指令的所述忙碌時間更新所述指令類別對應的所述延遲時間的操作包括：根據所述忙碌時間及預設比例決定所述指令類別對應的所述延遲時間。

在本發明的一範例實施例中，所述記憶體控制電路單元在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送所述輪詢指令的操作包括：在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組以一預設時間為單位週期性地發送所述輪詢指令。

在本發明的一範例實施例中，所述記憶體控制電路單元在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送所述輪詢指令的操作包括：重複的發送所述輪詢指令直到接收到停止指令為止。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷若所述記憶體儲存裝置的溫度大於閾值，則經過所述延遲時間之後以所述預設時間為單位週期性地發送所述輪詢指令，並且判斷若所述記憶體儲存裝置的溫度不大於所述閾值，則以所述預設時間為單位週期性地發送所述輪詢指令。

本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。所述記憶體控制電路單元用以從主機系統接收指令，所述記憶體控制電路單元更用以根據所述指令對所述可複寫式非揮發性記憶體模組發送對應的指令序列，所述記憶體控制電路單元更用以決定延遲時間，並且所述記憶體控制電路單元更用以在經過所述延遲時間之後對所述可複寫式非揮發性記憶體模組發送多個輪詢指令。

基於上述，本發明針對不同類型的指令決定輪詢延遲時間以在指令對應的忙碌時間接近忙碌完成時開始進行輪詢操作。還進一步根據溫度來判斷是否延遲輪詢操作。藉此，可減少在等待指令完成時輪詢記憶體狀態的次數及時間，從而降低記憶體儲存裝置的功耗並減少發熱量，進而降低記憶體儲存裝置的溫度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。

圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。

在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。

記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。

圖7是習知的發送輪詢指令的示意圖。請參照圖7，一般來說，記憶體管理電路502接收到來自主機的指令後會根據主機的指令對可複寫式非揮發性記憶體模組發送對應的指令序列，並以固定的時間間隔為單位週期性地對可複寫式非揮發性記憶體模組406發送對應於指令序列的輪詢指令來檢查記憶體的狀態。在每次記憶體管理電路502完成一次輪詢後，便可開始進行下一次的輪詢。因此記憶體管理電路502在時間點T(0)接收到主機指令後，便可在時間點T(1)~T(N)發送對應於主機指令的輪詢指令，直到在指令完成的時間T(CMD)接收到停止指令為止。然而，記憶體管理電路502在接收到主機指令後即不斷地發送輪詢指令來讀取記憶體的資料將影響記憶體儲存裝置10的耗能。

本發明一範例實施例中，記憶體管理電路502從主機系統接收指令，並且會根據指令的指令類別決定延遲時間。指令的類別例如區分為寫入指令、抹除指令、讀取指令或其他指令等。接著，記憶體管理電路502會在經過延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令。具體而言，記憶體管理電路502可以以預設時間(即，預設輪詢時間，例如，0.5~數微秒)為單位，週期性地發送對應於指令序列的多個輪詢指令至可複寫式非揮發性記憶體模組406。並且，可複寫式非揮發性記憶體模組406可接收輪詢指令，並發送回覆訊息至記憶體管理電路502以回應輪詢指令。在一範例實施例中，記憶體管理電路502會重複的發送輪詢指令，直到接收到停止指令為止，記憶體管理電路502才會停止發送輪詢指令。

在一範例實施例中，記憶體管理電路502決定延遲時間的方式例如是從事先儲存的查找表中取得延遲時間。查找表中儲存各指令類別以及與指令類別對應的延遲時間。記憶體管理電路502可以將指令類別輸入查找表來查找與指令類別對應的延遲時間，並且根據取得的延遲時間決定發送輪詢指令的時間。

在另一範例實施例中，延遲時間例如是從各指令類別的指令的忙碌時間(busy time)計算得出，本發明不加以限制。而忙碌時間可以透過記憶體儲存裝置10 的規格，或是透過測量的方式取得。具體而言，記憶體管理電路502是在忙碌時間接近完成之前才開始對可複寫式非揮發性記憶體模組406發送輪詢指令。因此，可根據忙碌時間及預設比例決定指令類別對應的延遲時間。於此，預設比例例如是95%、99%或其他比例，本發明不加以限制。換句話說，記憶體管理電路502可以根據從規格或是透過測量而得到的忙碌時間，計算指令類別對應的延遲時間為95%、99%或其他百分比的忙碌時間，也就是說，記憶體管理電路502會例如在指令執行剩餘忙碌時間的1%、5%或其他時間時以預設時間為單位週期性地發送多個輪詢指令。

此外，在運作記憶體儲存裝置10時，隨著每個記憶胞儲存的資訊容量增加，對應的忙碌時間也會增長。因此，記憶體管理電路502還可以根據忙碌時間動態地調整指令類別對應的延遲時間。忙碌時間是指執行各指令類別的指令的忙碌時間。記憶體管理電路502取得執行指令的忙碌時間，並且根據執行指令的忙碌時間更新指令類別對應的延遲時間。在一範例實施例中，記憶體管理電路502是根據忙碌時間及預設比例決定指令類別對應的延遲時間。具體而言，可以是在指令接近完成之前再開始對可複寫式非揮發性記憶體模組406發送輪詢指令。於此，預設比例例如是95%、99%或其他比例，本發明不加以限制。換句話說，記憶體管理電路502可以決定指令類別對應的延遲時間為95%、99%或其他百分比的忙碌時間，並且在指令執行剩餘忙碌時間的1%、5%或其他時間時以預設時間為單位週期性地發送多個輪詢指令。

在另一範例實施例中，記憶體管理電路502會根據記憶體儲存裝置10的溫度決定是否要經過延遲時間再發送輪詢指令。詳細而言，記憶體管理電路502會取得記憶體儲存裝置10的溫度，並將記憶體儲存裝置10的溫度與閾值(即，溫度閾值)進行比較。若記憶體管理電路502判斷記憶體儲存裝置10的溫度大於溫度閾值，記憶體管理電路502會在經過延遲時間之後以預設時間為單位週期性地發送該些輪詢指令。另一方面，若記憶體管理電路502判斷記憶體儲存裝置10的溫度不大於溫度閾值，記憶體管理電路502會直接以預設時間為單位週期性地發送多個輪詢指令。在一範例實施例中，例如是設置溫度感測器感測記憶體儲存裝置10的溫度。

圖8是根據本發明的一範例實施例所繪示的發送輪詢指令的示意圖。請參照圖8，假設記憶體管理電路502在時間點T(0)接收到主機指令。因此，在時間點T(0)，記憶體管理電路502便會根據收到的主機指令的指令類別決定延遲時間T(D)。指令類別包括寫入指令、抹除指令、讀取指令或其他等指令。在經過延遲時間T(D)之後，記憶體管理電路502便可在時間點T(1)~T(N)發送輪詢指令至可複寫式非揮發性記憶體模組406，並接收可複寫式非揮發性記憶體模組406回傳的對應至輪詢指令的回覆訊息。記憶體管理電路502會持續的發送輪詢指令直到在指令完成的時間T(CMD)接收到對應於主機指令的停止指令為止。

圖9是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖9，在步驟S901，從主機系統接收指令。在步驟S902，根據指令對可複寫式非揮發性記憶體模組發送對應的指令序列。在步驟S903，決定延遲時間。在步驟S904，在經過延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令。

圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖10，在步驟S1001，從主機系統接收指令。在步驟S1002，判斷溫度是否大於閾值。若判斷溫度大於閾值(步驟S1002，判斷為是)，則在步驟S1003決定延遲時間，並在步驟S1004在經過延遲時間之後以預設時間為單位週期性地發送多個輪詢指令。若判斷溫度不大於閾值(步驟S1002，判斷為否)，則在步驟S1005以預設時間為單位週期性地發送多個輪詢指令。

然而，圖9與圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9與圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9與圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，本發明除了針對從主機系統接收到的指令的延遲時間決定輪詢操作的延遲時間，並在指令對應的忙碌時間接近忙碌完成時開始進行輪詢操作以外，還進一步根據溫度來判斷是否延遲輪詢操作。藉此，可減少在等待指令完成時輪詢記憶體狀態的次數及時間，從而降低記憶體儲存裝置的功耗並減少發熱量，進而降低記憶體儲存裝置的溫度。

10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 T(0)~T(N):時間點 T(CMD):時間 T(D):延遲時間 S901:步驟(從主機系統接收指令) S902:步驟(根據指令對可複寫式非揮發性記憶體模組發送對應的指令序列) S903:步驟(決定延遲時間) S904:步驟(在經過延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令) S1001:步驟(從主機系統接收指令) S1002:步驟(溫度是否大於閾值？) S1003:步驟(決定延遲時間) S1004:步驟(經過延遲時間之後以預設時間為單位週期性地發送輪詢指令) S1005:步驟(以預設時間為單位週期性地發送多個輪詢指令)

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。圖7是習知的發送輪詢指令的示意圖。圖8是根據本發明的一範例實施例所繪示的發送輪詢指令的示意圖。圖9是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

S901:步驟(從主機系統接收指令)

S902:步驟(根據指令對可複寫式非揮發性記憶體模組發送對應的指令序列)

S903:步驟(決定延遲時間)

S904:步驟(在經過延遲時間之後對可複寫式非揮發性記憶體模組發送多個輪詢指令)

Claims

一種記憶體管理方法，用於包含一可複寫式非揮發性記憶體模組之一記憶體儲存裝置，且該記憶體管理方法包括：從一主機系統接收一指令；根據該指令對該可複寫式非揮發性記憶體模組發送對應的一指令序列；決定一延遲時間；以及若該記憶體儲存裝置的溫度大於一閾值，則在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送多個輪詢指令，若該記憶體儲存裝置的溫度不大於該閾值，則對該可複寫式非揮發性記憶體模組發送該些輪詢指令。
如申請專利範圍第1項所述的記憶體管理方法，其中決定該延遲時間的步驟包括：根據該指令的指令類別決定該延遲時間，其中該指令包括一寫入指令、一抹除指令或一讀取指令至少其中之一。
如申請專利範圍第2項所述的記憶體管理方法，其中根據該指令的該指令類別決定該延遲時間的步驟包括：根據對應於該指令類別與該延遲時間的一查找表決定對應於該指令類別的該延遲時間。
如申請專利範圍第2項所述的記憶體管理方法，其中根據該指令的該指令類別決定該延遲時間的步驟包括：根據執行該指令的一忙碌時間更新該指令類別對應的該延遲時間。
如申請專利範圍第4項所述的記憶體管理方法，其中根據執行該指令的該忙碌時間更新該指令類別對應的該延遲時間的步驟包括：根據該忙碌時間及一預設比例決定該指令類別對應的該延遲時間。
如申請專利範圍第1項所述的記憶體管理方法，其中在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的步驟包括：在經過該延遲時間之後對該可複寫式非揮發性記憶體模組以一預設時間為單位週期性地發送該些輪詢指令。
如申請專利範圍第1項所述的記憶體管理方法，其中在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的步驟更包括：重複的發送該些輪詢指令直到接收到一停止指令為止。
如申請專利範圍第1項所述的記憶體管理方法，其中該記憶體管理方法更包括：若該記憶體儲存裝置的溫度大於該閾值，則經過該延遲時間之後以一預設時間為單位週期性地發送該些輪詢指令；以及若該記憶體儲存裝置的溫度不大於該閾值，則以該預設時間為單位週期性地發送該些輪詢指令。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以從該主機系統接收一指令，該記憶體控制電路單元更用以根據該指令對該可複寫式非揮發性記憶體模組發送對應的一指令序列，該記憶體控制電路單元更用以決定一延遲時間，並且該記憶體控制電路單元更用以判斷若該記憶體儲存裝置的溫度大於一閾值，則在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送多個輪詢指令，若該記憶體儲存裝置的溫度不大於該閾值，則對該可複寫式非揮發性記憶體模組發送該些輪詢指令。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元決定該延遲時間的操作包括：根據該指令的指令類別決定該延遲時間，其中該指令包括一寫入指令、一抹除指令或一讀取指令至少其中之一。
如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該指令的該指令類別決定該延遲時間的操作包括：根據對應於該指令類別與該延遲時間的一查找表決定對應於該指令類別的該延遲時間。
如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該指令的該指令類別決定該延遲時間的操作包括：根據執行該指令的一忙碌時間更新該指令類別對應的該延遲時間。
如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據執行該指令的該忙碌時間更新該指令類別對應的該延遲時間的操作包括：根據該忙碌時間及一預設比例決定該指令類別對應的該延遲時間。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的操作包括：在經過該延遲時間之後對該可複寫式非揮發性記憶體模組以一預設時間為單位週期性地發送該些輪詢指令。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的操作包括：重複的發送該些輪詢指令直到接收到一停止指令為止。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以若該記憶體儲存裝置的溫度大於該閾值，則經過該延遲時間之後以一預設時間為單位週期性地發送該些輪詢指令，並且若該記憶體儲存裝置的溫度不大於該閾值，則以該預設時間為單位週期性地發送該些輪詢指令。
一種記憶體控制電路單元，用於控制包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，且該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體控制電路單元用以從該主機系統接收一指令，該記憶體控制電路單元更用以根據該指令對該可複寫式非揮發性記憶體模組發送對應的一指令序列，該記憶體控制電路單元更用以決定一延遲時間，並且該記憶體控制電路單元更用以判斷若該記憶體儲存裝置的溫度大於一閾值，則在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送多個輪詢指令，若該記憶體儲存裝置的溫度不大於該閾值，則對該可複寫式非揮發性記憶體模組發送該些輪詢指令。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元決定該延遲時間的操作包括：根據該指令的指令類別決定該延遲時間，其中該指令包括一寫入指令、一抹除指令或一讀取指令至少其中之一。
如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據該指令的該指令類別決定該延遲時間的操作包括：根據對應於該指令類別與該延遲時間的一查找表決定對應於該指令類別的該延遲時間。
如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據該指令的該指令類別決定該延遲時間的操作包括：根據執行該指令的一忙碌時間更新該指令類別對應的該延遲時間。
如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據執行該指令的該忙碌時間更新該指令類別對應的該延遲時間的操作包括：根據該忙碌時間及一預設比例決定該指令類別對應的該延遲時間。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的操作包括：在經過該延遲時間之後對該可複寫式非揮發性記憶體模組以一預設時間為單位週期性地發送該些輪詢指令。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元在經過該延遲時間之後對該可複寫式非揮發性記憶體模組發送該些輪詢指令的操作包括：重複的發送該些輪詢指令直到接收到一停止指令為止。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元更用以若該記憶體儲存裝置的溫度大於該閾值，則經過該延遲時間之後以一預設時間為單位週期性地發送該些輪詢指令，並且若該記憶體儲存裝置的溫度不大於該閾值，則以該預設時間為單位週期性地發送該些輪詢指令。