TWI840148B - 記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

Abstract

一種記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收性能匹配指令；響應於所述性能匹配指令，調整記憶體儲存裝置的操作設定，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配；以及基於調整後的操作設定與主機系統互動。

Description

記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元。

智慧型手機、平板電腦及個人電腦在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

一般來說，包含可複寫式非揮發性記憶體模組的記憶體儲存裝置或用於控制可複寫式非揮發性記憶體模組的記憶體控制器的各項操作參數在出廠前都會被設定為預設值。出廠後，記憶體儲存裝置或記憶體控制器可基於這些操作參數來執行各種操作行為，例如執行內部的資料存取。然而，實務上，不同類型的主機系統對於記憶體儲存裝置可能有不同的性能需求。此外，當操作環境改變時，預設的操作參數也可能無法滿足主機系統當下的性能要求。上述這些情況除了可能導致記憶體儲存裝置的運作效率降低外，也可能導致記憶體儲存裝置與主機系統之間的相容性出現問題。

本發明提供一種記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題。

本發明的範例實施例提供一種記憶體的性能匹配方法，其用於記憶體儲存裝置。所述記憶體的性能匹配方法包括：從主機系統接收性能匹配指令；響應於所述性能匹配指令，調整所述記憶體儲存裝置的操作設定，以使所述記憶體儲存裝置的性能與所述主機系統的性能需求相互匹配；以及基於調整後的所述操作設定與所述主機系統互動。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：從所述主機系統接收性能匹配指令；響應於所述性能匹配指令，調整所述記憶體儲存裝置的操作設定，以使所述記憶體儲存裝置的性能與所述主機系統的性能需求相互匹配；以及基於調整後的所述操作設定與所述主機系統互動。

本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：從所述主機系統接收性能匹配指令；響應於所述性能匹配指令，調整所述記憶體儲存裝置的操作設定，以使所述記憶體儲存裝置的性能與所述主機系統的性能需求相互匹配；以及基於調整後的所述操作設定與所述主機系統互動。

基於上述，在從主機系統接收性能匹配指令後，記憶體儲存裝置的操作設定可響應於此性能匹配指令而動態調整，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配。爾後，記憶體儲存裝置可基於調整後的操作設定與主機系統互動。藉此，無論原廠設定為何，記憶體儲存裝置的性能皆可動態調整以滿足主機系統的要求，從而提高記憶體儲存裝置的操作效能及/或避免記憶體儲存裝置在出廠後與主機系統之間的相容性出現問題。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。

在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。

在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。

圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。

連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。

記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC) NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存用戶資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。

記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。

在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。

主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。

錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。

圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。例如，一個實體單元可包含一或多個實體程式化單元。

儲存區601中的實體單元610(0)~610(A)用以儲存用戶資料(例如來自圖1的主機系統11的用戶資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。

記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。

須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。

記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的映射資訊(亦稱為邏輯至實體映射資訊)記錄於至少一映射表格(亦稱為邏輯至實體映射表)。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此映射表格中的資訊(即映射資訊)來存取可複寫式非揮發性記憶體模組43。

圖7是根據本發明的範例實施例所繪示的記憶體儲存裝置與主機系統溝通的示意圖。

請參照圖7，在一範例實施例中，記憶體管理電路51可從主機系統11接收指令(亦稱為性能匹配指令)CMD。指令CMD可用以將主機系統11的性能需求提供給記憶體儲存裝置10。響應於指令CMD，記憶體管理電路51可調整記憶體儲存裝置10內部的部分操作設定，以使記憶體儲存裝置10的性能與主機系統11的所述性能需求相互匹配。爾後，記憶體管理電路51或記憶體儲存裝置10可基於調整後的操作設定來與主機系統11互動。例如，記憶體管理電路51可從主機系統11接收至少一操作指令並基於調整後的操作設定來執行所述操作指令所對應的操作行為(例如存取可複寫式非揮發性記憶體模組43)。例如，所述操作指令可包括讀取指令、寫入指令及/或抹除指令。

在一範例實施例中，指令CMD可帶有來自主機系統11的性能需求資訊。此性能需求資訊可反映主機系統11對記憶體儲存裝置10的性能需求。例如，此性能需求可與記憶體儲存裝置10的效能、溫度及/或輸入/輸出延遲(IO latency)時間有關，且主機系統11對記憶體儲存裝置10的性能需求的類型不限於此。

在一範例實施例中，所述性能需求資訊可反映主機系統11所要求的輸入/輸出延遲時間、主機系統11所要求的在記憶體儲存裝置10的閒置狀態(idle state)下強制釋放出的儲存空間及/或主機系統11所要求的記憶體儲存裝置10在低功耗模式(例如睡眠、省電或待機模式)下的功耗設定(例如電流值)。此外，所述性能需求資訊所反映的資訊內容亦可根據實務需求調整，本發明不加以限制。

在一範例實施例中，記憶體管理電路51可解析指令CMD，以獲得所述性能需求資訊。然後，記憶體管理電路51可根據所述性能需求資訊來調整記憶體儲存裝置10的部分操作設定。根據調整後的操作設定，記憶體管理電路51可在滿足主機系統11的性能需求的前提下與主機系統11互動。在一範例實施例中，根據調整後的操作設定，記憶體管理電路51亦可在滿足主機系統11的性能需求的前提下，盡可能提高記憶體儲存裝置10的性能。

在一範例實施例中，響應於指令CMD，記憶體管理電路51可發送回應RS給主機系統11。回應RS可反映記憶體儲存裝置10是否可以滿足主機系統11所指定的一或多個性能需求。

在一範例實施例中，假設記憶體管理電路51可透過調整記憶體儲存裝置10的部分操作設定來滿足主機系統11所指定的某一性能需求(亦稱為第一性能需求)，則回應RS可帶有對應於第一性能需求的回應資訊(亦稱為第一回應資訊)。例如，第一回應資訊可包括一個資訊位元(亦稱為第一資訊位元)。例如，第一資訊位元的位元值可為“1”。根據回應RS中的第一回應資訊，主機系統11可判定記憶體儲存裝置10可滿足主機系統11所指定的第一性能需求。

在一範例實施例中，假設記憶體管理電路51無法透過調整記憶體儲存裝置10的部分操作設定來滿足主機系統11所指定的某一性能需求(亦稱為第二性能需求)，則回應RS可帶有對應於第二性能需求的回應資訊(亦稱為第二回應資訊)。例如，第二回應資訊可包括一個資訊位元(亦稱為第二資訊位元)。例如，第二資訊位元的位元值可為“0”。根據回應RS中的第二回應資訊，主機系統11可判定記憶體儲存裝置10無法滿足主機系統11所指定的第二性能需求。

在一範例實施例中，響應於指令CMD，記憶體管理電路51可調整(例如增加或減少)記憶體儲存裝置10的閒置時間臨界值(idle time threshold)及低功耗電流值的至少其中之一，以滿足主機系統11的所述性能需求。閒置時間臨界值可用以控制記憶體儲存裝置10進入低功耗模式(例如睡眠、省電或待機模式)的時間點。例如，假設記憶體儲存裝置10處於閒置狀態的時間長度超過此閒置時間臨界值，記憶體管理電路51可控制記憶體儲存裝置10進入低功耗模式。此外，低功耗電流值可用以控制記憶體儲存裝置10運作在低功耗模式下的電流值(或功耗值)。

在一範例實施例中，響應於指令CMD，記憶體管理電路51可調整記憶體儲存裝置10對應於來自主機系統11的至少一操作指令的行為模式，以滿足主機系統11的所述性能需求。

以垃圾回收操作為例，在記憶體儲存裝置10執行來自主機系統11的寫入指令的過程中，垃圾回收操作可在記憶體儲存裝置10的背景執行，以將有效資料從至少一實體單元(亦稱為來源實體單元)搬移到另一實體單元(亦稱為目標實體單元)。若某一來源實體單元所儲存的有效資料完全被搬移，則此來源實體單元可被抹除並且被設定為新的閒置實體單元(例如被加入至圖6的閒置區602)。

在一範例實施例中，響應於指令CMD，記憶體管理電路51可調整所述垃圾回收操作的操作設定，以滿足主機系統11所要求的輸入/輸出延遲時間。例如，當主機系統11所要求的輸入/輸出延遲時間較短時，記憶體管理電路51可減少垃圾回收操作所收集的有效資料的資料量(等同於減少來源實體單元的總數)，以減少在背景執行的垃圾回收操作對當前在前景執行的寫入指令造成的延遲。或者，當主機系統11所要求的輸入/輸出延遲時間較長時，記憶體管理電路51可增加垃圾回收操作所收集的有效資料的資料量(等同於增加來源實體單元的總數)，以增加在背景執行的垃圾回收操作的執行效率。此外，在不同的操作情境下，記憶體管理電路51可調整的操作參數的類型及調整方式亦可根據實務需求進行設定，本發明不加以限制。

在一範例實施例中，在接收到指令CMD後，記憶體管理電路51可透過查表或透過演算法的計算，來決定要對記憶體儲存裝置10中特定的操作設定進行調整。藉此，在後續記憶體儲存裝置10與主機系統11的互動中，調整後的操作設定可用以滿足主機系統11對記憶體儲存裝置10的性能需求。相關的查找表或演算法可根據實務需求進行配置，本發明不加以限制。

圖8是根據本發明的實施例所繪示的記憶體的性能匹配方法。請參照圖8，在步驟S801中，從主機系統接收性能匹配指令。在步驟S802中，響應於所述性能匹配指令，調整記憶體儲存裝置的操作設定，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配。在步驟S803中，基於調整後的操作設定與主機系統互動。

然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。

綜上所述，在從主機系統接收性能匹配指令後，記憶體儲存裝置的操作設定可響應於此性能匹配指令而動態調整，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配。爾後，記憶體儲存裝置可基於調整後的操作設定與主機系統互動。藉此，無論原廠設定為何，記憶體儲存裝置的性能皆可動態調整以滿足主機系統的要求，從而提高記憶體儲存裝置的操作效能及/或避免記憶體儲存裝置在出廠後與主機系統之間的相容性出現問題。

雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。

10,30:記憶體儲存裝置

11,31:主機系統

110:系統匯流排

111:處理器

112:隨機存取記憶體

113:唯讀記憶體

114:資料傳輸介面

12:輸入/輸出(I/O)裝置

20:主機板

201:隨身碟

202:記憶卡

203:固態硬碟

204:無線記憶體儲存裝置

205:全球定位系統模組

206:網路介面卡

207:無線傳輸裝置

208:鍵盤

209:螢幕

210:喇叭

32:SD卡

33:CF卡

34:嵌入式儲存裝置

341:嵌入式多媒體卡

342:嵌入式多晶片封裝儲存裝置

41:連接介面單元

42:記憶體控制電路單元

43:可複寫式非揮發性記憶體模組

51:記憶體管理電路

52:主機介面

53:記憶體介面

54:錯誤檢查與校正電路

55:緩衝記憶體

56:電源管理電路

601:儲存區

602:閒置區

610(0)~610(B):實體單元

612(0)~612(C):邏輯單元

CMD:指令(性能匹配指令)

RS:回應

S801:步驟(從主機系統接收性能匹配指令)

S802:步驟(響應於所述性能匹配指令，調整記憶體儲存裝置的操作設定，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配)

S803:步驟(基於調整後的操作設定與主機系統互動)

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的範例實施例所繪示的記憶體儲存裝置與主機系統溝通的示意圖。 圖8是根據本發明的實施例所繪示的記憶體的性能匹配方法。

S801:步驟(從主機系統接收性能匹配指令)

S802:步驟(響應於所述性能匹配指令，調整記憶體儲存裝置的操作設定，以使記憶體儲存裝置的性能與主機系統的性能需求相互匹配)

S803:步驟(基於調整後的操作設定與主機系統互動)

Claims (15)

1. 一種記憶體的性能匹配方法，用於記憶體儲存裝置，該記憶體的性能匹配方法包括：從主機系統接收性能匹配指令，該性能匹配指令用以將該主機系統的性能需求資訊提供給該記憶體儲存裝置，其中該性能匹配指令用以將該主機系統的性能需求資訊提供給該記憶體儲存裝置，且該性能需求資訊反映該主機系統所要求的輸入/輸出延遲時間、該主機系統所要求的在該記憶體儲存裝置的閒置狀態下強制釋放出的儲存空間及該主機系統所要求的該記憶體儲存裝置在低功耗模式下的功耗設定的至少其中之一；響應於該性能匹配指令，調整該記憶體儲存裝置的操作設定，以使該記憶體儲存裝置的性能與該主機系統的性能需求相互匹配；以及基於調整後的該操作設定與該主機系統互動。
2. 如請求項1所述的記憶體的性能匹配方法，其中響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的步驟包括：解析該性能匹配指令，以獲得該性能需求資訊；以及根據該性能需求資訊，調整該記憶體儲存裝置的該操作設定。
3. 如請求項1所述的記憶體的性能匹配方法，其中響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的步驟包括： 調整該記憶體儲存裝置的閒置時間臨界值及低功耗電流值的至少其中之一，以滿足該主機系統的該性能需求。
4. 如請求項1所述的記憶體的性能匹配方法，其中響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的步驟包括：調整該記憶體儲存裝置對應於來自該主機系統的至少一操作指令的行為模式，以滿足該主機系統的該性能需求。
5. 如請求項1所述的記憶體的性能匹配方法，更包括：響應於該性能匹配指令，發送回應至該主機系統，其中該回應反映該記憶體儲存裝置是否可滿足該主機系統的該性能需求。
6. 一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組；以及記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以：從該主機系統接收性能匹配指令，其中該性能匹配指令用以將該主機系統的性能需求資訊提供給該記憶體儲存裝置，且該性能需求資訊反映該主機系統所要求的輸入/輸出延遲時間、該主機系統所要求的在該記憶體儲存裝置的閒置狀態下強制釋放出的儲存空間及該主機系統所要求的該記憶體儲存裝置在低功耗模 式下的功耗設定的至少其中之一；響應於該性能匹配指令，調整該記憶體儲存裝置的操作設定，以使該記憶體儲存裝置的性能與該主機系統的性能需求相互匹配；以及基於調整後的該操作設定與該主機系統互動。
7. 如請求項6所述的記憶體儲存裝置，其中該記憶體控制電路單元響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：解析該性能匹配指令，以獲得該性能需求資訊；以及根據該性能需求資訊，調整該記憶體儲存裝置的該操作設定。
8. 如請求項6所述的記憶體儲存裝置，其中該記憶體控制電路單元響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：調整該記憶體儲存裝置的閒置時間臨界值及低功耗電流值的至少其中之一，以滿足該主機系統的該性能需求。
9. 如請求項6所述的記憶體儲存裝置，其中該記憶體控制電路單元響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：調整該記憶體儲存裝置對應於來自該主機系統的至少一操作指令的行為模式，以滿足該主機系統的該性能需求。
10. 如請求項6所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 響應於該性能匹配指令，發送回應至該主機系統，其中該回應反映該記憶體儲存裝置是否可滿足該主機系統的該性能需求。
11. 一種記憶體控制電路單元，用於控制記憶體儲存裝置，且該記憶體控制電路單元包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以：從該主機系統接收性能匹配指令，其中該性能匹配指令用以將該主機系統的性能需求資訊提供給該記憶體儲存裝置，且該性能需求資訊反映該主機系統所要求的輸入/輸出延遲時間、該主機系統所要求的在該記憶體儲存裝置的閒置狀態下強制釋放出的儲存空間及該主機系統所要求的該記憶體儲存裝置在低功耗模式下的功耗設定的至少其中之一；響應於該性能匹配指令，調整該記憶體儲存裝置的操作設定，以使該記憶體儲存裝置的性能與該主機系統的性能需求相互匹配；以及基於調整後的該操作設定與該主機系統互動。
12. 如請求項11所述的記憶體控制電路單元，其中該記憶體管理電路響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：解析該性能匹配指令，以獲得該性能需求資訊；以及根據該性能需求資訊，調整該記憶體儲存裝置的該操作設定。
13. 如請求項11所述的記憶體控制電路單元，其中該記憶體管理電路響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：調整該記憶體儲存裝置的閒置時間臨界值及低功耗電流值的至少其中之一，以滿足該主機系統的該性能需求。
14. 如請求項11所述的記憶體控制電路單元，其中該記憶體管理電路響應於該性能匹配指令，調整該記憶體儲存裝置的該操作設定的操作包括：調整該記憶體儲存裝置對應於來自該主機系統的至少一操作指令的行為模式，以滿足該主機系統的該性能需求。
15. 如請求項11所述的記憶體控制電路單元，其中該記憶體管理電路更用以：響應於該性能匹配指令，發送回應至該主機系統，其中該回應反映該記憶體儲存裝置是否可滿足該主機系統的該性能需求。

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